专利名称：低功率消耗的快闪存储器的传感电路的制作方法
技术领域：
本发明涉及一种应用于快闪存储器的传感电路，尤其涉及一种在低电压下操作且低功率消耗的传感电路。
背景技术：
近年来，随着可携式电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成熟扩大。这些可携式电子产品包括有数字相机的底片、手机、游戏机(video game apparatus)、个人数字助理(personal digital assistant，PDA)的存储器、电话答录装置以及可编程IC等等。快闪存储器是一种非易失存储器(non-volatile memory)，其运作原理是通过改变晶体管或存储单元的阈值电压(threshold voltage)来控制门极通道的开关以达到存储资料的目的，使储存在存储器中的资料不会因电源中断而受到消失。
一般而言，快闪存储器主要包含有一用来储存电荷的浮置门极(floatinggate)以及一用来控制资料存取的控制门极(control gate)设置于浮置门极上，并通过一ONO(oxide-nitride-oxide，氧化物-氮化物-氧化物)结构的介电层与浮置门极隔离。所以存储器可以利用热电子或穿隧的原理，将感应电荷储存于堆叠式门极中，使存储器存入信号“0”。如果需要更换存储器中的资料，只需再供给些许额外的能量，抹除储存于浮置门极中的电子，就可再重新进行资料写入。
为了读取存储器中各存储单元(memory cell)的状态，必须使用一传感放大器(sense amplifier)来检测存储单元中感应电荷的储存状态，以判别该存储单元所代表的数值为“0”或“1”。一般而言，现有传感放大器以传感类型区分为电压模式(voltage mode)及电流模式(current mode)，对于运作在电压之下的快闪存储器而言，会由于电压摆荡(voltage swing)过低，造成电压模式的传感放大器无法在低电压操作环境中正常运作，因此不能准确地判别该存储单元中感应电荷的储存状态。然而，使用电流模式的传感放大器可以在低电压操作下的快闪存储器中，透过电流变化对电压的影响而得知存储单元的电荷储存状态。
请参阅图1，图1为现有快闪存储器的传感电路10的电路示意图，传感电路10包含有一信号产生器11用来输入脉冲，一输出端13用来输出代表二进制数值的信号，两输入电路12、14分别连接于一参考单元16(reference cell)及一存储单元18(memory cell)，一差动放大器(differential amplifier)20用来根据两不同的输入信号而产生一相对应的输出信号，一电压源Vdd用来提供该传感电路10的操作偏压，以及另一差动放大器22用来处理参考单元16及存储单元18所输出的电流并在端点A、B产生相对应的电压变化。输入电路12、14包含有控制开关S1、S2，用来控制输入电路12、14是否为通路或断路，此外，晶体管24与差动放大器22的晶体管26形成一电流镜(current mirror)，因此参考单元16所产生的电流会经由该电流镜而在差动放大器22中同时产生一相同大小的电流，同样地，晶体管28与差动放大器22的晶体管30亦形成一电流镜，因此存储单元18所产生的电流会经由该电流镜而在差动放大器22中同时产生一相同大小的电流。
假若电压源Vdd提供一1.8伏特的操作偏压，当信号产生器11输入一高电平(high)的信号时，此时晶体管32、34会导通，所以端点A、B的电压趋近于接地(ground)电压，并且由于端点A、B的电压是相等的，所以使差动放大器20所产生的输出电压重置(reset)为接地电压。当信号产生器11输入一低电平(low)的信号时，此时晶体管32、34会关闭，而当控制开关S1、S2导通而使输入电路12、14形成通路时，则输入电路12所产生的电流会经由晶体管26、24所形成的电流镜而输入差动放大器22，同理，输入电路14所产生的电流亦会经由晶体管28、30所形成的电流镜而输入差动放大器22，假如输入电路12所产生的电流小于输入电路14所产生的电流，则端点A的电平经由接地电压而上升的幅度会大于端点B的电平的上升速度，因此当端点A的电压达到使晶体管33导通的阈值(threshold)时，端点B的电压仍尚未达到使晶体管35导通的阈值，然后，晶体管33会导通而使端点B的电压下降而箝制于接地电压，而晶体管35会一直保持关闭状态，所以造成端点A的电压大于端点B的电压，最后经由差动放大器电路20而产生一接近电压源Vdd的输出电压。同理，若输入电路12所产生的电流大于输入电路14所产生的电流，则差动放大器电路20会产生一接近接地电压的输出电压，由于传感电路10操作时，端点A、B是以接地电压为超始值，而后慢慢提高电压，当到达使晶体管32或晶体管34导通的阈值时，两端点A、B中，其一端会被箝制于接地电压而下降，然而另一端点必须不断输入电流以使电压上升至接近电压源Vdd的电压值，因此现有电流模式的传感电路10会需要较多的能量才能运作，因此其功率消耗(power consumption)较大。
发明内容
因此本发明的主要目的是提供一种应用于低电压的操作环境的快闪存储器的传感电路，而且使用较少的功率消耗，以解决上述问题。
本发明提供了一种快闪存储器的传感电路，用来根据该快闪存储器中的存储单元与一参考单元的电流大小来检测该存储单元储存的资料。该传感电路包含第一电流产生器，用来根据该存储单元的电流产生第一电流；第一电路，电连接于该第一电流产生器，用来根据该第一电流产生器输出的第一电流产生第一电压，且该第一电路的第一端连接至电源供应器；第二电流产生器，用来根据该参考单元的电流产生第二电流；第二电路，电连接于该第二电流产生器，用来根据该第二电流产生器输出的第二电流产生第二电压，且该第二电路的第一端连接至该电源供应器；以及输出电路，电连接于该第一电路的输出端及该第二电路的输出端，用来根据所述第一电压及所述第二电压来产生对应于该存储单元储存的资料的输出信号。该第一电路及该第二电路是经由一开关相互连接，当该开关开启且该第一电路的第二端及该第二电路的第二端浮接时，该第一电路及该第二电路之间的残余电荷会平均地分散至该第一电路的输出端及该第二电路的输出端以使该第一电压及该第二电压趋近低于该电源供应器的供应电压及高于一接地端的接地电压的阈值电压。当该开关关闭且该第一电路的第一端及该第二电路的第一端连接至该接地端时，该第一电压及该第二电压中的一电压会根据该第一电流及该第二电流升至趋近该供应电压，且该第一电压及该第二电压中的另一电压会根据该第一电流及该第二电流降至趋近该接地电压。
图1为现有快闪存储器的传感电路的电路示意图。
图2为本发明第一种快闪存储器的传感电路的电路示意图。
图3为图2所示的传感电路的驱动示意图。
图4为图2所示的输出电路的电路示意图。
图5为本发明第二种快闪存储器的传感电路的电路示意图。
图6为本发明第三种快闪存储器的传感电路的电路示意图。
图7为本发明第四种快闪存储器的传感电路的电路示意图。
图8为本发明第五种快闪存储器的传感电路的电路示意图。
具体实施例方式
请参阅图2，图2为本发明第一种快闪存储器的传感电路30的电路示意图，传感电路30是用来根据一存储单元32以及一参考单元34的电流大小来检测存储单元32所代表的二进制数值。传感电路30包含第一电流镜36，第一电路38，第二电流镜40，第二电路42，输出电路44以及电源供应器45。第一电路38与第二电路42是互相对称的电路，亦即第一电路38与第二电路42中的电路元件的连接方式与规格均相同。此外，晶体管50连接第一电路38与第二电路42，其经由第一时钟51来控制导通状态，当晶体管50导通时，第一电路38中端点S的电位会趋近于第二电路42中端点T的电位。另一晶体管52连接于第一电路38与第二电路42的一端，经由第二时钟53来控制导通状态以控制第一电路38与第二电路42是否连接于接地电压。开关S1、S2、S3用来控制存储单元32是否与第一电流镜36形成一电流传输路径，以及参考单元34是否与第二电流镜40构成一电流传输路径，当存储单元32与第一电流镜36形成一通路时，存储单元32所产生的电流会经由第一电流镜36产生第一电流46而输入第一电路38，同样地，当参考单元34与第二电流镜40形成一通路时，参考单元34所产生的电流会经由第二电流镜40产生第二电流48而输入第二电路42，本发明快闪存储器的传感电路30的运作详述如下。
请参阅图2及图3，图3为图2所示的传感电路30的驱动时钟示意图。本实施例中，电源供应器45提供传感电路30运作所需的偏压(例如1.8伏特)，当在时间t0之前，开关S1、S2、S3及第一时钟51为低电平，而第二时钟53是为高电平，此时传感电路30内部电荷先行达到一平衡状态，而端点S、T亦会达到同一电平，且该电平是高于接地高压。而当时间为t0时，开关S1、S2、S3及第一时钟51为低电平，然而第二时钟53由高电平转变为低电平，此时传感电路30的端点S、T的电平会略微调整，且亦会达到同一电平，且该电平高于接地电压。然后，当时间为t1时，开关S1、S2、S3由低电平转变为高电平，所以第一电流镜36会根据存储单元32所产生的电流而产生相对应的第一电流46，第二电流镜40会根据参考单元34所产生的电流而产生相对应的第二电流48，以及晶体管50维持导通状态而使两端点S、T仍趋近同一电平，但是由于晶体管52为导通，因此第一电路38与第二电路42的一端是连接于电源供应器45，而另一端则互相连接于接地电压。此时，第一电路38与第二电路42中，晶体管54、56、62、63是运作于饱和区(saturation region)，而晶体管58、60则运作于线性区域(linear region)。若第二电流48小于第一电流46，则流过晶体管60的电流亦会小于流过晶体管58的电流，由于晶体管58、60运作于线性区域，因此第一电路38中端点X的电平会大于第二电路42中端点Y的电平，但是，晶体管50是为导通而使两端点S、T同时趋近一大于接地电压的阈值电压(例如1伏特)。晶体管54、56是运作于饱和区，而晶体管54、56的门极(gate)电压由于两端点S、T而同时趋近同一电平，但是端点X的电平大于端点Y的电平，所以晶体管54的源极(source)电压会大于晶体管56的源极电压而造成流过晶体管54的电流会小于晶体管56的电流，如上所述，在时间t2之前，两端点S、T的电平会由于晶体管50开启而同时趋近同一准位。当时间为t2时，第一时钟51由低电平转变为高电平，而开关S1、S2、S3仍维持于高电平以及第二时钟53仍维持于低电平，所以第一电流镜36会根据存储单元32所产生的电流而产生相对应的第一电流46输入第一电路38，且第二电流镜40会根据参考单元34所产生的电流而产生相对应的第二电流48输入第二电路42，而由于晶体管52导通，因此第一电路38与第二电路42的一端会连接于接地电压。如上所述，由于晶体管54的电流小于晶体管56的电流，所以当第一时钟51为高电平而使晶体管50非导通时且第二时钟53为低电平使晶体管52导通时，晶体管56会使第二电路42中端点T的电平略为下降，同样地，晶体管54亦会使第一电路38中端点S的电平略为上升，当端点T的电平降低而最后使晶体管62导通时，端点S的电平会提升至趋近电源供应器45提供传感电路30运作所需的电压，并进一步地提升晶体管60的门极电压而使晶体管60能导通更大的电流，因此使端点T的电平能更快地趋近接地电压，最后使端点S达到高电平而端点T为低电平，然后输出电路44则根据端点S、T的电平而输出一输出信号来表示存储单元32所代表的二进制数值。同理，若对应于参考单元34所产生的第二电流48大于对应于存储单元32所产生第一电流46，则最后端点S为低电平而端点T为高电平。
请参阅图2及图4，图4为图2所示的输出电路44的电路示意图。输出电路44是由互补金属氧化半导体(complementary metal-oxide semiconductor，CMOS)晶体管64、66组成，而晶体管64的门极连接于第一电路38的端点S，以及晶体管66的门极连接于第二电路42的端点T，且当第一时钟51输入一高电平的信号时，输出电路44才会启动而使晶体管64、66所构成的反向器(inverter)发生作用。当端点S为高电平而端点T为低电平时，第一输出端68会输出高电平而第二输出端70会输出低电平，相反的，当端点T为高电平而端点S为低电平时，第一输出端68会输出低电平而第二输出端70会输出高电平，因此可根据第一输出端68或第二输出端70来判断存储单元32所代表的二进制数值，举例来说，若第一电流46大于第二电流48，则端点S为高电平而端点T为低电平，因此输出电路44的第一输出端68会输出高电平，亦即存储单元32代表二进制数值“1”，若第一电流46小于第二电流48，则端点S为低电平而端点T为高电平，因此输出电路44的第一输出端68会输出低电平，亦即存储单元32代表二进制数值“1”。本实施例，输出电路44包含晶体管64、66所构成的两反向器来对第一电流46及第二电流48进行相对应处理，然而亦可应用一差动放大器来对第一电流46及第二电流48进行相对应处理，亦属本发明的范畴。
本实施例中，此外，由于存储单元32是经由第一电流镜36而连接于第一电路38，因此第一电流镜36所产生的第一电流46是固定的，不会受到第一电路38影响而改变，所以本发明传感电路30亦可应用于多电平快闪存储器(multi-level flash memorv)。
请参阅图5，图5为本发明第二种快闪存储器的传感电路80的电路示意图。图2所示的传感电路30是以电流镜的方式来产生第一电流46及第二电流48，而本实施例中，是以第一电流产生器81来输出对应于存储单元32的第一电流46，以及使用第二电流产生器82来输出对应于参考单元34的第二电流48，而传感电路80中，第一时钟51，第二时钟53以及开关S1、S2、S3的驱动时钟如同图3所示，且端点X、Y、S、T的电平变化亦如同传感电路30所述，最后，输出电路44则根据端点S、T的电平而输出一输出信号来表示存储单元32所代表的二进制数值。
请参阅图6至图8，图6为本发明第三种快闪存储器的传感电路90的电路示意图，图7为本发明第四种快闪存储器的传感电路100的电路示意图，图8为本发明第五种快闪存储器的传感电路110的电路示意图。传感电路90、100、110中，第一电流46是对应于一存储单元(未显示)而输入端点X，而第二电流48是对应于一参考单元(未显示)而输入端点Y，且第一时钟51与第二时钟53的驱动时钟如图3所示，如上所述，端点S、T的电平会根据第一电流46及第二电流48而产生相对应的变动，最后，输出电路44则根据端点S、T的电平而输出一输出信号来表示该存储单元所代表的二进制数值。
相对于现有技术，本发明快闪存储器的传感电路在启动输出电路以进行检测存储单元与参考单元的电流前，先将连接于输出电路的两端点的电位提升至一预定电平，然后于检测存储单元与参考单元的电流时，两端点的电位则以该预定电平为起始点而分别提升至高电平及低电平，因此可以大幅减少功率消耗。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所限定的范围内的各种变化与修改，皆应属本发明专利的涵盖范围。
权利要求
1.一种快闪存储器的电流模式传感电路，用来根据所述快闪存储器中的存储单元与参考单元的电流大小来检测所述存储单元储存的资料，所述传感电路包含第一电流产生器，用来根据所述存储单元的电流产生第一电流；第一电路，电连接于所述第一电流产生器，用来根据所述第一电流产生器输出的第一电流产生第一电压，所述第一电路的第一端连接至电源供应器；第二电路产生器，用来根据所述参考单元的电流产生第二电流；第二电路，电连接于所述第二电流产生器，用来根据所述第二电流产生器输出的第二电流产生第二电压，所述第二电路的第一端是连接至所述电源供应器；以及输出电路，电连接于所述第一电路的输出端及所述第二电路的输出端，用来根据所述第一电压及所述第二电压产生对应于所述存储单元储存的资料的输出信号；其中所述第一电路及所述第二电路是经由一开关相互连接，当所述开关开启且所述第一电路的第二端及所述第二电路的第二端浮接时，所述第一电路及所述第二电路之间的残余电荷会平均地分散至所述第一电路的输出端及所述第二电路的输出端以使所述第一电压及所述第二电压趋近低于所述电源供应器的供应电压及高于一接地端的接地电压的阈值电压，当所述开关关闭且所述第一电路的第二端及所述第二电路的第二端连接至所述接地端时，所述第一电压及所述第二电压中之一电压会根据所述第一电流及所述第二电流升至趋近所述供应电压，且所述第一电压及所述第二电压中的另一电压会根据所述第一电流及所述第二电流降至趋近所述接地电压。
2.如权利要求1所述的传感电路，其中所述输出电路包含至少一对反向器或至少一差动放大器。
3.如权利要求1所述的传感电路，其中所述第一电路及所述第二电路是相互对称的。
4.如权利要求1所述的传感电路，其中所述第一电流产生器是第一电流镜，用来根据所述存储单元的电流产生所述第一电流，所述第二电流产生器是第二电流镜，用来根据所述参考单元的电流产生所述第二电流。
全文摘要
本发明提供一种快闪存储器的传感电路，用来检测一存储单元储存的资料，该传感电路包含第一电流产生器，用来根据该存储单元的电流产生第一电流至第一电路；第二电流产生器，用来根据参考单元的电流产生第二电流至第二电路；以及开关。当该开关开启且该第一及第二电路的共同端浮接时，该第一及第二电路会产生相同的阈值电压。当该开关关闭且该第一及第二电路的共同端接地时，该第一及第二电路的阈值电压会分别升高及降低。
文档编号G11C16/06GK1438653SQ0210465
公开日2003年8月27日 申请日期2002年2月10日 优先权日2002年2月10日
发明者林泓均, 梁甫年, 林庆源 申请人:力旺电子股份有限公司