专利名称：用于控制存储系统中的积极终端电阻的装置及其方法
技术领域：
本发明大体涉及存储电路和系统，而更具体地说，本发明涉及控制积极(active)终端电阻的装置及其方法，所述的积极终端电阻用于改善存储电路和系统中的信号特性。
背景技术：
通常，随着存储系统(例如，使用动态随机存取存储器(DRAM)器件的存储系统)的总线频率增加，存储系统内的信号完整性(integrity)就下降。于是，已经开发出了各种各样的能够减小信号失真的总线布局。例如，人们已经知道，在存储系统内的接收器和/或发送器之中的一侧使用电阻终端是用于吸收反射并从而改善信号性能的有效手段。这种类型的电阻性终端结构通常为两种类型即消极(passive)终端和积极终端之中的一种。
图1示出了存储系统内消极电阻终端的一个例子。特别说明了一种所谓的短截线(stub)串联(series)终接(terminated)逻辑(SSTL)标准，在其中，存储系统100的总线通过终端电阻Rterm连接到终端电压Vterm，而安装动态随机存取存储器的存储模块插入具有预定的短截线电阻Rstub的插槽内。在这种情况中，短截线电阻Rstub不安装在动态随机存取存储器芯片上，并且相应地，这里的例子是一种“关闭-芯片”(“off-chip”)的消极电阻性终端。
当用于双倍数据速率(DDR)存储系统中时，SSTL标准的消极电阻性终端能够保证大约300兆字节/秒(Mbps)的数据速率。然而，通过增加具有电阻性短截线的总线的负载，在数据速率超过300Mbps的任何增加都会引起信号完整性的恶化。实际上，用SSTL总线结构通常不能够实现400Mbps或更高的数据速率。
图2示出了具有积极电阻性终端的存储系统的一个例子，并且尤其是，积极终端短截线的总线结构。这里，用来控制存储模块的工作的每一个芯片组以及安装在各个模块中的动态随机存取存储器，均包括一个积极终端电阻Rterm。积极终端电阻Rterm安装在“导通芯片”(“on-chip”)上，并可由互补金属氧化物半导体(CMOS)器件来实现。在这种存储系统中，积极总线终端由通过安装在模块中的输入/输出(I/0)端口来实现。
在每个动态随机存取存储器中的一个或更多的电阻性元件Rterm以及一个或更多的开/关开关装置的结合的每一个，在这里通常指的是“积极终端负载器(terminator)”。可以采用不同结构的任何数值的积极终端负载器。图3说明了在美国专利第4,748,426号中描述的具有一个中心抽头(center-tapped)的终端的积极终端负载器的一个例子。在该例中，根据信号开/关-1和开/关-2的启动/关闭状态，电路的有效积极终端阻抗Rterm能够在不同的值(例如，150欧姆和75欧姆)之间变化。
当安装在存储模块中的动态随机存取存储器不能够存取(例如，不能够读或写)时，通过将其积极终端电阻Rterm连接到总线而开启该积极终端电阻Rterm，以改善信号的完整性。相反，当动态随机存取存储器存取(例如，读或写)时，其积极终端电阻Rterm关闭并从总线上断开以减小负载。
然而，响应积极终端控制信号，开启安装在动态随机存取存储器电路中的积极终端电阻需要相当多的时间，并且当执行模块交叉的写/读操作时，这种时间延迟能够导致数据泡沫(bubble)，从而恶化存储系统的性能。
包括一个延迟锁定环路(DLL)或相位锁定环路(PLL)的动态随机存取存储器，通过与一个外部时钟同步地控制其积极终端电阻的开启/关闭，能够克服这个问题，然而，在相对应的存储模块的动态随机存取存储器的掉电或待命模式期间DLL或PLL失效的情况下，不能够控制积极终端电阻的开启/关闭。
发明内容
相应地，本发明提供了用于不考虑动态随机存取存储器的工作模式而控制安装在存储模块中的积极终端电阻的开/关状态的装置及其方法。
根据本发明的一个方面，一种缓冲电路安装在一个存储电路中，并且包括信号终端；具有耦合到信号终端的一个输入端的同步输入缓冲器；具有耦合到信号终端的一个输入端的异步输入缓冲器；以及开关电路，用于依据存储电路的工作模式而选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。
在缓冲电路中，开关电路的输出开启和关闭存储电路的一个终端电阻。开关电路响应由存储电路外部提供的工作模式信号，以选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。开关电路响应存储在存储电路的模式寄存器内的值，以选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。
根据本发明的另一个方面，一种积极终端电路安装在一个存储电路中，并包括终端电阻，用于为存储电路提供终端阻抗；以及控制电路，用于接收外部提供的积极终端控制信号，并响应积极终端控制信号而选择地接通和断开终端电阻。该控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据存储电路的工作模式选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。开关电路的输出控制终端电阻的开/关状态。
根据本发明的又一个方面，一种积极终端电路安装在一个存储电路中，并且包括终端电阻，其为存储电路提供终端阻抗；模式寄存器，其存储指示存储电路的工作模式的数据；以及控制电路，其接收外部提供的积极终端控制信号和模式寄存器的输出。该控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据模式寄存器的输出而选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。开关电路的输出控制终端电阻的开/关状态。
根据本发明的再一个方面，一种存储系统包括总线；耦合到总线上的多个存储电路；以及耦合到总线上的芯片组，其为存储电路提供多个积极终端控制信号。该多个存储电路的每一个包括一个终端电阻和一个控制电路。控制电路接收提供给其存储电路的积极终端控制信号，并响应积极终端控制信号而选择地接通和断开终端电阻。而且，控制电路还包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据包含同步输入缓冲器和异步输入缓冲器的存储电路的工作模式而选择同步输入缓冲器的输出或异步输入缓冲器的输出之中的一个。开关电路的输出控制终端电阻的开/关状态。
根据本发明的另一个方面，一种存储系统包括总线；耦合到总线上的多个存储电路；以及耦合到总线上的芯片组，其为存储电路提供多个积极终端控制信号。该多个存储电路的每一个包括一个终端电阻；控制电路；以及模式寄存器，其存储指示存储电路的工作模式的数据。该控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据模式寄存器的数据而选择同步输入缓冲器的输出或异步输入缓冲器的输出之中的一个。开关电路的输出控制终端电阻的开/关状态。
根据本发明的另一个方面，一种用于控制存储电路的操作的方法包括施加一个输入信号到存储电路的同步输入缓冲器和异步输入缓冲器中；以及依据存储电路的工作模式而选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。
用于控制存储电路的操作的方法还包括依据所选择的同步输入缓冲器或异步输入缓冲器的输出，开启和关闭存储电路的终端电阻。
控制方法还包括接收由存储电路外部提供的工作模式信号，其中工作模式信号的值而控制对同步输入缓冲器的输出或异步输入缓冲器的输出的选择输出。
控制方法还包括接收存储在存储电路的模式寄存器中的值，其中模式寄存器的值控制对同步输入缓冲器的输出或异步输入缓冲器的输出的选择输出。
根据本发明的再一个方面，一种控制存储电路的终端电阻的开/关状态的方法包括同时向存储电路的同步输入缓冲器和异步输入缓冲器施加一个积极终端控制信号；当存储电路处在积极工作模式下时，选择同步输入缓冲器的输出；而当存储电路处在待命或掉电工作模式下时，选择异步输入缓冲器的输出；以及依据同步输入缓冲器的输出或异步输入缓冲器的输出之中所选择的一个而设置终端电阻的开/关状态。
根据本发明的再一个方面，提供了一种用来控制存储系统中的多个存储电路的多个终端电阻的方法，在这里，存储系统具有连接到数据总线上的多个存储模块。每个存储模块用于在其中安装多个存储电路之中的至少一个。该方法包括同时向每一个存储模块的每一个存储电路的同步输入缓冲器和异步输入缓冲器施加一个积极终端控制信号；在每一个存储电路中，当存储电路处在积极工作模式下时，选择同步输入缓冲器的输出；而当存储电路处在待命或掉电工作模式下时，选择异步输入缓冲器的输出；以及在每一个存储电路中，依据同步输入缓冲器的输出或异步输入缓冲器的输出之中所选择的一个而设置终端电阻的开/关状态。
根据本发明的又另一个方面，提供一种用来控制存储系统中的多个存储电路的多个终端电阻的方法，其中存储系统具有连接到数据总线上的至少一个第一存储模块和第二存储模块，并且，每个存储模块用于安装多个存储电路之中的至少一个到其上。该方法包括响应第一存储模块的读/写指令，向第二存储模块的每个存储电路发送一个积极终端控制信号；施加一个积极终端控制信号同时到第二存储模块的每一个存储电路的同步输入缓冲器和异步输入缓冲器中；在第二存储模块的每一个存储电路中，当第二存储模块处在积极工作模式下时，选择同步输入缓冲器的输出；而当第二存储模块处在待命或掉电工作模式下时，选择异步输入缓冲器的输出；以及在第二存储模块的每一个存储电路中，依据同步输入缓冲器的输出或异步输入缓冲器的输出之中所选择的一个而设置终端电阻的开/关状态。
根据本发明的另一个方面，提供了安装在存储电路中以便为存储电路提供终端阻抗的一个终端电阻，该终端电阻包括一个节点；连接在电源电压与该节点之间的响应相对应的控制信号的多个第一终端电阻；连接在地电压与该节点之间的响应相对应的控制信号的多个第二终端电阻。
在该终端电阻中，响应相对应的控制信号，通过连接在该节点与电源电压之间的多个第一终端电阻而调整连接在该节点与电源电压之间的阻抗；响应相对应的控制信号，通过连接在该节点与地电压之间的多个第二终端电阻而调整连接在该节点与地电压之间的阻抗。
根据本发明的另一个方面，提供了安装在存储电路中以便为存储电路提供终端阻抗的一个终端电阻。该终端电阻包括一个节点；连接在电源电压与该节点之间的第一开启(UP)电阻；连接在电源电压与该节点之间的响应第一控制信号的第二开启电阻；连接在电源电压与该节点之间的响应第二控制信号的第三开启电阻。
该终端电阻还包括连接在地电压与节点之间的第一关闭(DOWN)电阻；连接在地电压与该节点之间的响应第三控制信号的第二关闭电阻；连接在地电压与该节点之间的响应第四控制信号的第三关闭电阻。
该终端电阻还包括第一开关电路，其响应开启信号，切换电源电压到第一开启电阻；第二开关电路，响应第一控制信号，切换电源电压到第二开启电阻；第三开关电路，响应第二控制信号，切换电源电压到第三开启电阻。既然这样，终端电阻还包括第四开关电路，响应关闭信号，切换第一关闭电阻到地电压；第五开关电路，响应第三控制信号，切换第二关闭电阻到地电压；第六开关电路，响应第四控制信号，切换第三关闭电阻到地电压。所述的第一到第六开关电路是金属氧化物半导体(MOS)晶体管。
根据本发明的另一个方面，提供了一种用于调节安装在存储电路中以便为存储电路提供终端阻抗的终端电阻的阻抗的方法，该方法包括响应相对应的信号，测量连接在电源电压与该节点之间的多个第一终端电阻之中的一个的阻抗；使用所测量的阻抗，响应相对应的控制信号，调节连接在电源电压与该节点之间的第一终端电阻的数量。该阻抗调节方法还包括响应相对应的控制信号，测量连接在地电压与该节点之间的多个第二终端电阻之中的一个的阻抗；使用所测量的阻抗，响应相对应的控制信号，调节连接在地电压与该节点之间的第二终端电阻的数量。
通过参考附图对本发明的优选实施例的详细描述，本发明的上述的目的和优点将变得更加明显，其中图1示出了具有传统的短截线串联终接逻辑(SSTL)结构的一个存储系统；图2示出具有传统的积极终端短截线的总线结构的一个存储系统；图3说明了具有一个中心抽头的终端的传统的积极终端负载器的例子；图4示出了具有一个积极终端短截线的总线结构的根据本发明一个实施例的一个存储系统；图5A示出了在其中安装有双列直插式模块(DiMM)的根据本发明的第一存储系统；图5B是图5A的第一存储系统的控制模式的表；图5C示出了在其中安装有存储模块DiMM的根据本发明的第二存储系统；图5D是图5C的第二存储系统的控制模式的表；图6说明了根据本发明的积极终端负载器控制输入缓冲器；图7A和图7B分别是在读和写操作期间的同步积极终端电阻控制(ATC)模式的时序图；图8是异步ATC模式的时序图；图9A至图9C是当模块DiMM0和模块DiMM1均处于积极模式时的存储系统的工作的时序图；图10A至图10C是当DiMM0处于积极模式而DiMM1处于掉电或待命模式时的存储系统的工作的时序图；图11示出了具有一个积极终端短截线的总线结构的根据本发明的另一个实施例的一个存储系统；图12A至图12E是根据本发明的每一个DiMM的状态和积极终端负载器的控制模式的表；图13至图17示出了在其中安装有不同的DiMM的根据本发明的存储系统；图18示出了具有一个积极终端短截线的总线结构的根据本发明的存储系统的另一个实施例；图19是图13的终端电阻的详细的电路图；图20示出了一个具有保险丝(fuse)的控制信号产生电路的例子；和图21示出另一个具有保险丝的控制信号产生电路的例子。
具体实施例方式
提供了下述实施例和附图，以使本发明的优点和特征变得彻底而全面，并充分地将本发明的概念传达给本领域的那些技术人员。将参考附图对本发明进行更加充分地描述，在其中，示出了本发明的优选实施例。在附图中，始终用相同的参考数字指示相同的元件。
图4示出了在其中使用了积极终端短截线的总线结构的根据本发明的实施例的存储系统400的优选实施例。参见图4，存储系统400包括芯片组410、数据总线420、在其中安装了动态随机存取存储器460和470的第一存储模块440、以及在其中安装动态随机存取存储器480和490的第二存储模块450。可以将存储模块440和450安装在存储系统400的槽(未示出)中。
例如，可以通过双列直插式存储模块或单列直插式存储模块(SIMM)实现第一和第二存储模块440和450。而且，虽然在图4中说明了用于模块440和450的每一个的两个动态随机存取存储器460(480)和470(490)，还可以在第一和第二存储模块440和450的每一个中安装另外的动态随机存取存储器。并且，为了数据的读和写，给芯片组410和动态随机存取存储器460、470、480和490的每一个都安装一个驱动器401和一个输入缓冲器402。
芯片组410包括一个积极终端负载器430，其由一个ATC_Chip_Set(ATC_CS)信号开启和关闭。另外，模块440的动态随机存取存储器460和470中的每一个都包括由ATC_0信号开启和关闭的一个积极终端负载器431，而模块450的动态随机存取存储器480和490中的每一个都包括由ATC_1信号开启和关闭的一个积极终端负载器432。而且，芯片组410包括一个ATC信号发生器411，如下文所述的信号发生器411，根据存储模块440和450的读/写模式而产生芯片组控制信号ATC_CS、第一控制信号ATC_0、以及第二控制信号ATC_1。
通常，当从动态随机存取存储器460和470中写进或读出数据时，芯片组410向安装在第一存储模块440中的动态随机存取存储器460和470输出一个数据写/读命令。另外，为关闭动态随机存取存储器460和470的积极终端负载器431，芯片组410向动态随机存取存储器460和470输出第一控制信号ATC_0，而为开启动态随机存取存储器480和490的积极终端负载器432，芯片组410向动态随机存取存储器480和490输出第二控制信号ATC_1。
换句话说，接受数据写或读操作的存储模块的积极终端负载器被关闭，而在其中没有数据写进或读出的其它存储模块的积极终端负载器被开启。而且，按照本实施例，根据每个存储模块的工作模式选择地异步或同步地控制积极终端负载器。在这里，“工作模式”一词是指，例如存储模块的积极、掉电和待命模式。
“同步ATC模式”是指在其中当动态随机存取存储器的DLL或PLL处于积极状态时，与外部的时钟信号CLK同步地开启或关闭动态随机存取存储器的积极终端负载器的模式。换句话说，在这种控制模式下，与外部的时钟信号CLK同步地开启或关闭动态随机存取存储器的终端电阻。
“异步ATC模式”是指在其中当动态随机存取存储器的DLL或PLL处于无效状态(处于掉电(Pdn)模式或待命(Stby)模式)时，与外部的时钟信号CLK异步地开启或关闭动态随机存取存储器的终端电阻的模式。换句话说，在这种控制模式下，与外部的时钟信号CLK异步地开启或关闭动态随机存取存储器的终端电阻。
例如，参考图5A，DiMM0和DiMM1分别表示第一和第二双列直插式存储模块。每一个模块都如所示地安装有动态随机存取存储器(排列(rank)0和排列(rank)1)，且通过数据总线520的方式连接到芯片组520。另外，每一个动态随机存取存储器都包括用于与外部时钟CLK同步地产生的一个内部时钟的同步电路，例如，一个延迟锁定环路或相位锁定环路。由于DLL和PLL电路对本领域的那些技术人员来讲是众所周知的，所以在这里省略了对DLL和PLL操作的详细描述。
图5B是上述的DLL或PLL的状态与积极终端负载器的控制模式的表。如图5中所示，当存储模块DiMM0和DiMM1的每一个都处于掉电或待命模式时，异步地控制一个模块的积极终端负载器；而当存储模块DiMM0和DiMM1的每一个都处于积极模式时，同步控制一个模块的积极终端负载器。模块是处于积极模式、待命模式还是掉电模式取决于存储模块的DLL或PLL的状态。
同样地，当存储模块DiMM0和DiMM1均处于积极状态时，就同步地控制两个模块的积极终端负载器。当模块中的一个处于掉电或待命模式而其它模块处于积极模式时，就异步地控制一个模块的积极终端负载器。用这种方法，在相对应的存储模块处于掉电或待命模式期间DLL或PLL无效的情况下，可以控制积极终端负载器的开启/关闭。因此，不需要在开始积极终端负载器的控制之前先开启DLL或PLL。
图5C说明了在存储系统的模块DiMM1为空时的情况，而图5D是在一个DiMM0或一个DiMM1为空的情况下DLL或PLL的状态和积极终端负载器的控制模式的表。
现在参考图6，其示出了本发明的同步和异步积极终端负载器控制(ATC)输入缓冲器的功能图。ATC缓冲器601从芯片组410接收第一控制信号ATC_0(图4)。并将第一控制信号ATC_0并行施加到与时钟同步的(同步)输入缓冲器602和异步输入缓冲器603中。多路复用器(MUX)604根据施加到其上的工作模式信号而有效地选择一个同步输入缓冲器602的输出或一个异步输入缓冲器603的输出。
另外，从存储系统的工作模式状态机制提供的工作模式信号也被有效地用于开启/关闭缓冲器602和603。参考图5B和图5D，图6的ATC输入缓冲器如上所述地工作，以便选择地以同步或异步模式来控制存储模块的积极终端负载器。
在图7A和图7B的时序图中分别说明了用于读和写操作的每一个的在同步模式下的ATC控制。在这里，假设在时钟的中心写数据，而在时钟边沿读数据，并且，动态随机存取存储器以脉冲时间为8的双倍数据速率来工作。
在从芯片组410输出的控制信号ATC的开启开始算起的第一时间周期tTACT之后的第二时间周期tON之内，最好开启动态随机存取存储器的积极终端负载器。在从控制信号ATC的无效开始算起的第三时间周期tTPRE之后的第四时间周期tOFF中最好关闭动态随机存取存储器的积极终端负载器。第一时间周期tTACT和第三时间周期tTPRE被设置作为不基于外部时钟信号CLK的绝对时间长度。
首先参考图7A的读操作，ATC在CLK2的上升沿响应为ATC信号的“高”状态，以在延迟周期tTACT之后开启积极终端负载器。在这种情况中，积极终端负载器如图所示地与CLK4的下降沿同步地开启，并且，在更长的延迟时间tON之后，积极终端负载器被认为是“开”。
然后，ATC在CLK7的上升沿响应为ATC信号的“低”状态，以在延迟周期tTPRE之后关闭积极终端负载器。而且，积极终端负载器如图所示地与CLK9的下降沿同步地关闭，并且，在更长的延迟时间tOFF之后，积极终端负载器被认为是“关”。在这个例子中，可以建立如下的关系式2.5tCC-500ps＜tTACT，tTPRE＜2.5tCC+500ps在这里，tCC是时钟循环时间。同样，时间周期tON和/或时间周期tOFF可以被设置成小于2.5*tCC-500ps。
现在参考图7B的写操作，ATC在CLK2的上升沿响应为ATC信号的“高”状态，以在延迟周期tTACT之后开启积极终端负载器。在这种情况中，积极终端负载器如图所示地与CLK4的上升沿同步地开启，并且，在更长的延迟时间tON之后，积极终端负载器被认为是“开”。然后，ATC在CLK7的上升沿响应为ATC信号的“低”状态，以在延迟周期tTPRE之后关闭积极终端负载器。而且，积极终端负载器如图所示地与CLK9的上升沿同步地关闭，并且，在更长的延迟时间tOFF之后，积极终端负载器被认为是“关”。在这个例子中，可以建立如下的关系式2.0tCC-500ps＜tTACT，tTPRE＜2.0tCC+500ps在这里，tCC是时钟循环时间。而且，时间周期tON和/或时间周期tOFF可以被设置成小于0.5*tCC-500ps。
在图8的时序图里说明处于异步模式中的ATC控制。在这里，ATC响应为ATC信号的“高”状态，以在延迟周期tTACT之后，开启积极终端负载器。这里，应注意的是，积极终端负载器的开启并不同步于时钟信号，而是由延迟tTACT的量来决定的。如前述的那样，在更长的延迟时间tON之后，积极终端负载器被认为是“开”。
然后，ATC响应为ATC信号的“低”状态，以在延迟周期tTPRE之后关闭积极终端负载器。而且，积极终端负载器的关闭并不同步于时钟信号，而是由延迟tTPRE的量来决定的，并且，在更长的延迟时间t0N之后，积极终端负载器被认为是“关”。在这里，例如，可以将tTACT和tTPRE设置在2.5ns和5.0ns之间。而且，时间周期tON和/或时间周期tOFF可以被设置成小于0.5*tCC-500ps。
图9A至9C是当存储模块DiMM0和DiMM1都处于积极模式时的存储系统的工作的时序图。如图5B中所示，由于两个模块都处于积极模式，则在同步模式下执行每个模块的ATC。图9A说明了芯片组的工作状态，图9B说明了第一存储模块DiMM0的操作，而图9C说明了第二存储模块DiMM1的操作。如所示的，芯片组发出一系列的命令，包括给DiMM0的读命令RD，给DiMM1的写命令WR，以及给DiMM0的另一个读命令RD。
为了读取第一存储模块DiMM0，必须开启第二存储模块DiMM1的积极终端负载器。相应地，芯片组向第一存储模块DiMM0输出读命令RD，而向第二存储模块DiMM1输出第二控制信号ATC1。第二存储模块DiMM1响应第二控制信号ATC1，以便临时地开启由图9C的积极终端负载器AT_DiMM1所示的该模块的积极终端负载器。同样地，在其中开启第二存储模块DiMM1的积极终端负载器的时间中，从第一存储模块DiMM0中读出数据Ri1。
同样地，为了下一次写进第二存储模块DiMM1，必须开启第一存储模块DiMM0的积极终端负载器。因此，将写命令WR输入到第二存储模块DiMM1，而将从芯片组输出的第一控制信号ATC0写进第一存储模块DiMM0。第一存储模块DiMM0响应第一控制信号ATC0，以便临时地开启由图9B的积极终端负载器AT_DiMM0所示的该模块的积极终端负载器。同样地，在其中开启第一存储模块DiMM0的积极终端负载器的时间中，向第二存储模块DiMM1中写进数据Di。
随着第二存储模块DiMM1响应第二控制信号ACT1以开启图9C的积极终端负载器AT_DiMM1，以与第一读操作同样的方式执行第一存储模块DiMM0的第二读操作。
同样应注意的是，在图9A中，只有在存储器读操作时才开启芯片组的积极终端负载器AT_CS。当存在驱动器的阻抗匹配时，则在写操作中，积极终端不时必需的。
图10A至10C是当第一存储模块DiMM0处于积极模式而第二存储模块DiMM1处于掉电或待命模式时的存储系统的操作的时序图。在这种情况中，如图5B所示，第一存储模块DiMM0的ATC关闭，而第二存储模块DiMM1的ATC以异步模式执行。图10A说明了芯片组的操作，图10B说明了第一存储模块DiMM0的操作，而图10C说明了第二存储模块DiMM1的操作。如所示的，芯片组向积极的第一存储模块DiMM0发出一系列命令，包括给DiMM0的读命令RD、给DiMM0的写命令WR、和给DiMM0的另一个读命令RD。
为了读取第一存储模块DiMM0，必须开启第二存储模块DiMM1的积极终端负载器。响应地，将从芯片组输出的第一读命令RD输入到第一存储模块DiMM0，而将从芯片组输出的第二控制信号ATC1输入到第二存储模块DiMM1。如所示的，第二存储模块DiMM1异步地响应第二控制信号ATC1，以临时地开启由图10C的积极终端负载器AT_DiMM1所示的该存储模块的积极终端负载器。同样地，在其中开启第二存储模块DiMM1的积极终端负载器的时间中，从第一存储模块DiMM0中读出数据Ri1。
同样地，为了下一次写进第一存储模块DiMM0，必须开启第二存储模块DiMM1的积极终端负载器。相应地，将从芯片组输出的写命令WR输入到第一存储模块DiMM0，而将第二控制信号ATC1输入到第二存储模块DiMM1。第一存储模块DiMM0重新异步地响应第二控制信号ATC1，以开启由图10C的积极终端负载器AT_DiMM1所示的该存储模块的积极终端负载器。在此时，将数据Di写进第一存储模块DiMM0中。
在图10A至10C的例子中，第二读命令RD紧随于写命令WR之后。同样地，第二控制信号ATC1保持高，而第二存储模块DiMM1的积极终端负载器在整个第二读操作过程中处于开启态。同样，从图10C中明显看出，第二存储模块DiMM1的积极终端负载器的关闭也是异步的。
现在，将开始参考附图11描述本发明的第二实施例。在这个实施例中，设置在每个DiMM模块的每一侧上的动态随机存取存储器芯片单独用公共ATC信号和模式寄存器的结合进行ATC控制。尤其是，如图11中所示，存储系统1100包括芯片组1110；数据总线1120；在其中安装有动态随机存取存储器1160和1170的第一存储模块1140；和在其中安装有动态随机存取存储器1180和1190的第二存储模块1150。可以将存储模块1140和1150安装在存储系统1100的卡槽(未示出)中。
例如，可以用一个双列直插式存储模块来实现第一和第二存储模块1140和1150。而且，虽然在图11中说明了用于模块1140和1150的每一个的两个动态随机存取存储器1160(1180)和1170(1190)，可以在第一和第二存储模块1140和1150的每一个中安装另外的动态随机存取存储器。同样，为了数据的写和读，芯片组1110和动态随机存取存储器1160、1170、1180和1190的每一个都安装了一个驱动器1101和一个输入缓冲器1102。
与第一实施例相比较，动态随机存取存储器1160、1170、1180和1190还额外地安装了包括用于指示相对应的动态随机存取存储器的工作模式(积极、掉电、待命)的数据的模式寄存器1105。在参考图12A至图12E的下述的方法中，每个寄存器的输出控制着图6中所示的每个ATC控制电路的MUX604的操作，从而选择同步或异步控制模式。
尤其是，图13说明了一个“2r/2r”结构，在此结构中，第一和第二存储器模块Dimm0和DiMM1的每一个都安装有两个动态随机存取存储器电路。在这种情况中，如下面图12A中所示地执行存储系统的积极终端负载器控制。在这里，排列0(R0)指定动态随机存取存储器1160，排列1(R1)指定动态随机存取存储器1170，排列2(R2)指定动态随机存取存储器1180，以及排列3(R3)指定动态随机存取存储器1190。
在图12A中，“关(标记)”意味着通过标记的设置来唯一地关闭终端电阻，而“关(ATC或标记)”意味着通过用户的控制信号或标记的设置来选择地关闭终端电阻。
当模式寄存器指示所有排列都处于积极态时，就在同步ATC模式下同时操作第一和第二存储模块DiMM0和DiMM1。另一方面，例如，当R3处于掉电/待命模式时，将关掉(或标记)R3的ATC，并以同步ATC模式操作余下的排列R0至R2。而且，当R2和R3均处于掉电或待命模式时，那么，就关掉第一存储模块DiMM0的ATC，而以同步ATC模式操作第二存储模块DiMM1的排列R2和R3。
图14说明了一个“2r/1r”结构，在此结构中，第一存储器模块DiMM0安装有两个动态随机存取存储器电路，而第二存储器模块DiMM1安装有一个动态随机存取存储器电路。在这种情况中，如图12B中所示地执行存储系统的积极终端负载器控制。在这里，排列0指定动态随机存取存储器1160，排列1指定动态随机存取存储器1170，以及排列2指定动态随机存取存储器1180。
图15说明了一个“1r/1r”结构，在其中，第一存储器模块DiMM0安装有一个动态随机存取存储器电路，且第二存储器模块Dimm1安装有一个动态随机存取存储器电路。在这种情况中，如图12C中所示地执行存储系统的积极终端负载器控制。在这里，排列0指定第一存储模块DiMM0的动态随机存取存储器1160，而排列1指定第二存储模块DiMM1的动态随机存取存储器1180。
图16说明了一个“2r/空”结构，在其中，第一存储器模块DiMM0安装有两个动态随机存取存储器电路，而第二存储器模块Dimm1没有安装动态随机存取存储器电路。在这种情况中，如图12D中所示地执行存储系统的积极终端负载器控制。在这里，排列0指定第一存储模块DiMM0的动态随机存取存储器1160，而排列1指定第一存储模块DiMM0的动态随机存取存储器1170。
图17说明了一个“1r/空”结构，在其中，第一存储器模块Dimm0安装有一个动态随机存取存储器电路，而第二存储器模块Dimm1没有安装动态随机存取存储器电路。在这种情况中，执行存储系统的积极终端负载器控制，以至于当R0是积极的时，执行同步ATC；而当R0是掉电或待命模式时，关闭ATC。在这里，排列0指定第一存储模块DiMM0的动态随机存取存储器1160。
现在，将参考附图18描述本发明的第三实施例。在本实施例中，用发自芯片组的单独的ATC信号来单独地ATC控制设置在每个存储模块DiMM的每一侧上的动态随机存取存储器芯片1860(1880)和1870(1890)。尤其是，如图18中所示，存储系统1800包括芯片组1810；数据总线1820；在其中安装有动态随机存取存储器1860和1870的第一存储模块1840；和在其中安装有动态随机存取存储器1880和1890的第二存储模块1850。可将存储模块1840和1850安装在存储系统1800的卡槽(未示出)中。
例如，可以用一个双列直插式存储模块来实现第一和第二存储模块1840和1850。而且，虽然在图18中说明了用于模块1840和1850中的每一个的两个动态随机存取存储器1860(1880)和1870(1890)，还可以在第一和第二存储模块1840和1850的每一个中安装另外的动态随机存取存储器。同样，为了数据的写和读，芯片组1810和动态随机存取存储器1860、1870、1880和1890的每一个都安装有一个驱动器1801和一个输入缓冲器1802。
与第一和第二实施例相比较，如图18中所示的本实施例的ATC信号发生器1811单独地向第一存储模块1840(DiMM0)的动态随机存取存储器1860和1870提供ATC信号ATC_0_R0和ATC_0_R1，并单独地向第二存储模块1850(DiMM1)的动态随机存取存储器1880和1890提供ATC信号ATC_0_R2和AT_C0_R3。在图12E中所描述的方法中，基于每个独立的动态随机存取存储器(或排列)的工作状态，控制在图6中所示的每个ATC控制电路的MUX604的操作，从而选择同步或异步控制模式。
尤其是，图12E响应图13的“2r/2r”结构，在此结构中，第一和第二存储器模块Dimm0和DiMM1的每一个都安装有两个动态随机存取存储器电路。在这里，排列0指定动态随机存取存储器1860，排列1指定动态随机存取存储器1870，排列2指定动态随机存取存储器1880，以及排列3指定动态随机存取存储器1890。
图19是图13中所示的终端电阻Rterm_UP和Rterm_DN的详细电路图。参考图19，第一开启电阻Ru0通过PMOS晶体管1910耦合到电源电压VDDQ和节点ND。第二开启电阻Ru1通过PMOS晶体管1930耦合到电源电压VDDQ和节点VD，而第三开启电阻Ru2通过PMOS晶体管1950耦合到电源电压VDDQ相连和节点ND。
分别响应控制信号UP、SU1和SU2，打开或关闭PMOS晶体管1910、1930和1950。
最好是，设计一个动态随机存取存储器，使得按如下设置第一、第二和第三开启电阻Ru0、Ru1和Ru2的阻抗。将第一开启电阻Ru0的阻抗设置得比预定的目标值稍大。当第二开启电阻Ru1与第一开启电阻Ru0并联时，将其阻抗设置为预定的目标值。当第三开启电阻Ru2与第一开启电阻Ru0和第二开启电阻Ru1并联时，将其阻抗设置得比预定的目标值稍小。相应地，终端电阻Rterm_UP的阻抗取决于第一、第二和第三开启电阻Ru0、Ru1和Ru2的组合。
第一关闭电阻Rd0通过NMOS晶体管1920耦合到节点ND和地电压VSSQ，第二关闭电阻Rd1通过NMOS晶体管1940耦合到节点ND和地电压VSSQ，而第三关闭电阻Rd2通过NMOS晶体管1960耦合到ND和地电压VSSQ。
分别响应控制信号DOWN、SD1和SD2，打开或关闭NMOS晶体管1920、1940和1960。
最好是，在默认状态，将MOS晶体管1930和1940打开而将MOS晶体管1950和1950关闭。或者是，在默认状态，可以将MOS晶体管1930和1940关闭而将MOS晶体管1950和1950打开。
最好是，设计一个动态随机存取存储器，使得按如下设置第一、第二和第三关闭电阻Rd0、Rd1和Rd2的阻抗。将第一关闭电阻Rd0的阻抗设置得比预定的目标值稍大。当第二关闭电阻Rd1与第一关闭电阻Rd0并联时，将其阻抗设置为预定的目标值。当第三关闭电阻Rd2与第一关闭电阻Rd0和第二关闭电阻Rd1并联时，将其阻抗设置得比预定的目标值稍小。相应地，终端电阻Rterm_DN的阻抗取决于第一、第二和第三关闭电阻Rd0、Rd1和Rd2的组合。
图20示出具有一个保险丝的控制信号产生电路的例子。参考图20，控制信号产生电路2000包括多个晶体管2010、2030和2040、一个保险丝2020、一个逻辑门2050。
PMOS晶体管2010耦合在电源电压VDDQ与保险丝2020一端之间。加电信号VCCHB被输入到PMOS晶体管2010的一个栅极。NMOS晶体管2030连接在保险丝2020的另一端与地电压VSSQ之间。加电信号VCCHB被输入到NMOS晶体管2030的一个栅极。如图20中所示，加电信号VCCHB的电平增加预定的时，然后下降并保持低电平。
保险丝2020连接在PMOS晶体管1020的漏极与NMOS晶体管2030的漏极之间。可以用各种方法将保险丝2020切断，例如，用激光。可以用熔丝链(make-link)或抗涌熔丝(anti-fuse)来实现保险丝2020。
逻辑门2050接收加电信号VCCHB和来自NMOS晶体管2030的漏极的信号，执行一个非(NOR)操作，并输出结果F1。
NMOS晶体管2040连接在NMOS晶体管2030的漏极与地电源VSSQ之间，且具有连接于逻辑门2050的一个输出的栅极。
参考图20，自保险丝2020被切断并施加加电信号VCCHB时经过一段预定时间之后，逻辑门2050的输出信号F1处于逻辑高电平。相比较，自保险丝未被切断并执行加电信号VCCHB时经过一段预定时间之后，逻辑门2050的输出信号F1处于逻辑低电平。
图21示出了具有一个保险丝的控制信号产生电路的另一个例子。参考图21，控制信号产生电路2000’还包括位于图20的控制信号产生电路2000的输出端的反相器2060。当控制信号产生电路2000’的保险丝2020未被切断时，反相器2060的输出信号F2处于逻辑高电平。当控制信号产生电路2000’的保险丝3030被切断时，反相器2060的输出信号F2处于逻辑低电平。
参考图19和21，将详细描述调整终端电阻Rterm_UP和Rterm_DN的阻抗至预定的目标值。当在半导体芯片中安装所有的电阻Ru0、Ru1、Ru2、Rd0、Rd1和Rd2时，通过使用检测器在检测模式下测量第一开启电阻Ru0的阻抗和第一关闭电阻Rd0的阻抗。
在这里，由于制造过程中的差异，第一开启电阻Ru0的阻抗会不同于第一关闭电阻Rd0的阻抗。当PMOS晶体管1910与NMOS晶体管1920不匹配时，第一开启电阻Ru0的阻抗会不同于第一关闭电阻Rd0的阻抗。这种在第一开启电阻Ru0和第一关闭电阻Rd0之间的阻抗上的差异使信号的完整性恶化。
当在测试模式中测量第一开启电阻Ru0的阻抗时，NMOS晶体管1920、1940和1960就关闭。当在测试模式中测量第一关闭电阻Rd0的阻抗时，PMOS晶体管1910、1930和1950就关闭。
把第一开启电阻Ru0的测量阻抗与终端电阻Rterm_UP的预定的目标值相比较，并恰当地切断图20和图21的保险丝2020。输出信号F1和F2的逻辑状态由保险丝2020是否被切断来决定。
向MOS晶体管1930、1940、1950和1960输入的信号的初始状态为如下所述。MOS晶体管1930和1960的每一个的栅极接收图20的控制信号产生电路2000的输出信号F1，而MOS晶体管1940和1950的每一个的栅极接收图21的控制信号产生电路2000’的输出信号F2。
在保险丝未被切断的初始状态中，打开MOS晶体管1930和1940，而关闭MOS晶体管1950和1960。
当第一开启电阻Ru0的测量阻抗大于终端电阻Rterm_UP的预定的目标值，并且与PMOS晶体管1950的栅极相连接的控制信号产生电路2000’的保险丝2020被断开时，控制信号Su2被关闭(例如，处于逻辑低)。相应地，第三开启电阻Ru2并联连接到第一开启电阻Ru0和第二开启电阻Ru1，并且，终端电阻Rterm_UP的阻抗降低到接近于预定的目标值。
相比较，当第一开启电阻Ru0的测量阻抗小于终端电阻Rterm_UP的预定的目标值，并且与PMOS晶体管1930的栅极相连接的控制信号产生电路2000的保险丝2020被断开时，控制信号Su1被开启，且第二开启电阻Ru1与第一开启电阻Ru0断开。相应地，终端电阻Rterm_UP的阻抗上升到接近于预定的目标值。
当第一关闭电阻Rd0的测量阻抗大于终端电阻Rterm_DOWN的预定的目标值，并且与NMOS晶体管1960的栅极相连接的控制信号产生电路2000的保险丝2020被断开时，控制信号Sd2被开启。相应地，第三关闭电阻Rd2并联连接到第一关闭电阻Rd0和第二关闭电阻Rd1，并且，终端电阻Rterm_DN的阻抗下降到接近于预定的目标值。
相比较，当第一关闭电阻Rd0的测量阻抗小于终端电阻Rterm_DOWN的预定的目标值，并且与NMOS晶体管1940的栅极相连接的控制信号产生电路2000’的保险丝2020被断开时，控制信号Sd1被关闭，且第二关闭电阻Rd1与第一关闭电阻Rd0断开。相应地，终端电阻Rterm_DN的阻抗上升到接近于预定的目标值。
参考附图19，虽然终端电阻Rterm_UP和Rterm_DN分别被说明为包括两个电阻Ru1和Ru2，与Rd1和Rd2，以便调节其阻抗，但本实施例是用于说明目的，而并非意图限制本发明的范围。而且，为了精确地调节其阻抗，终端电阻Rterm_UP和Rterm_DN的每一个可以包括多个电阻。
在检测模式下可以用预定的查寻表来决定是否切断保险丝2020。
根据本发明，可以用一个模式寄存器组(MRS)来产生控制信号UP、Su1、Su2、DOWN、Sd1和Sd2。根据本发明，终端电阻Rterm_UP和Rterm_DN的每一个的阻抗可以在芯片测试过程中或芯片封装后被调整到预定的目标值。
根据本发明，可以有效地调节终端电阻Rterm_UP和Rterm_DN的每一个的阻抗，从而增加存储系统的信号完整性。
虽然已经参考优选实施例描述了本发明，但优选实施例仅是用于描述性目的。由于在不脱离本发明的精神和范围内对上述实施例的修改，对于本领域的普通技术人员来说是显然的，所以，所附权利要求的范围不能被解释为仅限于这些实施例。
如上所述的，在根据本发明的用于控制积极终端电阻的装置和方法中，不用考虑延迟锁定环路(DLL)或位相锁定环路(PLL)的工作模式，即可控制终端电阻的开/关，从而减小了数据泡沫。
根据本发明的用于控制积极终端电阻的装置有利地增加了具有短截线总线结构的存储系统的数据速率。可以有效地调节终端电阻Rterm_UP和Rterm_DN的每一个的阻抗，从而改善了存储系统的信号完整性。
权利要求
1.一种安装在存储电路中的缓冲电路，包括信号终端；同步输入缓冲器，具有耦合到所述的信号终端的一个输入端；异步输入缓冲器，具有耦合到所述的信号终端的一个输入端；以及开关电路，其依据存储电路的工作模式选择地输出所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出。
2.如权利要求1的电路，其中，开关电路的输出开启(enable)和关闭(disable)存储电路的终端电阻。
3.如权利要求2的电路，其中，开关电路响应由存储电路外部提供的工作模式信号，以选择地输出所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出。
4.如权利要求1的电路，其中，开关电路响应存储在存储电路的模式寄存器内的值，以选择地输出所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出。
5.一种安装在存储电路中的积极终端电路，包括终端电阻，其为存储电路提供终端阻抗；以及控制电路，其接收外部提供的积极终端控制信号，并响应积极终端控制信号，选择地接通和断开终端电阻；其中，所述的控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据存储电路的工作模式选择地输出所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出；并且，其中所述的开关电路的输出控制所述的终端电阻的开/关状态。
6.如权利要求5的电路，其中，当存储电路处在积极工作模式下时，开关电路选择同步输入缓冲器的输出；而当存储电路处在待命或掉电工作模式下时，开关电路选择异步输入缓冲器的输出。
7.如权利要求5的电路，其中，存储电路是单列直插式(single in-line)存储模块的动态随机存取存储器(DRAM)。
8.如权利要求5的电路，其中，存储电路是双列直插式(dual in-line)存储模块的动态随机存取存储器。
9.一种安装在存储电路中的积极终端电路，包括终端电阻，其为存储电路提供终端阻抗；模式寄存器，其存储用于指示存储电路的工作模式的数据；以及控制电路，接收外部提供的积极终端控制信号和模式寄存器的输出；其中，所述的控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据所述的模式寄存器的输出选择地输出所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出；并且，其中所述的开关电路的输出控制所述的终端电阻的开/关状态。
10.如权利要求9的电路，其中，当模式寄存器的输出指示存储电路处在积极工作模式下时时，开关电路选择同步输入缓冲器的输出；而当模式寄存器的输出指示存储电路处在待命或掉电工作模式下时，开关电路选择异步输入缓冲器的输出。
11.如权利要求9的电路，其中，存储电路是单列直插式存储模块的动态随机存取存储器。
12.如权利要求9的电路，其中，存储电路是双列直插式存储模块的动态随机存取存储器。
13.一种存储系统，包括总线；耦合到所述的总线的多个存储电路；耦合到所述的总线的芯片组，其为所述的存储电路提供多个积极终端控制信号；其中，多个存储电路的每一个都包括终端电阻和控制电路，并且其中所述的控制电路接收由其存储电路提供的积极终端控制信号，并响应积极终端控制信号，选择地接通和断开终端电阻。其中，所述的控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据包含所述的同步输入缓冲器和所述的异步输入缓冲器的存储电路的工作模式而选择所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出中的一个；并且，其中所述的开关电路的输出控制所述的终端电阻的开和关状态。
14.如权利要求13的存储系统，其中，当存储电路处在积极工作模式下时，开关电路选择同步输入缓冲器的输出；而当存储电路处在待命或掉电工作模式下时，开关电路就选择异步输入缓冲器的输出。
15.如权利要求13的存储系统，还包括多个存储模块，其每一个具有安装到其上的多个存储电路之中的至少一个，其中多个积极终端控制信号分别施加到多个存储模块的存储电路中，使得每一个存储模块的存储电路接收多个积极终端控制信号之中的相同的一个。
16.如权利要求14的存储系统，还包括多个存储模块，其每一个具有安装到其上的多个存储电路之中的至少一个，其中多个积极终端控制信号分别施加到多个存储模块的存储电路中，使得每一个存储模块的存储电路接收多个积极终端控制信号之中的不同的一个。
17.如权利要求14的存储系统，其中，多个存储电路是安装在双列直插式存储模块中的动态随机存取存储器电路。
18.一种存储系统，包括总线；耦合到所述的总线的多个存储电路；耦合到所述的总线的芯片组，其为所述的存储电路提供多个积极终端控制信号；其中，多个存储电路的每一个包括终端电阻、控制电路、和模式寄存器，所述的模式寄存器存储用于指示存储电路的工作模式的数据；其中，所述的控制电路包括同步输入缓冲器和异步输入缓冲器，其每一个都接收积极终端控制信号；以及开关电路，其依据模式寄存器的数据而选择所述的同步输入缓冲器的输出或所述的异步输入缓冲器的输出之中的一个；并且，其中所述的开关电路的输出控制所述的终端电阻的开和关状态。
19.如权利要求18的存储系统，还包括多个存储模块，每一个具有安装到其上的多个存储电路之中的至少一个，其中多个积极终端控制信号分别施加到多个存储模块的存储电路中，使得每一个存储模块的存储电路接收多个积极终端控制信号之中的相同的一个。
20.如权利要求18的存储系统，其中，当安装在相对应的存储模块的至少一侧上的多个存储电路处在积极工作模式下时，所述的开关电路就选择所述的同步输入缓冲器的输出；而当相对应的存储模块的所有的存储电路处在待命或掉电工作模式下时，所述的开关电路就选择所述的异步输入缓冲器的输出。
21.如权利要求18的存储系统，其中，多个存储电路是安装在双列直插式存储模块中的动态随机存取存储器电路。
22.一种用于控制存储电路的工作的方法施加一个输入信号到存储电路的同步输入缓冲器和异步输入缓冲器；以及依据存储电路的工作模式而选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出。
23.如权利要求22的方法，还包括依据所选择的同步输入缓冲器或异步输入缓冲器的输出，开启和关闭存储电路的终端阻抗。
24.如权利要求23的方法，还包括接收由存储电路外部提供的工作模式信号，其中工作模式信号的值控制对同步输入缓冲器的输出或异步输入缓冲器的输出的选择输出。
25.如权利要求23的方法，还包括接收存储在存储电路的模式寄存器中的值，其中模式寄存器的值控制对同步输入缓冲器的输出或异步输入缓冲器的输出的选择输出。
26.一种控制存储电路的终端电阻的开/关状态的方法，所述的方法包括施加一个积极终端控制信号同时到存储电路的同步输入缓冲器和异步输入缓冲器；当存储电路处在积极工作模式下时，选择同步输入缓冲器的输出；而当存储电路处在待命或掉电工作模式下时，选择异步输入缓冲器的输出；以及依据同步输入缓冲器的输出或异步输入缓冲器的输出之中的所选择的一个而设置终端电阻的开/关状态。
27.一种控制在存储系统中的多个存储电路的多个终端电阻的方法，该存储系统具有连接到数据总线的多个存储模块，每一个存储模块用于安装多个存储电路之中的至少一个到其上，所述的方法包括施加一个积极终端控制信号同时到每一个存储模块的每一个存储电路的同步输入缓冲器和异步输入缓冲器；在每一个存储电路中，当存储电路处在积极工作模式下时，选择同步输入缓冲器的输出；而当存储电路处在待命或掉电工作模式下时，选择异步输入缓冲器的输出；以及在每一个存储电路中，依据同步输入缓冲器的输出或异步输入缓冲器的输出之中所选择的一个而设置终端电阻的开/关状态。
28.一种控制在存储系统中的多个存储电路的多个终端电阻的方法，该存储系统具有连接到数据总线的至少一个第一存储模块和一个第二存储模块，每一个存储模块用于安装多个存储电路之中的至少一个到其上，所述的方法包括响应第一存储模块的读/写指令，向第二存储模块的每个存储电路发送积极终端控制信号；施加一个积极终端控制信号同时到第二存储模块的每一个存储电路的同步输入缓冲器和异步输入缓冲器；在第二存储模块的每一个存储电路中，当第二存储模块处在积极工作模式下时，选择同步输入缓冲器的输出；当第二存储模块处在待命或掉电工作模式下时，选择异步输入缓冲器的输出；以及在第二存储模块的每一个存储电路中，依据同步输入缓冲器的输出或异步输入缓冲器的输出之中所选择的一个而设置终端电阻的开/关状态。
29.一种安装在存储电路中的终端电阻，用于为存储电路提供终端阻抗，该终端电阻包括一个节点；连接在电源电压与所述的节点之间的响应相对应的控制信号的多个第一终端电阻；以及连接在地电压与所述的节点之间的响应相对应的控制信号的多个第二终端电阻。
30.如权利要求29的终端电阻，其中，响应相对应的控制信号，通过连接在所述的节点和电源电压之间的多个第一终端电阻来调节所述的节点与电源电压之间的阻抗。
31.如权利要求29的终端电阻，其中，响应相对应的控制信号，通过连接在所述的节点和地电压之间的多个第二终端电阻来调节所述的节点与地电压之间的阻抗。
32.一种安装在存储电路中的终端电阻，用于为存储电路提供终端阻抗，该终端电阻包括一个节点；连接在电源电压与所述的节点之间的第一开启(UP)电阻；连接在电源电压与所述的节点之间的响应第一控制信号的第二开启电阻，以及连接在电源电压与所述的节点之间的响应第二控制信号的第三开启电阻。
33.如权利要求32的终端电阻，还包括连接在地电压与所述的节点之间的第一关闭(DOWN)电阻；连接在地电压与所述的节点之间的响应第三控制信号的第二关闭电阻；连接在地电压与所述的节点之间的响应第四控制信号的第三关闭电阻。
34.如权利要求32的终端电阻，还包括第一开关电路，其响应开启信号，切换电源电压到第一开启电阻；第二开关电路，其响应第一控制信号，切换电源电压到第二开启电阻；以及第三开关电路，其响应第二控制信号，切换电源电压到第三开启电阻。
35.如权利要求34的终端电阻，还包括第四开关电路，其响应关闭信号，切换第一关闭电阻到地电压；第五开关电路，其响应第三控制信号，切换第二关闭电阻到地电压；以及第六开关电路，其响应第四控制信号，切换第三关闭电阻到地电压。
36.如权利要求35的终端电阻，其中，第一到第六开关电路是金属氧化物半导体(MOS)晶体管。
37.一种用于调节安装在存储电路中的终端电阻的阻抗以便为存储电路提供终端阻抗的方法，该方法包括响应相对应的控制信号，测量多个第一终端电阻之中的一个的阻抗，所述的多个第一终端电阻连接在电源电压与一个节点之间；使用所测量的阻抗响应相对应的控制信号，调节连接在电源电压与该节点之间的第一终端电阻的数量。
38.如权利要求37的方法，还包括响应相对应的控制信号，测量多个第二终端电阻之中的一个的阻抗，所述的多个第二终端电阻连接在地电压与该节点之间；使用所测量的阻抗响应相对应的控制信号，调节连接在地电压与该节点之间的第二终端电阻的数量。
全文摘要
提供一种用于积极(active)终端电阻的控制装置及其方法，能够控制动态随机存取存储器(DRAM)的积极终端电阻的开/关状态而不必考虑安装在存储模块中的动态随机存取存储器的工作模式。安装在存储电路中的缓冲电路包括信号终端；具有耦合到信号终端的一个输入端的同步输入缓冲器；具有耦合到信号终端的一个输入端的异步输入缓冲器；以及依据存储电路的工作模式选择地输出同步输入缓冲器的输出或异步输入缓冲器的输出的开关电路。用来控制积极终端电阻的装置及其方法，能够控制积极终端电阻的开/关而不必考虑延迟锁定环路或相位锁定环路的工作模式，从而减少数据泡沫(bubble)。
文档编号G11C11/4063GK1417805SQ0215751
公开日2003年5月14日 申请日期2002年10月19日 优先权日2001年10月19日
发明者庆桂显 申请人:三星电子株式会社