专利名称：具内部可规划工作电阻之写入输出驱动器的制作方法
背景已知为固定磁盘驱动器或硬盘机之计算机硬盘机系已成为计算机系统之现行资料储存标准。除了广泛用途，低功率消耗，快速资料转换速度及降低实际尺寸外，其增生可被直接归咎于其低成本，高储存容量及可靠性。
磁盘驱动器通常包含一个或更多被包围于环境控制外壳内之旋转磁盘。硬盘机可具有若干与磁盘互连之读/写头。磁盘驱动器可进一步包含用于读写资料及与其它装置互连之电子装置。该电子装置被与读/写头耦合且包含可控制磁头定位及产生或感测磁盘上磁场之电路。电子装置可编码被接收自如个人计算机之主装置之资料，并可将该数据转换为被写上磁盘之磁性编码。当资料被要求时，电子装置即放置资料，感测磁性编码并将该编码转换为二进制数字信息。错误检查及修正亦可被应用来确保资料正确储存及检索。
读/写头可侦测及记录被编码资料为磁通区。该资料系藉由磁盘之两邻接区域间之磁通反向有无来编码。该资料可使用已知″峰值侦测″方法来读取，当磁通反向通过读/写头时，被告知于读/写头中之电压峰值系可被侦测。然而，增加储存密度，要求降低峰值大小，较佳讯号辨识及较高磁盘旋转速度系将峰值推升更靠近。因此，峰值侦测方法系逐渐复杂。
读/写头及编译磁性编码之改进系被达成。例如，具有增强敏感度及讯号识别之磁阻(“MR”)读/写头系被设计。此外，如部分反应最大可能性(“PRML”)之已知技术系被发展。部分反应最大可能性磁盘驱动器功能系基于被执行于磁盘驱动器电子装置之计算来读取被磁通反转产生之波形。除了找寻峰值外，部分反应最大可能性为基础驱动器可数字采集模拟波形(“部份响应”)并执行先进讯号处里技术来决定波形所呈现之最大可能位图案(“最大可能性”)。部分反应最大可能性技术可容许磁性讯号中较多噪声，允许使用亦可增加制造产出及较低成本之较低品质碟盘及读/写头。
由于硬盘机通常因如储存成本/单元，资料转换率，功率要求及形式因子(实际尺寸)之因子而不同，所以需要增加有效增加储存容量，操作速度，可靠性及功率效率之成本效能之硬盘机组件。领域一例系包含具有写入输出驱动器电路之可写入资料之部分反应最大可能性电子装置。写入输出驱动器电路可转换高速数字讯号至读/写头以记录资料至磁盘。输出驱动器电路包含被配置用于驱动外部耦合工作电阻装置之开启汲极之晶体管。外部电阻装置可汲取以讯号高速产生跨越传输线之大电压降之输出电流。这些设计可增加输出驱动器电路之成本及尺寸。另一设计包含配置具有内部源极随耦器电路之输出差分电路。这些电路之应用可被限制，因为源极随耦器之输出电阻可随时间而变化且可被如周围温度之环境条件而影响。
于是，需具有内部可规划工作电阻之写入输出驱动器技术。
摘要一种用于部份响应，最大可能(“PRML”)之读/写信道之写入输出驱动器系被揭示。写入输出驱动器系包含被配置驱动具有低输出阻抗之高速输出电压之工作装置。输出驱动器可被提供于部分反应最大可能性为基础硬盘机之资料写入电路中。具内部可规划工作电阻装置之写入输出驱动器系提供可驱动高速输出讯号之环境稳定电路。
写入输出驱动器实施例可包含尾端电流源；差分转换电路；内部工作电路；及第二偏压讯号产生器。尾端电流源系被耦合于尾端电流节点及负供电电压节点之间。尾端电流源可反应被施加于第一偏压输入节点处之第一偏压讯号而产生尾端电流。尾端电流系与第一偏压讯号呈正比。尾端电流源系被偏压提供第一输出节点及第二输出节点处之预期电流。
差分转换电路包含可接收差分输入电压之输入节点。差分转换系被耦合尾端电流节点且可被配置响应输入电压来选择性转换第一输出节点及第二输出节点间之尾端电流。
内部工作电路系被耦合第一输出节点及第二输出节点。内部工作电路包含可接收第二偏压讯号之第二偏压讯号输入节点。工作电路具有可基于第二偏压讯号规划之输出阻抗。
一实例中，第二偏压讯号产生器可控制第二偏压讯号以补偿因周围波动所造成工作电路之输出阻抗改变。第二偏压讯号产生器具有被以低容限电阻装置校准之输出阻抗。第二偏压讯号产生器之输出阻抗系被校准至与内部工作电路正比匹配之阻抗。
可驱动高速讯号之方法实施例系包含接收差分讯号输入之高速电压讯号；响应差分电压输入处之高速电压讯号来选择性转换第一输出节点及第二输出节点间之尾端电流；规划内部工作电路以响应第一输出节点及第二输出节点处之尾端电流来产生第一输出节点及第二输出节点处之具有低输出阻抗之输出电压；校准内部偏压源以具有实质与内部工作电路输出阻抗匹配之输出阻抗；及控制被校准偏压源以提供偏压来维持内部工作电路之实质固定输出阻抗。
上述本发明摘要之讨论仅由介绍来提供。此部份并不限制界定本发明范围之申请专利范围。本发明之附带目标及优点将被详述于以下说明，且部分将可从该说明中明了或可藉由实施本发明来得知。本发明之目标及优点可藉由特别被指出于申请专利范围中之方法及组合来了解及获得。
图标简单说明
图1A为被耦合主装置之硬盘机决状图；图1B描绘硬盘机之读/写信道块状图；图2为具有内部可规划工作电阻装置之写入输出驱动器实施例略图；图3为用于写入输出驱动器之偏压讯号产生器实施例略图；图4为用于写入输出驱动器之参考电流源实施例略图；图5为内部工作电路之实施例略图；图6为用于写入输出驱动器之替代实施例略图；图7为用于驱动高速电压讯号之方法流程图。
详细说明在此说明之实施例系有关部分反应最大可能性为基础之读/写信道。读/写信道系被与硬盘机之读/写头耦合。在此，”耦合”一词系被定义意指直接被连接至或间接连接一个以上中介组件。该中介组件可包含硬件及软件为基础之组件。写入操作期间，读/写信道可将来自主装置之数字资料转换为电子脉冲。电子脉冲可控制读/写头以磁性记录资料至硬盘机。读取操作期间，读/写信道可接收被读/写头磁性感测之模拟波形。读/写信道可转换该波形为数字资料。
被描绘实施例系提供可转换表示将被记录之数字资料之高速讯号之写入输出驱动器。输出驱动器电路系包含具有可规划输出电阻之内部工作装置。该内部电阻可产生与高速电压输入正比之差分输出电压。工作电阻装置之阻抗系被内部偏压电路控制。该偏压电路系被校准具有被匹配该工作电阻装置之输出阻抗。偏压电路可提供偏压讯号至工作装置以补偿因周围波动，如温度所造成之阻抗变化。具内部可规划工作电阻装置之输出驱动器可于改变环境条件下来驱动高速电压输出，且可被当作近端传输线端子。
本实施例将参考第一至七图来解释。现在参考第一图，被与主装置112耦合之硬盘机100块状图系被显示。为简化起见，如伺服/致动器马达控制之某些组件并无图标。硬盘机100系包含磁性表面即转轴马达102，读/写头及致动器组件104，前置放大器106，读/写信道108及控制器110。前置放大器106系经由接口114及116被与读/写信道108耦合。控制器110可经由接口118及120与读/写信道108互连。
为了从硬盘机100读取，主装置112可提供辨识磁盘驱动器上之资料位置，如圆柱及扇形地址。控制器110可接收此地址并决定磁盘102上之资料位置。控制器110接着将读/写头移入数据适当位置于读/写头104下旋转。当资料旋转于读/写头104下时，读/写头104可感测磁通反转出现与否，产生模拟讯号资料流。此资料系被传送至前置放大器106，其可放大讯号及经由接口114传送该资料至读/写信道108。如以下讨论，读/写信道可接收来自前置放大器106之被放大模拟波形，并将此波形译码为其代表之数字二进制数据。此数字二进制数据接着经由接口118被传送至控制器110。控制器110可将硬盘机100及主装置112互连且可包含如快取或错误侦测/修改供之额外功能，预期可增加硬盘机100之操作速度及/或可靠性。
针对写入操作，主装置112提供将被写入之二进制数字资料及写入该数据之位置，如圆柱及扇形地址给控制器110。控制器110可将读/写头104移至指定位置，并经由接口120传送将被写入之二进制数字资料至读/写信道108。读/写信道108接收二进制数字数据，将其译码并产生备用来驱动读/写头104至告知适当磁通反转之模拟讯号至代表二进制数字资料之磁盘102。该讯号系经由驱动读/写头104之接口116被传送至前置放大器106。
参考图1B，读/写信道108例系被显示支持用于图1A之硬盘机100之部分反应最大可能性编码技术。为简化起见，某些组件已被删除。读/写信道108可被当作使用互补金属氧化半导体(“CMOS”)处理具有0。18微米有效信道长度之晶体管之集成电路。将了解其它处理技术及特征尺寸可被使用且在此被揭示之电路可进一步被与其它包含如硬盘控制器逻辑之硬盘电子装置之电路整合。如所述，读/写信道108可转换于二进制数字信息及代表磁盘102上磁通之模拟讯号之间。读/写信道108系被分为两个主区段，读取路径156及写入路径158。读/写信道可进一步包含时脉合成器154。时脉合成器可产生操作读/写信道108所需之时脉讯号。时脉合成器154例系包含锁相回路(“PLL”)(无图标)，其具有电压控制振荡器及各种时脉分割器来产生所须频率。
读取路径156包含衰减电路/输入电阻122，可变增益放大器(“VGA”)，磁阻非对称线性化器(“MAR”)126，连续时间滤波器(“CTF”)128，缓冲器130，模拟数字转换器(“ADC”)132，有限脉冲响应(FIR)滤波器134，内插时序回复(“ITR”)电路136，Viterbi算术侦测器138，配类译码器140，及扫描宽度限制(“RLL”)译码器142。被读/写头104感测自磁盘102之被放大磁性讯号系经由接口114被读/写信道108接收。代表被感测磁性讯号之模拟讯号波形系首先被传送通过输入电阻122，其可做为衰减讯号且解释任何输入电阻之转换电路。该衰减讯号接着被传送至可放大讯号之可变增益放大器124。被放大讯号接着被传送至可针对任何被记录处理所创造之扭曲来调整讯号之磁阻非对称线性化器126。本质上，磁阻非对称线性化器126可执行写入路径158中之写入前置补偿电路150之相反功能。该讯号接着被传送通过本质上为低通滤波器之连续时间滤波器128以滤出噪声。被过滤噪声接着经由可采集模拟讯号并将其转换为数字讯号之缓冲器130而被传送至模拟数字转换器132。该数字讯号接着被传送至有限脉冲响应滤波器134且接着至时序回复电路136。时序回复电路136可以回授指向被连接(无图标)至有限脉冲响应滤波器134，磁阻非对称线性化器126及可变增益放大器124依据被接收讯号来调整这些电路以提供时序补偿。有限脉冲响应滤波器134例可为10分接有限脉冲响应滤波器。数字讯号接着被传送至可使用数字讯号处理技术决定被该数字讯号代表之二进制位图案之Viterbi算术侦测器138。Viterbi算术侦测器138例系使用32状态Viterbi处理器。被数字讯号代表之二进制数据接着被传送至可移除配类位之配类译码器140且接着被传送至扫描宽度限制译码器142。扫描宽度限制译码器142可译码扫描宽度限制编码符号至实际二进制数据。此资料接着经由接口118被传送至控制器110。
写入路径158可包含并联串联转换器144，扫描宽度限制编码器146，配类编码器148，写入预补偿电路150及写入输出驱动器电路152。并联串联转换器144可经由接口120一次8位接收来自主装置112之资料。转换器144可串联输入数据并传送序列比特流至扫描宽度限制编码器146。扫描宽度限制编码器146可依据用于记录于磁盘102上之扫描宽度限制算术而将该序列比特流编码为符号二进制序列。扫描宽度限制编码器例可使用32/33位符号码来确保磁通反转被适当隔开且无磁通反转之长扫描资料不被记录。扫描宽度限制编码资料接着被传送至可添加配类位至资料之配类编码器148。配类编码器148例中，奇数配类系被用来确保0及1之长扫描因该被纪录资料之磁性特性而不被记录。该讯号系被传送至可动态调整比特流脉冲宽度以解释记录处理中之磁性扭曲之写入预补偿电路150。被调整讯号经由接口116被传送至可驱动讯号至前置放大器106之驱动器电路152以驱动读/写头104并记录该资料。驱动器电路152例可包含可产生差分输出至前置放大器106之复制射极耦合逻辑(“PECL”)驱动器电路。
现在参考图3，包含内部工作电路214之写入输出驱动器电路152系被显示。输出驱动器152可提供内部可规划工作电路给集成电路以提供低阻抗输出给高速输出讯号。即使周围变动，输出驱动器之输出阻抗系可被控制维持实质固定输出电压大小于实质固定输出阻抗。此外，输出驱动器152系被配置提供输出讯号给近端传输。输出驱动器152系被配置提供先前技术输出驱动器之增加频率给输出讯号。
输出驱动器152具有电压输入202，电压输出204及第一偏压讯号输入节点206。输出驱动器152系被耦合于正供电电压节点208及负供电电压节点230之间。一实施例中，实质等于或小于3.3伏特之正供电电压系被施加于正供电电压节点208，而实质0伏特(接地)之负供电电压系被施加于负供电电压节点230。
输出驱动器152可接收电压输入202处之高速差分电压输入及第一偏压讯号输入节点206处之及第一偏压讯号。输出驱动器152可产生电压输出204处之输出电压讯号。电压输出204具有被匹配至其被耦合之电路之输出阻抗。一实施例中，电压输出204之阻抗介于20欧姆及60欧姆之间。输出电压讯号系正比于差分电压输入讯号。电压输出讯号与差分电压输入讯号之正比关系系被建立于第一输入偏压讯号基础上。一实施例中，输入电压讯号具有实质等于或小于1.8伏特之大小，而输出电压讯号具有实质等于500毫伏特之大小。输出电压讯号大小可随第一偏压输入讯号而变。
输出驱动器152包含尾端电流源210，差分转换电路(“转换电路”)212，内部工作电路214及第二差分讯号产生器216。尾端电流源210被耦合于负供电电压节点230及电流节点228之间。尾端电流源210进一步被耦合及第一偏压讯号输入节点206。尾端电流源210系被配置汲取电流节点228处之电流以响应第一偏压讯号输入节点206处之第一偏压讯号。尾端电流源210可在第一偏压讯号基础下控制从电流节点228至负供电电压节点230之尾端电流。一实施例中，尾端电流源210可为一个或更多N信道金属氧化半导体晶体管，其具有被耦合电流节点228之汲极，被耦合负供电电压节点230之源极，及被耦合第一偏压讯号输入节点206之闸极。当尾端电流源210被配置为N信道金属氧化半导体晶体管时，尾端电流系为源极对汲极电流。
转换电路212系被耦合电流节点228处之尾端电流源及电压输入202。转换电路212可选择性转换尾端电流至第一输出节点222及至第二输出节点224。转换电路212可在电压输入202处之差分电压输入讯号基础下转换尾端电流。例如，差分电压输入讯号具有1.8伏特之大小。转换电路可于差分电压输入讯号具有正1.8伏特大小时转换尾端电流至第一输出节点222，且于差分电压输入讯号具有负1.8伏特大小时转换尾端电流至第二输出节点224。
一实施例中，转换电路212包含第一N信道金属氧化半导体晶体管218及第二N信道金属氧化半导体晶体管220。第一N信道金属氧化半导体晶体管218及第二N信道金属氧化半导体晶体管220系被配置为差分转换电路。第一N信道金属氧化半导体晶体管218具有被耦合第一输出节点222之汲极，被耦合电流节点228之源极，及被耦合电压输入202之闸极。第二N信道金属氧化半导体晶体管220具有被耦合第二输出节点224之汲极，被耦合电流节点228之源极，及被耦合电压输入202之闸极。
内部工作电路214被耦合第一输出节点222及第二输出节点224处之转换电路212，及被耦合及第二偏压讯号节点226处之第二偏压讯号产生器216。内部工作电路214可进一步被耦合正供电电压节点208。内部工作电路214可产生输出节点222及224处之输出电压以响应输出节点222及224处之尾端电流。内部工作电路214具有被建立于第二偏压讯号基础下之可规划输出阻抗。输出节点222及224处之尾端电流可因被耦合于正供电电压节点208及输出节点222及224间之工作电路之可规划输出阻抗而创造出输出节点222及224处之电位。一实施例中，工作电路214包含匹配P信道金属氧化半导体晶体管配对，其包含第一工作P信道金属氧化半导体晶体管232及第二工作P信道金属氧化半导体晶体管234。工作P信道金属氧化半导体晶体管232及234系被配置为工作电阻装置。工作P信道金属氧化半导体晶体管232及234具有被耦合正供电电压节点208之源极及被耦合及第二偏压讯号节点226之闸极。第一工作P信道金属氧化半导体晶体管232具有被耦合第一输出节点222之汲极，而第二工作P信道金属氧化半导体晶体管234具有被耦合第二输出节点224之汲极。第二偏压讯号产生器216被耦合第二偏压讯号节点226处之工作电路。第二偏压讯号产生器216可产生第二偏压讯号节点226处之第二偏压讯号。第二偏压讯号产生器216可维持工作电路之实质固定阻抗。第二偏压讯号产生器216可变异第二偏压讯号节点226处之第二偏压讯号以补偿P信道金属氧化半导体晶体管232及234因周围温度改变而造成之阻抗改变。一实施例中，第二偏压讯号产生器216具有被校准匹配P信道金属氧化半导体晶体管232及234阻抗之输出阻抗。第二偏压讯号产生器之输出阻抗系使用低容限电阻装置来校准。一实施例中，低容限外部电阻装置系为外部电阻。
现在参考图3，第二偏压讯号产生器(“偏压产生器”)216系被显示。第二偏压讯号产生器216系被配置为偏压源。第二偏压讯号产生器216包含复制晶体管308，错误放大器306，参考电压源302及参考电流源304。当第二偏压讯号产生器216被配置为偏压源时，第二偏压讯号系等于偏压VB2。
复制晶体管308系被配置接收参考电流Iref。复制晶体管308具有被耦合正供电电压节点208之源极，被耦合参考电流节点324之汲极，及被耦合第二偏压讯号节点226之闸极。复制晶体管308系被配置具有源极对闸极电压为基础之可规划源极对汲极电阻复制晶体管308具有实质被匹配P信道金属氧化半导体晶体管232及234之输出阻抗。复制晶体管308之输出阻抗可随P信道金属氧化半导体晶体管232及234之阻抗呈实质线性变化。当P信道金属氧化半导体晶体管232及234之阻抗因温度变化而改变时，复制晶体管308之阻抗将会追随阻抗变化。当复制晶体管308之阻抗改变时，第二偏压VB2系被调整以补偿P信道金属氧化半导体晶体管232及234之阻抗改变。
错误放大器306可控制P信道金属氧化半导体晶体管232及234以提供独立于周围变化之相当固定阻抗。错误放大器306具有被耦合参考电压节点322之反向输入，被耦合参考电压节点之正向输入，及被耦合第二偏压讯号节点226之输出。错误放大器306之输出可提供第二偏压讯号节点226处之第二偏压。错误放大器306系被配置在参考电压节点322处之电压基础下来控制参考电流节点324处之电压。错误放大器306可提供第二偏压讯号节点226处之复制晶体管308之闸极电压。复制晶体管308之输出阻抗可藉由控制复制晶体管之源极对闸极电压来校准提供实质等于参考电压V3之汲极对源极电压V4。
参考电压源302系被耦合于正供电电压节点208及负供电电压节点230之间。参考电压源302可产生参考电压节点322处之参考电压V3。参考电压V3系被参考为被施加于正供电电压节点处之正供电电压，及被施加于带隙参考节点326处之带隙参考电压。参考电压源302包含第二参考电流源310及工作装置312。第二参考电流源310系被耦合于参考电压节点322及负供电电压节点230之间。第二参考电流源310可提供参考电压节点322处之电流I1。
工作装置312系被耦合于正供电电压节点208及负供电电压节点230之间。工作装置312具有阻抗R2。工作装置312可产生参考电压节点322处之参考电压V3以响应参考电压节点322处之参考电流I1。一实施例中，工作装置312为具有实质10仟欧姆阻抗之电阻器。第二参考电流源310包含第二参考电流晶体管314，电阻装置318及第二放大器316。第二参考电流源310可包含带隙参考电压产生器320，其被配置产生带隙参考节点326处之带隙参考电压V1。第二参考电流晶体管314具有被耦合参考电压节点322之汲极，被耦合第一参考晶体管源极节点328之源极，及被耦合第一参考晶体管闸极节点330之闸极。第二参考电流晶体管314被配置产生参考电压节点322处之参考电流I1。
电阻装置318系被耦合于负供电电压节点230及参考晶体管源极节点328之间。电阻装置318具有阻抗R1且被配置提供预期参考电流I1。一实施例中，电阻装置具有实质24仟欧姆之阻抗R1。
第二放大器316具有被耦合参考晶体管源极节点328之反向输入及被耦合带隙参考节点326之正向输入。错误第二放大器316具有被耦合参考晶体管闸极节点330之输出。第二放大器316可控制参考晶体管源极节点328处之电压V2。
第一参考电流源304系被耦合于参考电压节点324及负供电电压节点230。第一参考电流源304可汲取参考电压节点处之被校准参考电流Iref。参考电流Iref可建立复制晶体管308之源极对闸极电流并藉此规划复制晶体管308之阻抗。
现在参考图4，第一参考电流源304之实施例电路系被显示。第一电流源304包含第一参考电流晶体管414，低容限电阻装置418及第一放大器416。第一参考电流源304可包含带隙参考电压产生器320，其被配置产生带隙参考节点326处之带隙参考电压V1。
第一参考电流晶体管414具有被耦合参考电压节点324之汲极，被耦合第一参考晶体管汲极节点428之源极，及被耦合第一参考晶体管闸极节点之闸极，该第一参考电流晶体管被操作产生参考电压节点324及第一参考晶体管汲极节点428间之参考电流Iref。
低容限电阻装置418被耦合负供电电压节点230及第一参考晶体管汲极节点428。电阻装置418系为具有阻抗Rcal之精确电阻组件。电阻装置418系被校准提供预期参考电流Iref。预期参考电流Iref与电阻装置418之电阻成反比。阻抗Rcal实质介于500欧姆及20仟欧姆之间且具有低于15％之容限。一实施例中，电阻装置系为被耦合第一参考电流源304之外部电阻。另一实施例中，电阻装置可被雷射熔蚀以提供具有低于15％之容限之阻抗Rcal。
第一放大器416具有被耦合参考晶体管汲极节点428之反向输入，被耦合带隙参考节点326之正向输入，及被耦合第一参考晶体管闸极节点430之输出。第一放大器416可控制第一参考晶体管汲极节点428处之电压来提供流经低容限电阻装置418之实质稳定参考电流Iref。一实施例中，第二参考电流晶体管314及第一参考电流晶体管414系为具有约0.18微米信道宽度及操作于1.8或较少伏特之各N信道金属氧化半导体晶体管。第一放大器416，第二放大器316及错误放大器306系为具有实质介于40dB及80dB间之运算放大器电路。带隙参考电压产生器320可为被配置提供带隙参考电压之任何内部电压产生器。一实施例中，带隙参考电压实质介于1.1及1.3伏特之间。
现在参考图5，第一参考电流源304之实施例电路系被显示。内部工作电路214之替代实施例系被显示。内部工作电路214系包含被耦合第一输出节点222之第一复数P信道金属氧化半导体晶体管532，及被耦合第二输出节点224之第二复数P信道金属氧化半导体晶体管534。P信道金属氧化半导体晶体管532及534系被配置为工作电阻装置。P信道金属氧化半导体晶体管532及534各具有被耦合正供电电压节点208之源极。第一复数P信道金属氧化半导体晶体管532各具有被耦合第一输出节点222之汲极，而第二复数P信道金属氧化半导体晶体管534各具有被耦合第二输出节点224之汲极。P信道金属氧化半导体晶体管各具有被选择以第二偏压讯号节点226或正供电电压节点208转换之闸极。输出节点222及224可藉由选择性转换闸极至正供电电压节点208或第二偏压讯号节点226来规划。当P信道金属氧化半导体晶体管532及534之一之闸极被耦合正供电电压节点时，P信道金属氧化半导体晶体管关闭并增加输出节点222及224处之输出阻抗。可替代是，当P信道金属氧化半导体晶体管532及534之一之闸极被耦合第二偏压讯号节点226时，晶体管开启并降低输出节点222及224处之输出阻抗。复数晶体管532及534可各具有实质相同信道长度及宽度。复数P信道金属氧化半导体晶体管532及534可包含任何数量之复数P信道金属氧化半导体晶体管。一实施例中，复数P信道金属氧化半导体晶体管532及534各包含63P信道金属氧化半导体晶体管之最大数。
另一实施例中，复数P信道金属氧化半导体晶体管532及534系具有实质相同信道长度及二进制加权信道长度。明确说，第N个P信道金属氧化半导体晶体管系具有等于2(N-1)*W0之宽度WN，其中W0为具有复数个NP信道金属氧化半导体晶体管532及534最短信道之晶体管之信道宽度。由于P信道金属氧化半导体晶体管532及534各具有二进制加权信道宽度，所以各复数P信道金属氧化半导体晶体管系具有先前晶体管一半阻抗之阻抗。
现在参考图6，写入输出驱动器152之实施例电路系被显示配置提供可规划共有模式输出电压。可规划共有模式输出电压之实施例系包含图2之写入输出驱动器152，共有模式工作装置602及第三偏压讯号产生器616。共有模式工作装置602包含被耦合供电电压节点208之汲极及被耦合正供电电压节点608之源极。共有模式工作装置602包含被耦合及第三偏压讯号产生器616之闸极。一实施例中，第三偏压讯号产生器616系如所述针对图3之第二偏压讯号产生器216被配置。第三偏压讯号产生器616系被配置藉由变异被提供至共有模式工作装置602之第三偏压讯号来控制输出节点222及224处之共有模式输出电压。一实施例中，共有模式工作装置602系为具有10欧姆阻抗之电阻器。另一实施例中，共有模式工作装置602系为P信道金属氧化半导体晶体管，其被配置为具有第三偏压讯号为基础之可规划电阻之电阻装置。进一步实施例中，共有模式工作可被配置为如图5所示之复数P信道金属氧化半导体晶体管。
现在参考图7，用于驱动高速讯号之方法实施例之流程图700，该方法包含接收702差分电压输入处之高速电压讯号，选择性转换704尾端电流，规划706内部工作电路，校准508内部偏压讯号源及控制710该被校准偏压源。
选择性转换704尾端电流系包含转换尾端电流至第一输出节点及第二输出节点。尾端电流系被转换至第一输出节点及第二输出节点以响应被接收于差分电压输入处之高速电压讯号。
规划706包含调整被耦合第一输出节点及第二输出节点之可规划电阻工作电路以产生具有低输出阻抗之输出电压。规划706可进一步包含调整被耦合第一输出节点及第二输出节点之匹配P信道金属氧化半导体晶体管配对之阻抗以提供预期输出电压。
校准708可包含调整内部偏压讯号源之阻抗来产生偏压讯号输出处之偏压讯号。偏压讯号输出具有实际被匹配内部工作电路之输出阻抗之输出阻抗。一实施例中，校准508系包含设定复制晶体管之阻抗以具有相同于P信道金属氧化半导体晶体管匹配配对晶体管之阻抗。复制晶体管之阻抗系藉由设定被耦合于此之低容限电阻器之电阻来设定。
控制710可包含提供偏压至匹配配对P信道金属氧化半导体晶体管以维持内部工作电路之实质固定输出阻抗。具内部可规划工作电阻之写入输出驱动器所有组件系可以读/写信道被整合于单集成电路半导体芯片上。可替代是，写入输出驱动器某些或所有组件可被实施于读/写信道外部之一个或更多集成电路中。
虽然本发明特殊实施例已被显示及说明，但仍可做修改。预期包含所有相等物之附带申请专利范围中可涵盖所有该改变及修改。
权利要求
1.一种写入输出驱动器，包含一可变尾端电流源，可操作产生电流节点处之尾端电流，该尾端电流系与被提供于第一偏压输入处之第一偏压讯号成比例；一差分转换电路，被耦合该电流节点且被操作以选择性转换第一输出节点及第二输出节点间之该尾端电流以响应被提供于电压输入节点处之一输入电压；一内部工作电路，可操作产生该第一输出节点及该第二输出节点间之输出电压以响应该尾端电流，该工作电路具有以被接收于第二偏压输入节点之第二偏压讯号为基础之可规划输出阻抗；及一第二偏压讯号产生器，可操作产生该第二偏压输入节点处之该第二偏压讯号。
2.如申请专利范围第1项之该写入输出驱动器，其中该可变尾端电流源系包含一N信道金属氧化半导体晶体管，其被配置产生该电流节点处之尾端电流以响应该第一偏压讯号。
3.如申请专利范围第2项之该写入输出驱动器，其中该差分转换电路系包含一差分N信道金属氧化半导体晶体管配对，其被安排以该输入电压为基础来选择性转换该第一输出节点及该第二输出节点间之该尾端电流。
4.如申请专利范围第3项之该写入输出驱动器，其中该内部工作电路系包含一第一工作阻抗装置，其具有以该第二偏压讯号为基础之可规划输出阻抗，该第一工作阻抗装置被操作产生该第一输出节点处之输出电压以响应该第一输出节点处之该尾端电流；及一第二工作阻抗装置，其具有以该第二偏压讯号为基础之可规划输出阻抗，该第二工作阻抗装置被操作产生该第二输出节点处之输出电压以响应该第二输出节点处之该尾端电流。
5.如申请专利范围第4项之该写入输出驱动器，其中该第一工作阻抗装置及该第二工作阻抗装置系包含一匹配P信道金属氧化半导体晶体管配对，其具有被配置为可规划电阻器及具有以该第二偏压讯号为基础之输出阻抗之P信道金属氧化半导体晶体管。
6.如申请专利范围第5项之该写入输出驱动器，其中该偏压讯号产生器系包含一偏压源，而该第二偏压讯号系包含被该偏压源产生之第二偏压。
7.如申请专利范围第6项之该写入输出驱动器，其中该偏压源具有被校准至该匹配P信道金属氧化半导体晶体管配对之该阻抗之可变输出阻抗。
8.如申请专利范围第7项之该写入输出驱动器，其中该电压源系可操作改变该第二偏压以维持该P信道金属氧化半导体晶体管配对之该输出阻抗。
9.如申请专利范围第8项之该写入输出驱动器，其中该偏压源系包含一参考电压源，被耦合于正供电电压节点及负供电电压节点之间，该参考电压源可产生参考电压节点处之一参考电压；一第一参考电流源，被耦合于参考电流节点及负供电电压节点之间，该第一参考电流源可汲取来自该参考电压节点之被校准参考电流；一错误放大器，具有被耦合参考电压节点之反向输入，被耦合该参考电流节点之正向输入，及被耦合该第二偏压输入节点之输出；及一复制晶体管，具有被耦合该正供电电压节点之源极，被耦合该参考电流节点之汲极，及被耦合该第二偏压输入节点之闸极，该复制晶体管系具有源极对闸极可规划电阻且可操作提供该第二偏压输入节点之该第二偏压。
10.如申请专利范围第9项之该写入输出驱动器，其中该参考电压源包含一第二参考电流源，被耦合于该参考电压节点及该负供电电压节点之间，该第二参考电流源可汲取该参考电压节点处之第二参考电流；一工作装置，被耦合于该正供电电压节点及该参考电流节点之间，该工作装置因应该参考电流以提供该参考电压节点处之参考电压。
11.如申请专利范围第10项之该写入输出驱动器，其中该第一参考电流源包含一第一参考电流晶体管，具有被耦合该参考电流节点之源极，被耦合第一参考晶体管源极节点之源极，及被耦合第一参考晶体管闸极节点之闸极，该第一参考电流晶体管可操作产生该参考电流节点及该第一参考电流晶体管源极节点间之该参考电流；一第一电阻装置，被耦合于该负供电电压节点及该第一参考晶体管源极节点之间，该第一电阻装置具有低容限且被校准为预期参考电流，该预期参考电流与该第一电阻装置成反比；及一第一放大器，具有被耦合该第一参考晶体管源极节点之反向输入，被耦合带隙参考节点之正向输入，及被耦合第一参考电流闸极节点之输出，该第一放大器可操作控制流经该第一参考电流晶体管之该参考电流。
12.如申请专利范围第11项之该写入输出驱动器，其中该第二参考电流源包含一第二参考电流晶体管，具有被耦合该参考电压节点之源极，被耦合第二参考晶体管源极节点之源极，及被耦合第二参考晶体管闸极节点之闸极，该第二参考电流晶体管可操作产生该参考电压节点处之第二参考电流；一第二电阻装置，被耦合于该负供电电压节点及该第二参考晶体管源极节点之间，该第二电阻装置可提供该参考电压节点处之预期参考电压，该参考电压与该第二电阻装置成正比；及一第二放大器，具有被耦合该第二参考电流汲极节点之反向输入，被耦合该带隙参考节点之正向输入，及被耦合第二参考闸极节点之输出，该第二放大器可操作控制流经该第二参考电流晶体管之该第二参考电流。
13.如申请专利范围第12项之该写入输出驱动器，其中该复制晶体管系包含具有可规划汲极对源极阻抗之P信道金属氧化半导体晶体管，该汲极对源极阻抗系被规划针对被匹配P信道金属氧化半导体晶体管配对之各P信道金属氧化半导体晶体管正比匹配该阻抗。
14.如申请专利范围第13项之该写入输出驱动器，其中该第一参考晶体管及该第二参考晶体管各包含至少一N信道金属氧化半导体晶体管。
15.如申请专利范围第14项之该写入输出驱动器，其中该错误放大器，第一放大器，及该第二放大器各包含具有大于40dB之增益之运算放大器。
16.如申请专利范围第15项之该写入输出驱动器，其中该第一工作阻抗装置及该第二工作阻抗装置各包含具有N晶体管，而各晶体管具有实质相等信道长度及信道宽度之P信道金属氧化半导体晶体管数组。
17.如申请专利范围第16项之该写入输出驱动器，其中第i个P信道金属氧化半导体晶体管系具有实质等于2(i-1)*W0之信道宽度，其中i为1至N，N为晶体管数而W0为具有最小信道宽度之晶体管之信道宽度。
18.如申请专利范围第17项之该写入输出驱动器，其中该第一电阻装置系包含具有低于15％之容限之低容限外部电阻。
19.如申请专利范围第18项之该写入输出驱动器，其中该第一电阻装置系包含低容限内部电阻。
20.如申请专利范围第19项之该写入输出驱动器，其中该低容限内部电阻系为多晶硅雷射熔蚀电阻。
21.如申请专利范围第20项之该写入输出驱动器，包含一可规划共有模式工作装置，具有被耦合正供电电压节点之源极，被耦合内部工作装置之汲极及被耦合第三偏压讯号节点之闸极；及一第三偏压讯号产生器，可操作产生该第二偏压输入节点处之第三偏压讯号。
22.如申请专利范围第21项之该写入输出驱动器，其中该共有模式工作装置系为被配置为电阻装置之P信道金属氧化半导体晶体管。
23.如申请专利范围第22项之该写入输出驱动器，其中该可规划共有模式工作装置系包含具有N晶体管，而各晶体管具有实质相等信道长度及信道宽度之P信道金属氧化半导体晶体管数组。
24.如申请专利范围第23项之该写入输出驱动器，其中第i个P信道金属氧化半导体晶体管系具有实质等于2(i-1)*W0之信道宽度，其中i为1至N，N为晶体管数而W0为具有最小信道宽度之晶体管之信道宽度。
25.如申请专利范围第21项之该写入输出驱动器，其中该共有模式工作装置系为电阻。
26.一种用于驱动高速讯号之方法，该方法包含动作为接收差分电压输入处之高速电压讯号；选择性转换第一输出节点及第二输出节点间之尾端电流以响应差分电压输入处之该高速电压讯号；规划内部工作电路以产生该第一输出节点及该第二输出节点处之具有低输出阻抗之输出电压以响应该第一输出节点及该第二输出节点处之尾端电流；校准内部偏压讯号源以产生具有实质匹配该内部工作电路之该输出阻抗之输出阻抗之输出处之偏压；及控制该被校准偏压以提供偏压维持该内部工作电路之实质固定输出阻抗。
27.如申请专利范围第21项之该方法，其中该规划该内部工作电路动作系包含调整被耦合该第一输出节点及该第二输出节点之匹配P信道金属氧化半导体晶体管配对之输出阻抗以提供预期输出电压。
28.如申请专利范围第22项之该方法，其中该校准内部偏压讯号源动作系包含调整具低容限电阻装置之复制晶体管之闸极对源极电压，该复制晶体管系被配置具有可匹配P信道金属氧化半导体晶体管配对阻抗之阻抗。
29.如申请专利范围第23项之该方法，其中该控制该输出阻抗动作系包含变异该偏压以补偿该匹配P信道金属氧化半导体晶体管配对之该输出阻抗变动。
30.一种硬盘机，包含部份响应，最大可能性为基础之读/写信道，其包含具内部可规划工作电阻之写入输出驱动器。
31.如申请专利范围第30项之该硬盘机，其中该写入输出驱动器包含一可变尾端电流源，可操作产生电流节点处之尾端电流，该尾端电流系与被提供于第一偏压输入处之第一偏压讯号成正比；一差分转换电路，被耦合该电流节点且被操作选择性转换第一输出节点及第二输出节点间之该尾端电流以响应被提供于电压输入节点处之输入电压；一内部工作电路，可操作产生该第一输出节点及该第二输出节点间之输出电压以响应该尾端电流，该工作电路具有以被接收于第二偏压输入节点之第二偏压讯号为基础之可规划输出阻抗；及一第二偏压讯号产生器，可操作产生该第二偏压输入节点处之该第二偏压讯号。
全文摘要
本案揭露一种具有内部可规划工作电阻性装置之写入输出驱动器，该写入输出驱动器提供一集成输出驱动器电路，其被架构以提供近端传输线终止。与习用输出驱动器比较，本输出驱动器系经架构以提供具增加频率之高速讯号传输。输出驱动器之输出阻抗系可规划及维持实质固定，而无视乎环境之变化。一内部偏压信号产生器亦被提供以控制该输出驱动器之阻抗。
文档编号G11B20/10GK1511315SQ02810649
公开日2004年7月7日 申请日期2002年5月22日 优先权日2001年5月25日
发明者S·赛勒斯安, E·巴赫, S 赛勒斯安 申请人:因芬尼昂技术股份公司