将电荷俘获在绝缘膜内非易失性地存储信息的存储器的制作方法

专利名称：将电荷俘获在绝缘膜内非易失性地存储信息的存储器的制作方法
技术领域：
本发明涉及非易失性半导体存储器，特别是在非易失性半导体存储器中涉及用于高速读出数据的结构。更特定地说，本发明涉及用于具有将电荷蓄积在绝缘膜中的绝缘膜电荷俘获型存储单元的非易失性半导体存储器的数据读出的结构。作为非易失性地存储信息的存储器有用叠层栅型场效应晶体管构成存储单元的成批擦除型EEPROM(可进行电写入/擦除的只读存储器)。在该成批擦除型EEPROM中，将电荷蓄积在与周围绝缘的例如由多晶硅构成的浮置栅中，根据蓄积电荷量变更存储单元晶体管的阈值电压，从而进行信息存储。
在利用该叠层栅型场效应晶体管的非易失性存储单元结构的情况下，当数据改写时在浮置栅与半导体衬底区之间的隧道绝缘膜上施加大的电应力，该隧道绝缘膜产生退化。当在这样的隧道绝缘膜上产生缺陷的情况下，蓄积在浮置栅上的电荷漏泄，它的存储数据有可能被擦除。
代替利用这样的浮置栅作为电荷蓄积介质的叠层栅型场效应晶体管，提出了将电荷蓄积在绝缘膜中的「绝缘膜电荷俘获型非易失性存储单元」。


图12是概略地示出了现有的绝缘膜电荷俘获型存储单元的剖面结构图。在图12中，绝缘膜电荷俘获型存储单元包含形成在半导体衬底区900表面上的埋入扩散层901a及901b；形成在这些埋入扩散层901a与901b之间的区域上的多层绝缘膜903；以及形成在多层绝缘膜903上的导电层904。该扩散层901a及901b在列方向上延伸形成，作为位线使用。导电层904在行方向上延伸形成，作为字线使用，传送行选择信号，还作为存储单元的控制栅使用。
虽然多层绝缘膜903在字线方向延伸配置，但在图12中、为了强调1位的存储单元的电荷蓄积区，在行方向，对每一位的存储单元示出了其多层绝缘膜903被隔离的情形。
多层绝缘膜903具有氧化膜-氮化膜-氧化膜的多层结构，在该氮化膜区上蓄积电荷。在扩散层901a及901b上分别形成用于隔离相邻存储单元的位线绝缘膜902a及902b。
在后面将详细地说明，相邻位线间由该位线绝缘膜902a及902b隔离，没有形成用于沟道隔离的绝缘膜。沟道隔离由形成的沟道和衬底区之间的PN结实现。
在该图12所示的电荷被蓄积于存储单元结构内的绝缘膜中，电荷的迁移率小，它的电荷蓄积区被极端局域化。因此，如在图12中区域BT1及BT2所示，在一个存储单元中，能够形成2个电荷蓄积区BT1及BT2、在一个存储单元上能够存储2位的数据。
图13是概略地示出该图12所示的存储单元的平面布局图。在图13中，代表性地示出了3条字线WL0-WL2和3条位线BL0-BL2。各条字线WL0-WL2在行方向上延伸，分别与配置在对应的行的存储单元连接。位线BL0-BL2分别在列方向上延伸，与对应的列的存储单元连接。这些位线BL0-BL2的每一条被在行方向上相邻的存储单元所共有。
多层绝缘膜903在字线WL(代表性地示出WL0-WL2)的下部与字线平行地在行方向上延伸配置。在图13中，与图12所示的结构同样，为了强调存储单元的电荷蓄积区，在位线之间的区域上，示出了配置有由多层绝缘膜903形成的电荷蓄积区905。在图13中，用斜线表示的区域905被用作存储单元的电荷蓄积区。因此，仅仅在斜线的电荷蓄积区形成氮化膜也可。在1个电荷蓄积区905中，形成分别蓄积与存储数据对应的电荷的有效电荷蓄积区(BT1及BT2)。在以下的说明中，将这些有效电荷蓄积区称作右位区及左位区，将存储在这些区域中的数据分别称作右位及左位。
由于位线BL0-BL2各自被相邻存储单元所共有，对于1个存储单元，1条位线可以被用作读出数据的数据线，也可以被用作源线。
如图13所示，分别与存储单元列对应地仅仅配置位线，没有必要作为源线专用。与现有的在多晶硅浮置栅上蓄积电荷的叠层栅型晶体管单元结构不同，不要源线，能够使存储单元的占有面积减小。例如，在用F表示设计最小尺寸的情况下，位线间的节距用2·F表示，还有，字线间的节距也用2·F表示。因此，在图13中用虚线表示的存储单元区910占有2F·2F的面积。
由于2位的数据被存储于1个存储单元区910中，存储单元的有效的占有面积成为2·F2。进而，通过变更注入该多层绝缘膜的电子的量，能够使阈值电压按多级变化，使多值数据的存储成为可能，能够更进一步削减存储单元的有效面积。
即、对1个有效电荷蓄积区(分别是右位区及左位区)的电荷注入量为2个电平(编程状态/擦除状态)的情况下，虽然其存储单元的有效占有面积为2·F2，但是，当将对1个有效电荷蓄积区的电荷注入量设定为4个电平的情况下，由于2位数据被存储在1个有效电荷蓄积区中，所以4位数据被存储于1个存储单元中，存储单元的有效的占有面积成为1·F2。当在1个有效电荷蓄积区中的阈值电荷注入量为8电平的情况下，存储单元的有效占有面积成为0.5·F2。
其次，参照图14，说明数据的写入(编程)及读出工作。在图14中，2值数据分别被存储于右位及左位区BT1及BT2中，存储2值数据。还有，如图14所示，多层绝缘膜903包含形成在半导体衬底区900表面上的下侧氧化膜903a、形成在该下侧氧化膜903a上的氮化膜903b以及形成在氮化膜903b上的上侧氧化膜903c。在该氮化膜903b的区域内蓄积电荷。
导电层904具有作为存储单元的控制栅的功能，从图中未示出的字线选择电路接受信号。
当对右位区BT1蓄积电子的情况下，在控制栅(栅电极层)904上，例如施加9V的电压，在扩散位线区(杂质区)901b上施加5～6V的电压。将扩散位线区(杂质区)901a设定为接地电压电平。在该状态下，根据施加在栅电极层904上的电压，在衬底区900表面上形成沟道，电流I从扩散位线区901b流到扩散位线区901a上。流过该沟道区的电流I由施加在栅电极层904上的电压在垂直方向上加速，电子被存储在氮化膜903b中。由此，电子被蓄积在右位区BT1中。在氮化膜903b中，电子的迁移率低，该右位区BT1仅仅在漏区附近的区域内对该漏区自对准地形成。
另一方面，当在左位区BT2内蓄积电子的情况下，对扩散位线区901a施加4.5～6V的电压，将扩散位线区901b设定为接地电压电平。对栅电极层904施加9V的电压。在这种情况下，电流从扩散位线区901a流到扩散位线区901b，由漏区的高电场生成的热电子被施加在栅电极层904上的电压加速，存储在氮化膜903b中。由此，电子被蓄积在左位区BT2中。
即，在程序工作时，沟道热电子(CHE)生成并被俘获在氮化膜903b中。将电子注入在该电荷蓄积区上的状态称为编程状态(写入状态)。在该编程状态中，由于电子被注入到有效电荷蓄积区，在该区中存储单元的晶体管的阈值电压升高。
当数据读出时，如图14中箭头所示，在与程序工作时相反的方向上，使电流I流过存储单元。即，当读出右位区BT1的存储数据的情况下，对扩散位线区901a例如施加1.5～2V的电压，将扩散位线区901b设定为接地电压电平。向栅电极层904施加例如4V的电压。在这种情况下，在左位区BT2中，由于耗尽层扩展产生穿通，在该左位区BT2的附近区域的阈值电压对读出电流没有任何影响。
即，当数据读出工作时，当电流从扩散位线区901a流到扩散位线区901b时，按照蓄积在右位区BT1内的电子量，决定流过该沟道区的电流量。由此，能够读出存储在右位区BT1内的数据。
另一方面，当读出存储在左位区BT2内的数据的情况下，对扩散位线区901b上供给1.5～2V的电压，将扩散位线区901a设定为接地电压电平。对栅电极层904施加4V程度的电压。在这种情况下，在右位区BT1的附近区域中，在该衬底表面区产生穿通，这仅仅是耗尽层扩展的缘故，在扩散位线901b与901a之间流过对应于存储在左位区BT2中的电子的量的电流。通过检测出该电流量，能够读出存储在左位区BT2中的数据。
通常，在存储单元中，将在编程时电流流过的方向称为正向，在数据读出时电流流过的方向称为反向。在图14中，如箭头所示，在右位区BT1和左位区BT2，正向与反向为互相相反的方向。
在擦除存储数据的工作模式中，提出了各种擦除方法。一种方法是，在反向流过电流，生成沟道热空穴，将该沟道热空穴注入氮化膜中，使蓄积的电子与热空穴复合，将存储电子中和的方法。第2种方法是在氮化膜903b与栅电极层904之间施加电压，通过栅电极层904抽取蓄积在氮化膜903b中的电子的方法。由于栅电极层904构成字线，由图中未示出的行选择电路驱动，在该第2种方法中，电子最终被行选择电路抽取。第3种方法是在氮化膜903b与漏区(扩散位线)之间，电流以(能带间)隧道电流的方式流过，将电子从氮化膜903b中抽取的方法。该擦除工作使用任何一种擦除方法均可。
图15是示出存储单元的电学上的等效电路及程序工作时的施加电压图。在图15中，代表性地示出排列成2行3列的存储单元。在图15中，示出存储单元MC由浮置栅型晶体管构成的形状。该浮置栅型晶体管的浮置栅不是多晶硅，而是用氮化膜(903b)形成。与存储单元行对应地配置字线WLa及WLb，与存储单元列对应地分别配置位线BLa-BLc。
现在，考虑对配置在字线WLb与位线BLb及BLc之间的存储单元MC1的右位区BT1的程序工作。数据的写入(编程)由在正向流过电流来进行。在这种情况下，对位线BLc施加4.5～6V的电压，位线BLb保持在接地电压电平。位线BLa维持在浮置状态。字线WLa及WLb分别被设定为0V及9V。在该状态中，在存储单元MC1中，电流从位线BLc流到位线BLb，产生沟道热电子e，被存储在右位区BT1中。
在行方向与存储单元MC1相邻的存储单元MC2中，位线BLa处于浮置状态，由于没有沟道电流流过，不生成沟道热电子，不进行编程。
还有，在列方向与存储单元MC1相邻的存储单元MC3中，字线WLa维持在接地电压电平，存储单元晶体管维持非导通状态，沟道电流不流过，不进行编程。
因此，即使在位线由在行方向相邻的存储单元所共有的结构中，能够仅仅对编程对象的存储单元正确地进行编程。
图16是示出数据读出时的施加电压图。在图16中，当读出存储在存储单元MC1的右位区BT1中的数据的情况下，对位线BLb施加1.5～2V的电压，位线BLc被设定为接地电压电平。位线BLa维持在浮置状态。字线WLa及WLb分别被设定为0V及4V。在这种状态下，从位线BLb到位线BLc流过与蓄积在存储单元MC1的右位区BT1的电子量对应的电流I。检测出该电流I的大小，读出存储在右位区BT1内的数据。
在这种情况下，位线B1a处于浮置状态，在存储单元MC2中，即使对位线BLb施加1.5～2V的读出电压，在存储单元MC2中也不流过电流，能够正确地流过与存储在存储单元MC1的右位区BT1中的数据对应的大小的电流I。
当读出存储单元MC1的左位区BT2(左位)的数据的情况下，对位线BLc施加1.5～2V的电压，对位线BLb施加接地电压。
图17是概略地示出现有的非易失性半导体存储器中的数据读出部的结构图。在图17中，数据读出部包含在数据读出时通过列选择门915与对应于选择列的位线BL连接、在对选择位线BL供给读出电压的同时供给恒定电流IR的恒流源920；被来自恒流源920的分路电流Is充电的电容元件921；以及根据电容元件921的充电电压生成内部读出数据RD的放大电路922。该放大电路922例如由差动放大电路构成，将电容元件921的充电电压与规定的基准电压比较，生成2值读出数据RD。
位线BL通过存储单元MC连接在虚拟源线VSL上。该虚拟源线VSL由相邻列的位线BL构成，当数据读出时，该虚拟源线VSL被维持为接地电压电平。
在该图17所示的内部数据读出部的结构中，对应于存储单元MC的存储数据，从该位线BL流过虚拟源线VSL的电流Ib的大小不同。相应地，供给电容元件921的电流Is的大小也不同。因此，对应于存储单元MC的存储数据，在恒定期间内电容元件921的充电电压不同。通过用放大电路922检测并放大该电容元件921的充电电压，生成内部读出数据RD。在图17中，电容元件921通过未图示的放电开关，在数据读出前一度被放电到接地电压电平。
图18是概略地示出图17所示的电容元件921的充电电压和存储单元的读出数据的对应关系图。在图18中，纵轴表示电压V，横轴表示时间t。
当选择存储单元处于擦除状态时，它的阈值电压低，流过比较大的电流Ibe。因此，由于来自恒流源920的恒定电流IR中，大部分电流经存储单元MC流过，所以向电容元件921的充电电流Ise小，该存储单元MC处于擦除状态时，电容元件921的充电电压Vse缓慢地上升。
另一方面，当选择存储单元MC处于编程状态时，其阈值电压高，作为位线电流Ib仅有小的电流Ibp流过。在这种情况下，有比较大的电流Isp从恒流源920流向电容元件921，电容元件921的充电电压Vsp大大升高。
通常，在擦除状态的存储单元中，有约40μA程度的电流流过，而在编程状态的存储单元中，则有约5μA程度的电流流过。
为了正确地判定擦除状态及编程状态这两种状态，在这二者的电压差变得足够大的时刻，将放大电路922激活。在图18中，示出了在时刻t0放大电路922被激活的情况。在该时刻t0，当擦除状态的数据读出时和编程状态的存储单元数据读出时产生足够大的电压差，能够稳定地读出存储单元的存储数据。
但是，经该存储单元MC流过的电流是μA量级，因此，为了估计足够的裕量准确地读出数据，在直至时刻t0的时间，即电容元件921的充电时间必须取足够长。这样，就不能高速地生成它的读出数据，产生无法实现高速存取的问题。
特别是，在利用选择1位的存储单元，在内部连续地读出该1位的存储单元存储的2位数据，并列地向外部读出的读出顺序的情况下，产生无法高速地读出这样的多值数据的问题。
在该数据的读出时，在将电容元件921预充电到规定电压电平，根据该电容元件921的充电电压，对选择位线供给电流的结构中，同样地，在编程状态与擦除状态的存储单元中，为了赋予电容元件的充电电压电平以足够的差值，有必要延迟放大电路922的激活，从而产生同样的问题。本发明的目的在于提供能够高速地读出数据的非易失性半导体存储器。
本发明的其它的目的在于提供能够高速地进行内部数据读出的非易失性多值存储器。
本发明的特定的目的在于提供能够高速地读出内部数据的绝缘膜电荷俘获型存储单元结构的非易失性半导体存储器。
与本发明的第1观点相关的非易失性半导体存储器包含被排列成行列状，各自非易失性地存储数据的多个非易失性存储单元。各非易失性存储单元由根据存储数据设定阈值电压的绝缘栅型晶体管构成。该阈值电压至少取与第1逻辑电平的数据对应的第1状态和与第2逻辑电平的数据对应的第2状态。
与本发明的第1观点相关的非易失性半导体存储器进而包含对存储单元列配置、与各自对应的列的存储单元连接的多条位线；数据读出时，用于向选择列的位线供给电流的读出电流发生电路；以及用于发生基准电流的基准电流发生电路。该基准电流与对应于从读出电流发生电路流到选择列的位线的电流的读出电流相关，具有当第1状态的存储单元被选择时流过位线的第1读出电流和当第2状态的存储单元被选择时流过位线的第2读出电流的平均值的大小。
与本发明的第1观点相关的非易失性半导体存储器进而包含比较来自基准电流发生电路的基准电流与来自读出电流发生电路的读出电流，生成对应于该比较结果的信号的比较电路；以及根据该比较电路的输出信号，生成内部读出数据的内部读出电路。
与本发明的第2观点相关的非易失性半导体存储器包含被排列成行列状，各自非易失性地存储数据的多个非易失性存储单元。各非易失性存储单元由根据存储数据具有设定的阈值电压的绝缘栅型晶体管构成。各存储单元的阈值电压至少取与第1逻辑电平的存储数据对应的第1阈值电压和与第2逻辑电平的存储数据对应的第2阈值电压。
与本发明的第2观点相关的非易失性半导体存储器进而包含与存储单元列对应地配置、与各自对应的列的存储单元连接的多条位线和发生基准电流的基准电流发生电路。当数据读出时，该基准电流具有当有第1阈值电压的存储单元被选择时经该存储单元流过的第1电流和当有第2阈值电压的存储单元被选择时经该存储单元流过的第2电流的平均的大小。
与本发明的第2观点相关的非易失性半导体存储器进而包含发生规定大小的恒定电流的恒流发生电路；对选择列的位线供给该恒定电流作为读出电流，而且生成对应于基准电流与读出电流的差的信号的比较电路；以及根据该比较电路的输出信号，生成内部读出数据的内部读出电路。
与本发明的第3观点相关的非易失性半导体存储器包含被排列成行列状，各自具备根据存储数据改变阈值电压的存储晶体管的多个非易失性存储单元；对应于各存储单元列配置、与各自对应的列的存储单元连接的多条位线；对选择列的位线供给电流的读出电流供给电路；生成基准电流的基准电流发生电路；以及对经选择列的存储单元流过的电流与基准电流进行比较，生成表示其比较结果的信号的比较电路。
与本发明的第4观点相关的非易失性半导体存储器具备排列成行列状、各自具备根据存储信息设定阈值电压的晶体管而且非易失性地存储信息的多个非易失性存储单元；对应于各存储单元列进行排列、各自被连接在对应的列的存储单元上、而且各自被相邻列的存储单元所共有的多条位线；连接在选择列的位线的第1位线上、对该第1位线供给电流的电流供给电路；以及连接在选择列的第2位线上、根据流过该第2位线的电流生成内部读出数据的读出放大器。
与本发明的第5观点相关的非易失性半导体存储器具备排列成行列状、各自具备根据存储信息设定的阈值电压的晶体管而且非易失性地存储信息的多个非易失性存储单元；对应于各存储单元列而且被相邻列的存储单元所共有那样排列、各自与对应的列的存储单元连接的多条位线；连接在选择列的位线的第1位线上、对该第1位线供给电流的电流供给电路；连接在该选择列的第2位线上的参照电源；以及在第1位线上与电流供给电路并联连接、根据被供给的电流生成内部读出数据的读出放大器。
在数据读出时，以电流读出方式进行内部数据的读出，从而无需电容元件的充电时间，能够高速地进行内部数据的读出。
还有，生成存储单元的存储数据的2值的中间值的电流作为基准电流，通过与存储单元选择时流过的读出电流进行比较，能够准确地判定存储单元的存储数据。还有，能够确保对于与擦除状态对应的数据和与编程状态对应的数据具有同一裕量，能够高速而且稳定地判定读出数据的逻辑电平。
还有，通过用读出放大器检测经存储单元从第1位线流到第2位线的电流，能够准确地检测出对应于选择存储单元的状态的电流，能够高速地在内部读出存储单元数据。
还有，与电流供给电路并联地将读出放大器连接在选择列的位线上，在读出放大器中，通过检测来自电流供给电路的电流，能够向读出放大器供给与流过选择列的电流对应的电流，能够高速而且准确地读出存储单元的存储数据。
通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。图1是概略地示出本发明的实施例1的非易失性半导体存储器的重要部位的结构图。
图2是更具体地示出图1所示的非易失性半导体存储器的重要部位的结构图。
图3是示出图2所示的非易失性半导体存储器的工作的时序图。
图4是示出图2所示的闩锁型读出放大器的结构的一个例子的图。
图5是概略地示出本发明的实施例2的非易失性半导体存储器的重要部位的结构图。
图6是更具体地示出图5所示的非易失性半导体存储器的重要部位的结构图。
图7是概略地示出本发明的实施例3的非易失性半导体存储器的重要部位的结构图。
图8是示出图7所示的非易失性半导体存储器的工作的时序图。
图9是示出本发明的实施例4的非易失性半导体存储器的重要部位的结构图。
图10是示出本发明的实施例5的非易失性半导体存储器的重要部位的结构图。
图11是示出图10所示的非易失性半导体存储器的工作的时序图。
图12是概略地示出非易失性半导体存储单元的剖面结构图。
图13是概略地示出现有的非易失性半导体存储器的平面布局图。
图14是示出现有的非易失性半导体存储器的剖面结构及这些结构在编程时及数据读出工作时的电流的方向图。
图15是示出现有的非易失性存储单元在编程时的施加电压图。
图16是示出在现有的非易失性存储单元中数据读出时的施加电压图。
图17是概略地示出现有的非易失性半导体存储器的数据读出部的结构图。
图18是原理性地示出现有的非易失性半导体存储器的内部读出电压裕量图。
具体实施例方式
(实施例1)图1是概略地示出本发明的实施例1的非易失性半导体存储器的重要部位的结构图。在图1中，存储单元列阵包含排列成行列状的正常存储单元(正常单元)MC和与正常单元MC在行方向排成一条直线而配置的虚设单元DM。与该正常单元MC及虚设单元DM的各行对应地配置字线WL。在图1中，代表性地示出了6条字线WL0～WL5。
与正常单元MC的各列对应而且被相邻列的存储单元所共有那样地配置位线BL。在图1中，代表性地示出了正常位线BL0～BL7。与该位线BL7相邻地配置位线BLs。与虚设单元DM的各列对应地配置虚设位线DBL。在图1中，由于在2列上配置虚设单元DM，所以示出了3条虚设位线DBL0～DBL2。
在正常单元MC与虚设单元DM在行方向相邻的区域配置非存取存储单元SMC。该非存取存储单元SMC被连接在位线BLs上。该非存取存储单元SMC不进行有效数据的存储，也不进行来自外部的存取。非存取存储单元SMC是为了维持布局图形的规律性，在正常单元MC及虚设单元DM的配置时配置的。
如后面将说明的那样，连接在位线DBL0与DBL1之间的虚设单元DM，在其电荷蓄积区(右位区)BTR中存储L电平数据，连接在虚设位线DBL1与DBL2之间的虚设单元DM将H电平数据存储在其电荷蓄积区(左位区)BTL中。这里，假定存储L电平数据的状态与擦除状态(低阈值电压状态)对应，存储H电平数据的状态与编程状态(高阈值电压状态)对应。
通过配置该非存取存储单元SMC，位线被相邻行的存储单元所共有，即使在位线作为可动接地线被利用的情况下，也能够在虚设单元及正常单元上准确地存储所希望的数据。
还有，通过将虚设单元DM和正常单元MC配置在同一的阵列内，能够使这些虚设单元DM与正常单元的特性相同，还有，能够使供给虚设单元的电流与对正常单元的供给电流的布线电阻及布线电容相同，正确地利用虚设单元能够生成流过正常单元的电流的平均电流进行比较工作。
分别对应于字线WL0-WL5，根据未图示的地址信号配置将对应的字线WL0-WL5驱动到选择状态的行译码电路XD0-XD5。通过电源晶体管PG0及PG1有选择地向这些行译码电路XD0-XD5的电源节点供给写入电压VWG及读出电压VRG。这些电源晶体管PG0、PG1分别根据写入指示信号WRT及读出指示信号RED被有选择地驱动到导通状态。
写入电压VWG包含擦除工作时施加在选择字线上的擦除电压，读出电压VRG包含用于判定数据是否正确地被写入/擦除的校验电压。
对于位线BL0-BL7及BLs，配置根据读出选择信号/RA0-/RA7及/Ras而导通的读出列选择门G0-G7及Gs和根据写入列选择信号/WA0-/WA7及/Was而分别有选择地导通的写入列选择门WG0-WG7及WGs。
读出列选择门被连接在互补内部读出数据线对VRD上，写入列选择门WG0-WG7及WGs被连接在互补内部写入数据线对VWD上。这些读出列选择门G0-G7及Gs将相邻的位线连接在互补内部读出数据线对的相互不同的读出数据线上，写入列选择门WG0-WG7及WGs被配置成使得相邻的位线连接在相互不同的内部写入数据线上。这是由于在选择存储单元时，在相邻的位线对中，一方作为数据线而被利用、另一方作为虚拟源线而被利用，有必要转换位线的连接。
互补内部写入数据线对VWD被连接在写电流开关4上，互补内部读出数据线对VRD被连接在电流读出·放大电路3上。在写入工作时(程序工作时)，相邻位线的对同时被选择连接在写电流开关4上。根据是否将选择存储单元的右位及左位的任何一个编程，写电流开关4设定给予该互补内部写入数据线对的电压(接地电压及程序电压)。电流读出·放大电路3也同样，根据是否读出选择存储单元的右位及左位的任何一个，向互补内部读出数据线对VRD的一方供给读出电流/电压，向另一方供给接地电压。
虚设位线DBL0通过虚设读出列选择门T0连接在虚设单元读电流供给电路1上。对虚设位线DBL0设置的虚设写入列选择门维持非导通状态。在图1中，示出虚设写入列选择门DW0，使其栅及漏成为浮置状态。
这里，作为存储单元的擦除方法，假定是通过控制门将该氮化膜蓄积的电子抽取的擦除工作。该采取擦除方法的情况下，连接在1条字线上的存储单元被同时擦除。
配置在虚设位线DBL0与DBL1之间的虚设单元DM将L电平数据存储在其右位区BTR中。即，由于配置在虚设位线DBL0与DBL1之间的虚设单元DM维持擦除状态，为了编程没有必要使电流流过存储单元，在编程时即使虚设位线DBL0成为浮置状态也不会产生任何问题。非存取存储单元SMC不存储数据，因此，在编程时没有必要将虚设位线DBL0的电压电平设定在程序电压电平，因此，即使虚设位线DBL0维持浮置状态，也不会产生任何问题。
虚设位线DBL1通过虚设读出列选择门T1被连接在1/2电流发生电路2上。还有，通过虚设写入列选择门DW1被连接在虚设写电流发生电路5上。
虚设位线DBL2通过虚设读出列选择门T2被连接在虚设单元读电流供给电路1上，还有，通过虚设写入列选择门DW2被连接在接地电压电平上。
虚设读出选择信号/RAD被供给到虚设读出选择门T0-T2的栅上，虚设写入列选择信号/WAD被供给到虚设写入列选择门DW1及DW2的栅上。
虚设读出电流发生电路5在虚设单元的编程时，生成程序高电压。在该虚设单元的编程时，对虚设位线DBL1供给程序高电压及程序电流，虚设位线DBL2被设定在接地电压电平。因此，在这些虚设位线DBL1与DBL2之间的虚设单元DM中字线被驱动到程序电压电平的情况下，电流从虚设位线DBL1流到虚设位线DBL2，电子被注入到其左位区BTL中，成为编程状态。
写电流开关电路4根据是否将选择正常存储单元的右位及左位的任何一位设定在编程状态，对互补内部写入数据线对VWD，对一方的数据线供给程序高电压/电流，对另一方的数据线供给接地电压。
当数据读出时，虚设单元读电流供给电路1供给规定大小的恒定电流。在虚设位线DBL0及DBL2上流过来自虚设单元读电流供给电路1的电流。通过虚设单元DM，电流从虚设位线DBL0及DBL2流到虚设位线DBL1。因此，流过存储H电平数据的虚设单元的电流和流过存储L电平数据的虚设单元的电流之和流过虚设位线DBL1。
1/2电流发生电路2生成分别流过存储该H电平数据及L电平数据的存储单元的电流的1/2大小的电流，供给电流读出·放大电路3。电流读出·放大电路3在数据读出时，将流过出现在内部读出数据线上的选择存储单元的电流与来自1/2电流发生电路2的电流进行比较，根据其比较结果生成内部读出数据RD。
该电流读出·放大电路3进行电流比较，与电压比较相比不需要对电容元件充放电，能够高速地生成内部读出数据RD。
图2是更具体地示出图1所示的非易失性半导体存储器的重要部位的结构图。在图2中，虚设单元读电流供给电路1包含在栅上接受基准电压Vref、通过未图示的虚设读出列选择门向虚设位线DBL1及DBL2供给电流的N沟道MOS晶体管17a及17b。虚设位线DBL0及DBL2分别通过虚设单元DML及DMH连接在虚设位线DBL1上。虚设单元DML存储L电平数据，虚设单元DMH存储H电平数据。当该数据读出时，在反向进行数据的读出。
基准电压Vref用于限制虚设位线DBL0及DBL2的电压振幅。在对正常单元连接的位线供给电流的电流·读出放大电路3中，同样地，基准电压Vref也被利用于限制位线电压振幅。
1/2电流发生电路2包含通过虚设位线DBL1接受所供给的电流的N沟道MOS晶体管20a及20b；与这些MOS晶体管20a及20b一起构成电流镜电路的N沟道MOS晶体管21；将电流供给MOS晶体管21的P沟道MOS晶体管22；以及与MOS晶体管22一起构成电流镜电路、将电流供给节点NDC的P沟道MOS晶体管23。MOS晶体管20a、20b及21的尺寸(沟道宽度与沟道长度之比)相等，电流驱动能力相同。
MOS晶体管20a及20b将通过虚设位线DBL1供给的电流对接地节点放电。MOS晶体管20a及20b的漏被共同连接到MOS晶体管21的栅上，流过这些MOS晶体管20a及20b的电流总值的1/2大小的电流流过MOS晶体管21。
该MOS晶体管21供给来自MOS晶体管22的电流，MOS晶体管22及23的尺寸相同，向节点NDC供给流过虚设位线DBL1的电流的1/2大小的电流。因此，对节点NDC流过来自该1/2电流发生电路2的存储H电平数据的虚设单元DMH和流过存储L电平数据的虚设单元的电流总值的1/2的电流。
此外，在1/2电流发生电路2中，MOS晶体管20a及20b与MOS晶体管21一起构成镜像比为1/2的电流镜电路。MOS晶体管20a及20b也可以用一个MOS晶体管(沟道宽度为2倍)置换。只要能够构成镜像比为1/2的电流镜电路即可。
电流读出·放大电路3包含供给恒定电流的恒流源10以及将来自恒流源10的电流供给内部读出数据线VRDa的N沟道MOS晶体管11。对该MOS晶体管11的栅供给基准电压Vref。通过将基准电压Vref供给MOS晶体管11的栅，限制从内部读出数据线VRDa供给选择位线BL的电流，而且防止该选择位线BL的电压电平上升。
正常单元MC被连接在位线BL与虚拟源线VSL(位线BL)之间。位线BL通过未图示的读出列选择门被连接到内部读出数据线VRDa上，虚拟源线VSL通过未图示的读出列选择门被连接到内部读出数据线VRDb上。内部读出数据线VRDa及VRDb构成图1所示的内部读出数据线对VRD。
位线BL及虚拟源线VSL与内部读出数据线VRDa及VRDb的连接根据是读出正常单元MC的右位还是左位的某一个而被切换。例如，根据用列地址信号的最低位生成的右位/左位指示信号切换其连接。在图2中，为了使图简化，没有示出根据该右位/左位而切换对内部读出数据线VRDa及VRDb的连接的多路转换器的结构。这样的多路转换器例如能够通过使用2个并联连接的MOS晶体管并给予这些MOS晶体管的列以右位/左位指示信号来实现。
电流读出·放大电路3进而包含对通过节点NDA及NDB供给的电流进行放大、根据其放大结果驱动内部节点NDAA及NDBB的电流放大电路12；根据均衡指示信号EQ2补偿内部节点NDAA及NDBB的N沟道MOS晶体管13；根据均衡指示信号EQ1将内部节点NDAA及NDBB预充电到接地电压电平的预充电电路14；以及根据读出激活指示信号将内部节点NDAA及NDBB的电位差动放大的差动放大电路15。
电流放大电路12包含被连接在节点NDA与NDAA之间而且其栅被连接在内部节点NDBB上的P沟道MOS晶体管12a；以及被连接在节点NDB与NDBB之间而且其栅被连接在节点NDAA上的P沟道MOS晶体管12b。
预充电电路14包含均衡指示信号EQ1的激活时导通，分别将接地电压传输到内部节点NDAA及NDBB上的N沟道MOS晶体管14a及14b。
差动放大电路15包含在栅上接受基准电压VREF并从电源节点供给恒定电流的P沟道MOS晶体管15a；当读出激活指示信号/SE的激活时导通，传输来自MOS晶体管15a的电流的P沟道MOS晶体管15b；被连接在MOS晶体管15b与内部节点NDAA之间而且其栅被连接在内部节点NDBB上的P沟道MOS晶体管15c；以及被连接在MOS晶体管15b与内部节点NDBB之间而且其栅被连接在内部节点NDAA上的P沟道MOS晶体管15d。
当激活时，该差动放大电路15使内部节点NDAA及NDBB的高电位的内部节点的电位上升到电源电压电平。低电位的内部节点的电位电平被电流放大电路12驱动。
包含在电源放大电路12中的MOS晶体管12a及12b是低Vth晶体管，其阈值电压的绝对值十分小。节点NDB响应于字线选择启动信号WLE通过导通的N沟道MOS晶体管18而被连接在节点NDC上。响应于字线选择启动信号WLE，行选择电路的输出信号被激活，选择字线的电压电平被驱动到规定的电压电平。
该MOS晶体管18是为了实现在大致相同的时刻电流流入节点NDA及NDB而设置的。但是，如图1所示，虚设单元DML及DMH被配置在与正常单元MC相同的阵列内，当这些虚设单元DMH及DML响应于字线WL的向选择状态的驱动被选择而流过电流的情况下，该MOS晶体管18也可以不被特别设置。
电流读出·放大电路3进而包含响应于闩锁读出启动信号LS使内部节点NDAA及NDBB与闩锁型读出放大器17隔离的隔离门16。闩锁型读出放大器17的结构将在后面说明，它包含交叉连接的P沟道MOS晶体管及N沟道MOS晶体管。当隔离门16成为非导通时，该闩锁型读出放大器17被激活，以所谓「电荷封闭方式」进行读出工作，闩锁放大了的信号，生成内部读出数据RD。
图3是示出图2所示的非易失性半导体存储器的工作的时序图。以下，参照图3，说明图2所示的非易失性半导体存储器的工作。
在待机状态时，均衡指示信号EQ1及EQ2是H电平，还有，闩锁读出启动信号LS也是H电平。内部节点NDAA及NDBB都是接地电压电平。由于节点NDA及NDB都是接地电压电平，在电流放大电路12中的MOS晶体管12a及12b处于非导通状态。
在时刻T1字线WL被选择，其电压电平上升。还有，根据列选择信号对应于选择列的位线BL被选择，并且虚设位线DBL0及DBL2也被选择，对这些位线BL、DBL0及DBL2供给电流。根据该电流供给，位线BL、DBL0及DBL2的电压电平上升，最大达到基准电压Vref-Vth的电平。这里，Vth表示在栅上接受基准电压Vref的晶体管11的阈值电压。即使在该状态下，均衡指示信号EQ1及EQ2都是H电平，MOS晶体管13、14a及14b处于导通状态，内部节点NDAA及NDBB维持在接地电压电平。
当字线WL被驱动到选择状态时，从正常单元MC经虚拟源线VSL向内部读出数据线VRDb流过与其存储数据对应的电流，节点NDA的电压电平上升。还有，流过虚设单元DMH及DML的电流的总电流流到虚拟位线DBL1。
在1/2电流发生电路2中，流过MOS晶体管20a及20b的电流的1/2大小的电流由MOS晶体管21、22及23生成，供给节点NDC。由于字线选择启动信号WLE处于选择状态，并且向节点NDB供给来自1/2电流发生电路2的电流，因而节点NDB的电位电平上升。由于MOS晶体管12a及12b均导通，并且内部节点NDAA及NDBB维持在接地电压电平，尽管MOS晶体管12a及12b的驱动电流不同，节点NDA及NDB的电压电平却维持在同一电压电平上。
在时刻T2，均衡指示信号EQ1成为L电平，预充电电路14被非激活。另一方面，均衡指示信号EQ2维持H电平，均衡用的MOS晶体管13维持导通状态。因此，内部节点NDAA及NDBB的电压电平根据从节点NDA及NDB供给的电流以同样的速度上升。另一方面，节点NDA及NDB的供给电流不同，并且电流放大电路12的驱动电流被分流到内部节点NDAA及NDBB。
尽管在均衡晶体管13的作用下MOS晶体管12a及12b的漏电压是相同的，但由于节点NDA及NDB具有作为源的功能，所以栅/源间电压不同，这些MOS晶体管12a及12b的驱动电流不同，在节点NDA与NDB之间并没有根据正常单元MC的存储数据而产生电压差。根据供给电流，节点NDA及NDB各自的电压电平上升。
在时刻T3，将均衡指示信号EQ2设定在L电平，将均衡用MOS晶体管13设定在非导通状态。内部节点NDAA及NDBB的电压电平也稍稍上升，根据供给节点NDA及NDB的电流，电流放大电路12的MOS晶体管12a及12b的电压电平发生变化。
例如，当被供给节点NDA的电流比被供给节点NDB的电流小的情况下，内部节点NDAA的电压电平比内部节点NDBB的低，MOS晶体管12b的电导变得比MOS晶体管12a的电导大，内部节点NDBB的电压电平上升，相应地MOS晶体管12a的电导降低。由于该反馈动作，MOS晶体管12a及12b的驱动电流随着被供给节点NDA及NDB的电流而变化，在内部节点NDAA与NDBB之间产生大的电压差。
在时刻T4，将读出激活指示信号/SE下降到L电平，使差动放大电路15激活。相应地，内部节点NDAA及NDBB的高电位的内部节点的电压电平被MOS晶体管15c及15d驱动到电源电压电平。该读出放大电路15的驱动电流由基准电压VREF决定，由于其读出速度比较慢，能够稳定而且准确地将在内部节点NDAA及NDBB上产生的微小电位差进行差动放大。
还有，之所以均衡指示信号EQ1被激活，在经过规定的时间后，均衡指示信号EQ2被非激活，是由于使内部节点NDAA及NDBB的电压电平上升，在该电流放大电路12的MOS晶体管12a及12b中根据供给电流正确地设定内部节点的电位电平。例如，当内部节点NDAA及NDBB均为接地电压电平时，根据来自节点NDA及NDB的驱动电流，在电流放大电路12进行工作的情况下，由于初始冲击电流，内部节点NDAA及NDBB的电压电平有可能被设定在错误的状态。
在时刻T5，当内部节点NDAA及NDBB的电位差被充分地放大时，将闩锁读出启动信号LS驱动到L电平，使隔离门16成为非导通状态，将闩锁型读出放大器17与内部节点NDAA及NDBB隔离。响应于该闩锁读出启动信号的下降，闩锁型读出放大器17再次被激活，根据从内部节点NDAA及NDBB供给的电荷，按照被充电的内部节点的电压电平，进行读出、放大及闩锁工作，生成内部读出数据RD。
即使在内部读出数据生成期间中，电流也被供给到内部节点NDA及NDB。节点NDA的电压电平的上限由基准电压Vref决定。另一方面，节点NDB的电压电平则根据来自1/2电流发生电路2的电流而上升。因此，代替该字线启动信号WELE，也可以向MOS晶体管18的栅供给基准电压Vref，还有，在该1/2电流发生电路2中，也可以设置与MOS晶体管23串联、在栅上接受基准电压Vref的N沟道MOS晶体管。
即使节点NDA及NDB的电压电平上升到比内部节点的电压电平高时，在电流放大电路12中MOS晶体管12a及12b成为非导通状态，不至对内部节点NDAA及NDBB的电压电平产生恶劣影响。
当选择正常单元MC处于擦除状态，供给比1/2电流发生电路2供给的电流大的电流的情况下，由于节点NDA的电压电平的上限由基准电压Vref决定，当读出期间变长时，通过从1/2电流发生电路2的供给电流，节点NDB的电压电平比节点NDA要高。但是，在这样的情况下，由于内部节点NDAA被驱动到电源电压电平、MOS晶体管12b成为非导通状态，对于内部节点NDAA及NDBB的电压电平，这样的电压电平的反转没有任何影响，根据闩锁读出启动信号LS，能够正确地生成对应于这些驱动电流差的内部读出数据RD。
内部读出数据RD是电源电压电平和接地电压电平的互补数据，在未图示的输出电路中被缓冲处理生成外部读出数据。
当这些一系列的工作结束时，闩锁型读出放大器17被非激活，并且选择字线被驱动到非选择状态。由此，内部节点NDAA及NDBB被预充电电路14及均衡用的MOS晶体管13驱动到接地电压电平，并且节点NDA及NDB通过该电流放大电路12被初始化为接地电压电平。
还有，当列选择信号被非激活时，内部读出数据线VRDa及VRDb与位线BL及虚拟源线VSL隔离。虚设位线DBL1被未图示的读出列选择门与虚设单元DMH及DM隔离，由于没有电流流过，从1/2电流发生电路2向节点NDC的供给电流被截止。
图4是示出图2所示的闩锁型读出放大器17的结构的一个例子的图。在图4中，闩锁型读出放大器17包含连接在电源节点上，而且在栅上接受基准电压VREF1的P沟道MOS晶体管17a；与MOS晶体管17a串联连接、而且在栅上接受闩锁读出启动信号的补信号/LS的P沟道MOS晶体管17b；栅与漏交叉连接的P沟道MOS晶体管17c及17d；栅与漏交叉连接的N沟道MOS晶体管17e及17f；以及当闩锁读出启动信号的补信号/LS为L电平时被激活，将内部节点NDDA及NDDB的电压电平反转，生成内部读出数据位ZRDi及RDi的三态反相缓冲器17g及17h。
MOS晶体管17c及17e的漏被连接在节点NDDA上，栅被连接在节点NDDB上。MOS晶体管17f及17d的栅被连接在节点NDDA上，并且漏被连接在节点NDDB上。
在该图4所示的闩锁型读出放大器17的结构中，当闩锁读出启动信号LS为H电平时，隔离门16处于导通状态，节点NDDA及NDDB分别被电连接在内部节点NDAA及NDBB上。因此，这些内部节点NDDA及NDDB被预充电到接地电压电平。当闩锁读出启动信号LS为H电平时，MOS晶体管17b处于非导通状态，并且三态反相缓冲器17g及17h处于非激活化状态。内部读出数据位ZRDi及Rdi被未图示的上拉电阻或者预充电电路维持在电源电压电平。
当闩锁读出启动信号LS成为L电平时，隔离门16成为非导通状态，从节点NDAA及NDBB传输来的电荷被封闭在节点NDDA及NDDB上。当该闩锁读出启动信号LS成为L电平时，MOS晶体管17b导通，由M0S晶体管17c-17f构成的读出放大器被激活，将内部节点NDDA及NDDB的电压电平进行差动放大并且闩锁。
还有，当闩锁读出启动信号LS成为L电平时，三态反相缓冲器17g及17h被激活，根据该内部节点NDDA及NDDB的电压电平，生成内部读出数据位ZRDi及RDi。
当内部读出数据的读出周期结束时，闩锁读出启动信号LS成为H电平，MOS晶体管17b成为非导通状态，并且三态反相缓冲器17g及17h被非激活。内部节点NDDA及NDDB通过内部节点NDAA及NDBB被图2所示的均衡用MOS晶体管13及预充电电路14预充电到接地电压电平。
在该闩锁型读出放大器17中，由基准电压VREF1决定工作电流，该闩锁型读出放大器17以比差动放大电路高的速度进行读出工作，生成内部读出数据。
如上所述，按照本发明的实施例1，用虚设单元生成流过擦除状态及编程状态的存储单元的电流的平均值大小的电流，将该平均电流与流过选择正常单元的电流进行比较，根据它的电流的大小，生成内部读出数据，根据电流读出方式，生成内部读出数据，能够高速地生成内部读出数据。
还有，使用电流镜电路生成平均电流，能够正确地生成流过擦除状态及编程状态的存储单元的电流的平均值大小的电流。
还有，通过将虚设单元与正常单元配置在同一阵列内，能够使该虚设单元的特性与正常单元相同，能够正确地生成平均电流。还有，能够容易地使对正常单元的电流的布线电容等的条件与对虚设单元的布线电容等的条件相同，能够正确地根据平均电流与正常单元的读出电流的大小进行比较，生成内部读出数据。(实施例2)图5是概略地示出本发明的实施例2的非易失性半导体存储器的重要部位的结构图。在图5所示的结构中，在以下方面与图1所示的结构不同。即，当数据读出时，对虚设位线DBL0及DBL2供给虚设读电流i，而且设置生成该平均电流、向电流·放大电路3传输的基准电流发生电路30。还有，虚设位线DBL1当数据读出时通过该读出选择门TT1连接到接地节点上。其它的结构与图1所示相同，在对应的部分标以同一参照符号而省略其详细说明。
在该图5所示的结构中，当数据读出时，虚设位线DBL1被连接在接地节点上。基准电流发生电路30将虚设读出电流i供给到连接存储H电平数据的虚设单元(DMH)与存储L电平数据的虚设单元(DML)的位线。因此，来自该基准电流发生电路30的虚设读电流i成为流过存储H电平数据的存储单元及存储L电平数据的存储单元两者电流的总和。该基准电流发生电路30生成虚设读电流i的平均值的电流i/2，供给电流读出·放大电路3。电流读出·放大电路3在数据读出时，将流过内部读出数据线VRD的电流与来自基准电流发生电路的平均电流i/2进行比较，根据该比较结果生成内部读出数据RD。
图6是更具体地示出图5所示的非易失性半导体存储器的重要部位的结构图。在图6所示的结构中，基准电流发生电路30向虚设单元DMH及DML供给虚设读电流I(＝i)，将该虚设读电流I的镜像比为1/2的镜像电流通过节点NDC供给电流读出放大电路3。虚设单元DMH及DML通过虚设位线DBL0连接到接地节点上(数据读出时)。因此，当设流过虚设单元DMH及DML的电流分别为Ih及I1时，虚设读电流I用下式表示I＝Ih+I1。
基准电流发生电路30包含栅和漏连接在一起而且从电源节点供给电流的P沟道MOS晶体管30a及30b；以及构成这些MOS晶体管30a及30b和电流镜电路的P沟道MOS晶体管30c。
这些MOS晶体管30a-30c具有相同的尺寸，MOS晶体管30c向节点NDC供给镜像比为1/2的电流，即，供给I/2＝(Ih+I1)/2的电流。
基准电流发生电路30也可以由尺寸不同的MOS晶体管构成。只要能够生成虚设读电流I的镜像比为1/2的电流即可。
来自该基准电流发生电路30的电流I被供给到虚设位线DBL0及DBL2。在虚设位线DBL2上连接存储H电平数据的虚设单元DMH，在虚设位线DBL0上连接存储L电平数据的虚设单元DML。因此，根据这些存储数据向虚设位线DBL2流过电流Ih，在虚设位线DBL0上流过电流I1。
正常单元MC通过虚拟源线VSL(位线BL)根据其存储数据将存储单元电流Im供给到内部读出数据线VRDb。电流读出·放大电路3将该存储单元电流Im和来自基准电流发生电路30的镜像电流(平均电流)(Ih+I1)/2的大小进行比较，根据其比较结果生成内部读出数据RD。电流读出·放大电路3的结构与图2所示的结构相同，在对应的部分上标以同一参照符号而省略其详细说明。
在该图6所示的结构中，基准电流发生电路30供给流过虚设单元DMH及DML的电流Ih及I1，而且生成其镜像电流。在图2所示的结构中，通过虚设单元DMH及DML生成流入虚设位线DBL0的电流Ih+I1的镜像电流。因此，在图2及图6所示的结构中，作为该基准电流，仅仅在利用虚设读电流供给一侧的电流还是利用流过虚设单元后的电流方面有所不同。即使在该图6所示的结构中，生成流过虚设单元DMH及DML的电流的平均电流，供给电流读出·放大电路3。因此，该电流读出·放大电路3的内部数据读出工作与图1及图2所示的结构是相同的，与图3所示的工作波形同样的工作在电流读出·放大电路3中进行，进行内部数据的读出。
即使在该图5及图6所示的结构中，流过存储单元MC的存储单元电流Im比来自基准电流发生电路30的基准电流(平均电流)(Ih+I1)/2或大或小，根据该电流的大小生成内部读出数据。由此，根据电流读出方式能够高速地生成内部读出数据。
因此，即使在本发明的实施例2中也能够得到与实施例同样的效果。(实施例3)图7是示出本发明的实施例3的非易失性半导体存储器的重要部位的结构图。在图7中，电流读出·放大电路3具有与先前的实施例1及2同样的结构。但是，该电流读出·放大电路3与先前的实施例1及2不同，将流过内部读出数据线VRDa的电流与从减法电路45供给的电流进行比较。即，在该图7所示的结构中，电流读出·放大电路3利用从基准电流减去流过存储单元的电流的电流作为比较对象。
在该实施例3中，虚设单元DM和正常单元MC在同一阵列内被排成一条直线而配置。实施例3中的存储单元阵列的结构与图1或者图5所示的存储单元阵列的结构相同。
内部读出数据线VRDa及VRDb分别被连接在位线BL及虚拟源线VSL上。根据是读出右位还是左位的某一数据，切换这些内部读出数据线VRDa及VRDb与位线BL及虚拟源线VSL的连接。电流读出·放大电路3的结构与实施例1及2相同，在对应的部分上标以同一参照符号而省略其详细说明。
为了将从电流源10及MOS晶体管11供给的单元读电流Ir中减去流过存储单元MC的电流Im的电流(以下，称为残留电流)Ir-Im作为比较对象，设置了生成流过虚设单元DMH及DML的电流的平均电流的电流发生电路40；以及生成该电流发生电路40发生的平均电流Id与基准电流Ir的差并供给电流读出·放大电路3的减法电路45。
在该实施例3中，也使用存储H电平数据的虚设单元DMH及存储L电平数据的虚设单元DML。在选择时，虚设单元DMH使电流Ih流到虚设位线DBL1，在选择时，虚设单元DML使虚设单元电流I1流到虚设位线DBL1。
电流发生电路40包含被连接在电源节点上而且栅和漏被相互连接的P沟道MOS晶体管40a及40b；与这些MOS晶体管40a及40b一起构成电流镜电路的P沟道MOS晶体管40c；接受MOS晶体管40a及40b的供给电流而且在栅上接受基准电压Vref的N沟道MOS晶体管40d；以及接受来自MOS晶体管40a及40b的电流而且在其栅上接受基准电压Vref的N沟道MOS晶体管40e。
来自这些MOS晶体管40d及40e的电流通过虚设位线DBL2及DBL0供给到虚设单元DMH及DML。在图7中示出这些虚设位线DBL0及DBL2在选择时被共同地连接起来。但是，选择时，也可以各自由MOS晶体管40d及40e向这些虚设位线DBL0及DBL2分别地供给电流。这些MOS晶体管40d及40e根据基准电压Vref防止虚设位线DBL0及DBL2的电压电平上升到电压Vref-Vth电平以上。由此，能够正确地生成流过正常单元的电流的虚设电流。这里，Vth表示MOS晶体管40d及40e的阈值电压。
在该电流发生电路40中，MOS晶体管40a-40c具有同一尺寸，在MOS晶体管40c中流过这些MOS晶体管40a及40b供给的电流的1/2大小的电流。通过MOS晶体管40d及40e供给流过虚设单元DMH及DML的电流Ih及I1。MOS晶体管40a-40c构成镜像比为1/2的电流镜电路。因此，从该电流发生电路40通过MOS晶体管40c将平均值电流Id＝(Ih+I1)/2供给到节点NDC。
减法电路45包含供给恒定电流的恒流源45a；在栅上接受基准电压Vref、将来自该恒流源45a的恒定电流作为基准电流Ir传输到节点NDB的N沟道MOS晶体管45b；连接在节点NDC与接地节点之间而且其栅被连接到节点NDC的N沟道MOS晶体管45c；以及连接在节点NDB与接地节点之间而且其栅被连接到节点NDC的N沟道MOS晶体管45d。
电流源45a及MOS晶体管45b与电流源10及MOS晶体管11的结构相同，供给同一大小的电流Ir。
MOS晶体管45c及45d的尺寸相同，构成镜像比为1电流镜电路。
在该减法电路45中，通过MOS晶体管45b对节点NDB供给与MOS晶体管11供给的电流Ir同样大小的电流Ir。MOS晶体管45d从该电流Ir通过节点NDC将从电流发生电路40供给的平均电流Id放电到接地节点。因此，对节点NDB流入电流Ir-Id。因此，电流读出·放大电路3将来自内部读出数据线VRDa的电流Ir-Im与从减法电路45供给节点NDB的电流Ir-Id进行比较，根据其比较结果生成内部读出数据。
在该图7所示的结构的情况下，选择正常单元MC处于擦除状态，当存储单元电流Im比平均电流Id大的情况下，电流Ir-Im比电流Ir-Id小。反之，该正常单元MC的读出位如果处于编程状态，则存储单元电流Im比平均电流小。因此，这种情况下，电流Ir-Im比电流Ir-Id大。用电流读出·放大电路3将这些电流差放大。
图8是示出图7所示电路的工作的工作时序图。该图8所示的工作时序图的工作波形实质上与图3所示的工作波形图相同。在时刻T1字线WL被选择，读出列选择门也同样被选择，对位线BL供给电流，其电压电平到达由基准电压Vref决定的的电压电平。
流过正常单元MC的电流的残留电流流到节点NDA，其电压电平上升。还有，由于虚设单元DMH及DML同时被选择，平均电流Id由电流发生电路40生成，对节点NDB也供给电流Ir-Id，其电压电平上升。这时，在电流读出·放大电路3中，进行内部节点NDAA及NDBB的预充电/均衡工作，节点NDA及NDB的电压电平相同(设定在对应于电流放大电路12的MOS晶体管的阈值电压的绝对值的电压电平)。
其次，与先前的实施例1及2同样，在时刻T2均衡指示信号EQ1成为非激活状态，内部节点NDAA及NDBB的预充电工作结束，根据从这些节点NDA及NDB供给的电流、内部节点NDAA及NDBB的电压电平上升。
由于均衡晶体管13处于导通状态，内部节点NDAA及NDBB的电压电平是相同的电压电平，MOS晶体管12a及12b的驱动电流不同，节点NDA及NDB维持同一电压电平。
在时刻T3，均衡指示信号EQ2被非激活，内部节点NDAA及NDBB的均衡工作结束。即使节点NDA及NDB的电压电平相同，向这些节点NDA及NDB供给的电流量不同，通过电流放大电路12向内部节点NDAA及NDBB供给的电流量不同，在内部节点NDAA及NDBB上产生电压差。该电流放大电路12的电流放大工作与参照图3所示的工作波形而说明的图2所示的电流放大电路12的工作相同。
在时刻T4，将读出激活指示信号/SE激活，对内部节点NDAA及NDBB的电压进行差动放大。其次，在时刻T5使闩锁读出启动信号LS成为L电平，由闩锁型读出放大器17按照电荷封闭方式进行读出工作。由此生成内部读出数据RD(ZRDi、RDi)。
当存储单元数据读出结束时，在时刻T6将字线WL驱动到非选择状态，接着，在时刻T7将均衡指示信号EQ2及闩锁读出启动信号LS驱动到激活状态的H电平后，使均衡指示信号EQ1成为H电平，将内部节点NDAA及NDBB再次预充电到接地电压电平。节点NDA及NDB再次被驱动到接地电压电平。
因此，在该图7所示的结构中，数据读出按照电流读出方式进行，也能够高速地生成内部读出数据。
此外，在利用该残留电流的情况下，通过将读电流Ir的大小设定在适当的值，能够将电流读出·放大电路3中的内部节点NDAA及NDBB的电位电平变化设定在适当的值，能够高速地实现内部读出数据。
如上所述，按照本发明的实施例3，利用存储H电平数据及L电平数据的虚设单元，生成流过虚设单元的电流的平均电流，使用读电流的残留电流进行内部数据的读出，与实施例1及2同样，能够按照电流读出方式高速地生成内部读出数据。还有，能够得到与实施例1及2同样的效果。
还有，在利用残留电流的情况下，通过将该恒定电流Ir的大小设定在适当的值，能够将对电流读出·放大电路3供给的电流的大小设定在最佳值，能够使该电流读出·放大电路3在最佳工作点工作，能够实现高速的内部数据读出。(实施例4)图9是示出本发明的实施例4的非易失性半导体存储器的重要部位的结构图。在该实施例4中，虚设单元和正常单元在同一阵列内也排列成行列状。即使在该图9所示的实施例4的结构中，也利用残留电流作为比较对象。
为了生成对存储单元电流的残留电流的比较基准电流，设置了对虚设单元DMH及DML供给读出电流、而且生成流过这些虚设单元DMH及DML的电流Ih及I1的平均电流(Ih+I1)/2的残留电流的电流发生电路50以及生成来自该电流发生电路50的电流的镜像电流并将镜像电流供给电流读出·放大电路3的电流供给电路55。
电流发生电路50对这些虚设单元DMH及DML供给读出电流，而且将该虚设单元电流的残留电流放电到接地节点。
电流发生电路50包含生成恒定的电流的恒流源50a；在栅上接受基准电压Vref、供给来自恒流源50a的恒定电流的N沟道MOS晶体管50b；供给与恒流源50a相同大小电流的恒流源50c；以及在栅上接受基准电压Vref、供给来自恒流源50c的电流的N沟道MOS晶体管50d。
分别来自这些MOS晶体管50b及50d的电流具有与通过对正常单元MC而设置的MOS晶体管11供给的电流Ir相同的大小。这些来自MOS晶体管50b及50d的电流分别通过虚设位线DBL2及DBL0供给到虚设单元DMH及DML。根据这些虚设单元DMH及DML的存储数据，电流Ih及I1通过虚设位线DBL1流向接地节点。在反向读出结构中，虚设单元DMH及DML分别存储H电平数据及L电平数据。
电流发生电路50进而包含将从MOS晶体管50b及50d供给的电流中减去供给虚设单元DMH及DML的虚设读电流后剩下的残留电流放电的N沟道MOS晶体管50f及50e；以及与这些MOS晶体管50e及50f一起构成电流镜电路的N沟道MOS晶体管50g。
MOS晶体管50e及50f的栅及漏相互被连接在一起，构成电流镜电路的主级。MOS晶体管50g的栅被连接在MOS晶体管50e及50f的栅上，构成电流镜电路的从级。这些MOS晶体管50e-50g的尺寸相同，电流驱动能力相等。因此，流过MOS晶体管50e及50f的电流的镜像比为1/2的电流从MOS晶体管50g向节点NDC供给。
在该电流发生电路50中，电流镜电路如果能够生成镜像比为1/2的电流，也可以使用尺寸不同的MOS晶体管。
在该电流发生电路50的结构中，对虚设单元DMH及DML流过电流Ih及I1的情况下，对MOS晶体管50e及50f流过该虚设残留电流2·Ir-(Ih+I1)。MOS晶体管50g以镜像比1/2生成该虚设残留电流的镜像电流。因此，该MOS晶体管50g将电流Ir-(Ih+I1)/2的电流放电。
电流供给电路55供给该电流发生电路50的MOS晶体管50g驱动的电流。即，电流供给电路55包含被连接在电源节点与节点NDC之间而且其栅被连接到节点NDC的P沟道MOS晶体管55a以及被连接在电源节点与节点NDB之间而且其栅被连接到节点NDC的P沟道MOS晶体管55b。这些MOS晶体管55a及55b具有相同的尺寸、供给相同大小的电流。电流供给电路50构成电流镜电路，以镜像比1将流过节点NDC的电流的镜像电流供给到NDB。因此，流过虚设单元DMH及DML的电流的平均电流Id(＝(Ih+I1)/2)与基准电流Ir之差Ir-Id从电流供给电路55供给节点NDB。
电流读出·放大电路3具有与先前的实施例1到3同样的结构，将这些正常单元的残留电流Ir-Im与虚设单元的残留电流Ir-Id进行比较。因此，该图9所示的结构的工作波形与图8所示的工作波形相同，同样地能够按照电流读出方式高速地生成内部读出数据。
在待机状态中，由于虚设选择信号处于非导通状态，MOS晶体管50b及50d与虚设位线DBL0及DNL2断开，那些源节点电位上升，维持关断状态。因此，在MOS晶体管50e及50f中不流过电流，MOS晶体管50g维持非导通状态。因此，节点NDC在待机状态时被该MOS晶体管55a被预充电到电源电压VCC电平，相应地MOS晶体管55a及55b维持关断状态。因此，即使内部节点NDAA及NDBB被均衡晶体管13及预充电电路14预充电到接地电压电平而且被均衡，节点NDA及NDB也维持在接地电压电平。
此外，内部读出数据线VRDa及VRDb与位线BL及虚拟源线VSL的连接根据右位/左位读出指示信号(例如由列地址信号的最低位生成)而定。(实施例5)图10是示出本发明的实施例5的非易失性半导体存储器的重要部位的结构图。在图10所示的结构中，电流读出·放大电路3包含对正常单元供给读电流的恒流供给电路。因此，在该电流读出·放大电路3内部，将正常单元的读电流的残留电流和流过虚设单元的平均电流的残留电流进行比较。
即，电流读出·放大电路3包含在选择信号SL激活时导通、将内部读出数据线VRDa连接到节点NDA的NMOS晶体管64；以及按照选择信号SL将节点NDB连接到电流发生电路70的节点NDF上的N沟道MOS晶体管65。
供给MOS晶体管64的栅的选择信号SL与图1所示的读出列选择信号RA对应。在图1中，读出列选择门用P沟道MOS晶体管构成。在该图10所示的的结构中，读出列选择门用N沟道MOS晶体管构成。另一方面，供给MOS晶体管65的栅的选择信号SL与图1所示的虚设选择信号/RAD对应。该虚设列选择门在本实施例5中用N沟道MOS晶体管构成。
因此，尽管向这些MOS晶体管64及65供给各自的选择信号，但在图10中，为了简化图面，还是表示成供给相同的选择信号SL。由于这些读出列选择信号RA及RAD基于相同的时序信号而生成，这些MOS晶体管64及65以相同的时序成为导通/非导通状态。
电流读出·放大电路3包含调整流过节点NDA及NDB的电流的电流放大电路60；按照均衡指示信号EQ1均衡内部节点NDAA及NDBB的电压的均衡用N沟道MOS晶体管63；按照均衡指示信号EQ1将内部节点NDAA及NDBB预充电到规定电压电平的预充电电路62；以及向该预充电电路62供给预充电电压的N沟道MOS晶体管63。
电流放大电路60包含被连接在NDA与NDAA之间而且其栅被连接到节点NDBB的N沟道MOS晶体管60a；以及被连接在该NDB与NDBB之间而且其栅被连接到节点NDAA的N沟道MOS晶体管60b。
预充电电路62包含均衡指示信号EQ1激活化时，将从MOS晶体管63供给的电流分别传递到内部节点NDAA及NDBB的N沟道MOS晶体管62a及62b。该MOS晶体管63在栅上接受基准电压VREF，因此，该预充电电路62将内部节点NDAA及NDBB预充电到电压VREF-Vth的电压电平。这里，Vth表示MOS晶体管63的阈值电压。
当内部节点NDAA及NDBB被预充电到电压VREF-Vth的情况下，该MOS晶体管60a及60b均处于导通状态，从内部节点NDAA及NDBB将电流向节点NDA及NDB放电。电流读出·放大电路3进而包含响应于读出激活指示信号/SE的激活、将内部节点NDAA及NDBB的电压电平进行差动放大的差动放大电路15；以及响应于闩锁读出启动信号LS而有选择地将内部节点NDAA及NDBB与闩锁型读出放大器17连接的隔离门16。
该闩锁型读出放大器17与先前的实施例1至4所示的结构相同，包含交叉连接的MOS晶体管，按照电荷封闭方式当激活时进行读出工作。
差动放大电路15也与实施例1所示的结构相同，包含交叉连接的P沟道MOS晶体管；恒流晶体管；以及读出激活晶体管。
在本实施例5中，该内部读出数据线VRDa及VRDb与位线BL及虚拟源线VSL的连接也按照右位/左位指示信号切换。因此，在该图10所示的结构中，内部读出数据线VRDa与节点NDA对应。
电流发生电路70包含连接在电源节点上，在其栅上接受基准电压VREF2、供给恒定的电流的N沟道MOS晶体管70g；栅及漏相互连接、将来自该MOS晶体管70g的供给电流供给虚设单元DMH的P沟道MOS晶体管70a；与MOS晶体管70a一起构成电流镜电路的P沟道MOS晶体管70b；将来自MOS晶体管70b的电流通过虚设位线DBL0供给虚设单元DML的P沟道MOS晶体管70c；以及与MOS晶体管70c一起构成电流镜电路的P沟道MOS晶体管70d。MOS晶体管70c的栅及漏相互连接。
在该电流发生电路70中，MOS晶体管70a及70c通过未图示的虚设列选择门连接到虚设位线DBL2及DBL0上。虚设单元DMH及DML通过虚设位线DBL0连接到接地节点上。
电流发生电路70进而包含接受MOS晶体管70b及70d供给的电流而且栅及漏相互连接在一起的N沟道MOS晶体管70e及70f；以及与这些MOS晶体管70e及70f一起构成电流镜电路而且将来自节点NDF的电流放电到接地节点的N沟道MOS晶体管70g。
这些MOS晶体管70e-70g具有相同的尺寸，因此，该MOS晶体管70g将流过MOS晶体管70e及70f的电流的镜像比为1/2的镜像电流从节点NDF放电到接地节点。
在该图10所示的电流发生电路70的结构中，MOS晶体管70a供给流过虚设单元DMH的电流Ih，MOS晶体管70c供给流过虚设单元DML的电流I1。因此，在MOS晶体管70e及70f上流过电流Ih+I1。MOS晶体管70b及70d分别生成流过MOS晶体管70a及70c的电流的镜像电流。MOS晶体管70b及70c供给的镜像电流是镜像比为1的电流。
MOS晶体管70e及70f将来自这些MOS晶体管70b及70d的电流放电。MOS晶体管70g驱动被MOS晶体管70e及70f驱动的电流的镜像比为1/2的电流。因此，从节点NDF抽取平均电流ID＝(Ih+I1)/2的电流。
按照该电流发生电路70抽取的电流(Ih+I1)/2和正常单元MC驱动的电流Im电流，读出·放大电路3进行放大工作，生成内部读出数据。下面，参照图11所示的工作时序图，说明该图10所示的电路的工作。
在时刻T0之前的待机状态中，均衡指示信号EQ1为H电平，MOS晶体管63、62a及62b处于导通状态，内部节点NDAA及NDBB被预充电到由MOS晶体管63决定的电压电平上而且被均衡。在电流放大电路60中，MOS晶体管60a及60b成为导通状态，节点NDA及NDB被预充电到由这些MOS晶体管60a及60b决定的电压电平(减少阈值电压的部分)。
选择信号SL处于L电平的非选择状态。还有，闩锁读出启动信号LS为H电平，隔离门16处于导通状态。因为读出放大器激活指示信号/SE为H电平，读出放大电路15维持非激活状态。
在时刻T0开始存储单元选择工作。在该时刻T0，选择信号SL成为H电平，MOS晶体管64及65成为导通状态。当选择信号SL成为H电平时，通过MOS晶体管60a供给电流，位线BL的电压电平上升。同样，由于电流也被供给节点NDF，节点NDF的电压电平上升。在该情况下，由于字线WL尚未被选择，在电流发生电路70中MOS晶体管70g处于非导通状态，仅仅进行节点NDF的充电。
在时刻T1，字线WL被驱动到选择状态，在正常单元MC中流过对应于存储数据的存储单元电流Im，还有，在虚设单元DMH及DML中分别流过电流Ih及I1。因此，平均电流(Ih+I1)/2被电流发生电路70从节点NDB通过节点NDF而放电，还有，存储单元电流Im通过位线BL被放电。位线BL的电压电平根据选择正常单元MC的存储数据决定。根据存储单元电流Im与平均电流(Ih+I1)/2之差，在节点NDA与NDB上产生电位差。由于均衡指示信号EQ1为H电平，节点NDAA及NDBB的电压电平通过该放电工作而降低。
在时刻T2，均衡指示信号EQ1下降到L电平，将MOS晶体管62a、62b及63全部设定为非导通状态。由此，结束内部节点NDAA及NDBB的预充电及均衡工作，节点NDAA及NDBB的电压电平对应于该存储单元电流Im及平均电流(Ih+I1)/2而高速地变化，内部节点NDAA及NDBB的电位差被扩大。
当存储单元电流Im比平均电流Id大的情况下，节点NDAA的电压电平比节点NDBB高速地降低，使MOS晶体管60b的电导高速地下降，最终成为非导通状态。相应地，内部节点NDAA及NDBB的电位差高速地响应于均衡指示信号EQ1的非激活而被扩大。内部节点NDAA及NDBB中驱动大电流的节点最终被放电到接地电压电平。
在时刻T3，读出放大器激活指示信号/SE被激活，将读出放大电路15激活，使内部节点NDAA及NDBB的高电位的内部节点的电位上升。由基准电压VREF2引起的读出放大电路15的读出工作是比较缓慢的，该内部节点NDAA及NDBB的高电位的内部节点的电位上升也是缓慢的。
由于基准电压VREF的电压电平的设定，使差动放大电路15在最佳工作区工作，能够进行读出工作，能够正确而且高速地进行读出工作。
在时刻T4，将闩锁型读出补偿信号LF设定在L电平，使隔离门16成为非导通状态而且使闩锁型读出放大器17激活，用电荷封闭方式进行读出工作，按照被封闭在该闩锁型读出放大器17内的电荷进行差动放大工作，高速地生成内部读出数据RD及ZRDi(RD)。
当存储单元数据的读出结束时，在时刻T5，将字线WL及选择信号SL驱动到非选择状态，还有，使读出放大器激活指示信号/SE非激活。由此，截断存储单元电流Im及平均电流Id的供给。还有，接着闩锁读出启动信号LS成为H电平，内部节点NDAA及NDBB被连接在闩锁型读出放大器17上。
在时刻T6，将均衡指示信号EX1设定在H电平，MOS晶体管62a、62b及63全部导通，进行内部节点NDAA及NDBB的均衡工作，还有，相应地节点NDA及NDB的电压电平被均衡到由基准电压VREF所决定的电压电平(VREF-Vth)。
因此，通过形成从该电流读出·放大电路抽取存储单元电流及平均电流的结构，能够使电流读出·放大电路的内部节点的预充电电位根据存储单元电流及平均电流之差产生电位差，能够高速地生成内部读出数据。
如上所述，按照实施例5，从电流读出·放大电路供给存储单元电流及虚设电流，生成对应于两者之差的信号，生成内部读出数据，能够高速地生成内部读出数据。
还有，在电流读出·放大电路内按照基准电压生成存储单元电流，能够按照该基准电压将电流读出·放大电路的内部节点的电位设定在最佳值进行读出工作，能够正确地进行读出工作。(其它的变例)在上述的结构中，虚设单元和正常单元配置在同一的存储单元阵列中。但是，该虚设单元与正常单元也可以配置在各自的区域内。生成存储H电平数据的虚设单元和存储L电平数据的存储单元，生成对应于流过这些虚设单元的电流的读出电流的平均值大小的电流，与流过选择存储单元的电流进行比较。当将该虚设单元和正常单元配置在各自的区域的情况下，作为虚设单元，仅仅需要必要的最小限度数目的虚设单元，这样能够降低阵列面积。还有，在该情况下，仅仅设定布线布局就可使被选择的正常单元的电阻及电容的关系与虚设单元的电阻及电容的关系相同。
还有，在上述的说明中，对于将电荷俘获在氮化膜等的绝缘膜上以存储信息的绝缘膜俘获型非易失性存储单元作了说明，但是，即使是例如将电子注入到用多晶硅构成的浮置栅中，存储数据的非易失性存储单元中，也可同样地应用本发明。
如在通常的成批擦除型非易失性存储单元中使用的那样，用于进行写入数据及读出数据的工作控制也可以使用程序控制器或者CPU(中央运算处理装置)以软件方式进行写入/擦除/读出电压的生成及这些工作程序的控制。
此外，在图1所示的结构中，读出列选择门用P沟道MOS晶体管构成。但是，该读出列选择门也可以用N沟道MOS晶体管构成。
如上所述，按照本发明，能够根据电流读出方式生成对应于流过存储单元的电流的读出电流和流过存储H电平数据及L电平数据的虚设单元的平均电流，对应于这些存储单元数据与平均电流的关系生成内部读出数据，根据电流读出方式高速地生成内部读出数据。
这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围的全部的变更。
权利要求
1.一种非易失性半导体存储器，其特征在于包括具有被排列成行列状、各自非易失性地存储数据的多个非易失性存储单元，各上述非易失性存储单元具有按照存储数据而设定阈值电压的绝缘栅型晶体管，上述阈值电压至少取与第1逻辑电平的数据对应的第1状态和与第2逻辑电平的数据对应的第2状态；对上述存储单元列配置、与各自对应的列的存储单元连接的多条位线；具有在数据读出时、用于向选择列的位线供给电流的读出电流发生电路及用于发生基准电流的基准电流发生电路，上述基准电流与来自上述读出电流发生电路流过上述选择列的位线的读出电流相关，是当上述第1状态的存储单元被选择时对应于流过上述位线的电流的第1读出电流和当上述第2状态的存储单元被选择时对应于流过上述位线的电流的第2读出电流的平均值的大小；比较来自上述基准电流发生电路的基准电流与来自上述读出电流发生电路的电流，输出对应于该比较结果的信号的比较电路；以及按照上述比较电路的输出信号生成内部读出数据的内部读出电路。
2.如权利要求1所述的非易失性半导体存储器，其特征在于上述基准电流发生电路包括具有上述第1状态的阈值电压的第1虚设单元；具有上述第2状态的阈值电压的第2虚设单元；分别对上述第1及第2虚设单元供给与上述读出电流发生电路供给的电流对应大小的电流，而且生成对上述第1及第2虚设单元的供给电流的镜像电流的电流供给/检测电路；以及从对应于上述读出电流发生电路驱动的电流的大小的电流中减去上述镜像电流、生成上述基准电流的减法电路，上述比较电路包括与上述选择列并联配置、接受来自上述读出电流发生电路的电流的信号线；以及比较上述减法电路驱动的电流与上述信号线的电流的比较器。
3.如权利要求1所述的非易失性半导体存储器，其特征在于上述内部读出电路进而包括检测、放大、闩锁上述比较电路的输出信号的读出闩锁电路。
4.如权利要求1所述的非易失性半导体存储器，其特征在于上述基准电流发生电路包括具有上述第1状态的阈值电压的第1虚设单元；具有上述第2状态的阈值电压的第2虚设单元；对上述第1及第2虚设单元供给电流的电流供给电路；将上述电流供给电路与上述第1及第2虚设单元并联连接、驱动来自上述电流供给电路的电流的电流驱动电路；以及生成上述电流驱动电路的驱动电流的镜像电流作为上述基准电流的中间电流发生电路，上述比较电路包括将上述读出电流发生电路与上述选择列的位线并联连接、接受来自上述读出电流发生电路的电流的信号线；以及比较流过上述信号线的电流与上述镜像电流，输出对应于该比较结果的信号的比较器。
5.如权利要求1所述的非易失性半导体存储器，其特征在于上述基准电流发生电路包括具有上述第1状态的阈值电压的第1虚设单元；具有上述第2状态的阈值电压的第2虚设单元；对上述第1及第2虚设单元供给电流的电流供给电路；以及生成流过上述第1及第2虚设单元的电流的镜像电流的镜像电路，上述比较电路接受流过上述选择存储单元的电流作为上述读出电流，与从上述镜像电路供给的电流进行比较工作。
6.如权利要求5所述的非易失性半导体存储器，其特征在于进而包括按照将上述选择存储单元驱动到选择状态将上述镜像电流耦合到上述比较电路的连接电路。
7.如权利要求1所述的非易失性半导体存储器，其特征在于上述比较电路包括在激活时用于将第1及第2内部节点预充电到规定电位的预充电电路；在激活时用于均衡上述第1及第2内部节点的电位的均衡电路；按照上述读出电流及基准电流驱动上述第1及第2内部节点的电流放大电路；以及差动地放大上述第1及第2内部节点的电压的差动放大电路，上述均衡电路在上述预充电电路的非激活后被非激活。
8.一种非易失性半导体存储器，其特征在于包括具有被排列成行列状、各自非易失性地存储数据的多个非易失性存储单元，各上述非易失性存储单元具有按照存储数据而设定的阈值电压的绝缘栅型晶体管，各上述存储单元的上述阈值电压至少取与第1逻辑电平的存储数据对应的第1阈值电压和与第2逻辑电平的存储数据对应的第2阈值电压；对应于上述存储单元列配置、与各自对应的列的存储单元连接的多条位线；具有发生基准电流的基准电流发生电路，上述基准电流在数据读出时具有当具有上述第1阈值电压的存储单元被选择时流过该存储单元的第1电流与具有上述第2阈值电压的存储单元被选择时流过该存储单元的第2电流的平均大小；发生规定大小的恒定电流的恒流发生电路；对选择列的位线供给上述恒定电流作为读出电流，生成对应于上述读出电流与上述基准电流之差的信号的比较电路；以及根据上述比较电路的输出信号生成内部读出数据的内部读出电路。
9.如权利要求8所述的非易失性半导体存储器，其特征在于上述基准电流发生电路包括具有上述第1阈值电压的第1虚设单元；具有上述第2阈值电压的第2虚设单元；对上述第1及第2虚设单元供给电流而且生成流过上述第1及第2虚设单元的电流的镜像电流的电流供给电路；以及生成上述电流供给电路供给的镜像电流的再次镜像电流、生成上述基准电流的电流镜电路。
10.如权利要求8所述的非易失性半导体存储器，其特征在于上述比较电路包括激活时对第1及第2内部节点供给来自上述恒流发生电路的恒定电流的预充电电路；激活时，均衡上述第1及第2的内部节点的电位的均衡电路；连接在上述选择列的位线与上述第1内部节点之间的第1晶体管；以及连接在上述第2内部节点与上述基准电流发生电路的输出节点之间的第2晶体管，分别对上述选择列及上述基准电流发生电路供给上述恒定电流，上述第1及第2晶体管与上述第1及第2内部节点交叉连接，上述基准电流发生电路将上述基准电流从上述比较电路抽出。
11.如权利要求10所述的非易失性半导体存储器，其特征在于包括进而检测、放大并且闩锁上述第1及第2内部节点的电压，生成内部读出数据的闩锁型放大电路。
12.一种非易失性半导体存储器，其特征在于包括具有被排列成行列状的多个非易失性存储单元，各自具有按照存储数据而改变阈值电压的存储晶体管；对应于各上述存储单元列配置、与各自对应的列的存储单元连接的多条位线；对选择列的位线供给电流的读出电流供给电路；生成基准电流的基准电流发生电路；以及比较流过上述选择列的存储单元的电流与上述基准电流，生成表示该比较结果的信号的电流比较电路。
13.如权利要求12所述的非易失性半导体存储器，其特征在于各位线在相邻列上被存储单元所共有，进而包括根据地址信号选择对应于选择列而配置的第1及第2的位线，将上述第1位线连接在上述读出电流供给电路上，而且将上述第2位线连接在上述电流比较电路上的选择电路。
14.一种非易失性半导体存储器，其特征在于包括被排列成行列状、各自非易失性地存储信息的多个非易失性存储单元，各存储单元具有按照存储信息而设定阈值电压的晶体管；对应于各上述列而被排列、与各自对应的列的存储单元连接的多条位线，各位线被相邻列的存储单元所共有；连接在选择列的位线的第1位线上、对上述第1位线供给电流的电流供给电路；以及连接在上述选择列的第2位线上，根据流过上述第2位线的电流生成内部读出数据的读出放大器。
15.一种非易失性半导体存储器，其特征在于包括具有被排列成行列状、各自非易失性地存储信息的多个非易失性存储单元，各存储单元具有按照存储信息而设定阈值电压的晶体管；具有对应于各上述列排列、各各自对应的列的存储单元连接的多条位线，各位线被相邻列的存储单元所共有；连接在选择列的位线的第1位线上，对上述第1位线供给电流的电流供给电路；连接在上述选择列的第2位线上的参照电源；以及将上述第1位线与上述电流供给电路并联连接、按照所供给的电流生成内部读出数据的读出放大器。
全文摘要
采用擦除状态及写入状态的虚设单元(DMH、DML)，由1/2电流发生电路(2)生成与流过这些虚设单元的电流的平均电流对应的虚设电流，由电流读出·放大电路(3)将该虚设电流和与流过选择正常单元(MC)的存储单元电流对应的电流进行比较，按照其比较结果生成内部读出数据(RD)。提供了一种能够高速地读出数据的非易失性半导体存储器。
文档编号G11C16/06GK1440038SQ0310185
公开日2003年9月3日 申请日期2003年1月20日 优先权日2002年2月18日
发明者大石司 申请人:三菱电机株式会社