专利名称：微型计算机的制作方法
技术领域：
本发明涉及微型计算机，具体涉及用以检测地址总线、数据总线等总线布线或内装ROM等的字线或位线等布线缺陷的技术。
背景技术：
一直以来，关于在短时间容易且高精度地检测微型计算机的漏电缺陷的技术有日本专利申请特开平10-38978号公报，它公开了通过在停止时钟振荡的特殊的工作状态(停止状态)对给出预定的字线图案的测试信号加以选择，并向ROM等存储器输出测试信号，将所有的字线的信号电平同时设定的技术。
但是，在这种传统的技术中，由于在停止状态使用供给预定的字线图案的测试信号，需要另设测试信号供给源，因此增加了成本。
发明内容
本发明旨在解决上述课题，提供能够检测CPU的传送信号的字线等多条信号线的缺陷的、低成本的微型计算机。
本发明第一方面的微型计算机中设有CPU；对应于所述CPU的输出信号设置的多条信号线；可基于外部信号存放与所述多条信号线对应的设定数据的数据存储部；在激活状态时，将所述CPU的输出信号传送到所述多条信号线的第一信号传送装置；在激活状态时，将所述数据存储部的所述设定数据传送到所述多条信号线的第二信号传送装置；以及控制所述第一与第二信号传送装置的激活/去激活的信号传送控制装置。所述信号传送控制装置在接受状态信号，且该状态信号指示正常状态时，只将所述第一信号传送装置设为激活状态，当所述状态信号指示特殊状态时，只将所述第二信号传送装置设为激活状态。
本发明第二方面的微型计算机中设有输出多位地址信号的CPU；有多条字线的存储部；基于所述地址信号中最低有效位的地址信号以外的主地址信号，进行解码处理并获得主解码结果的主解码器；以及接受所述主解码结果、所述最低有效位的地址信号以及状态信号，并设定所述多条字线的电位的副解码部。所述副解码部在所述状态信号指示正常状态时，基于所述主解码结果和所述最低有效位的地址信号，将所述多条字线中的任意一条设定为选择状态的电位，当所述状态信号指示特殊状态时，只基于所述最低有效位的地址信号设定所述多条字线的电位。
本发明第三方面的微型计算机中设有输出多位地址信号的CPU；有多条字线与多条位线的存储部；在接受状态信号且该状态信号指示正常状态时基于所述地址信号选择多条字线中的任意一条，当所述状态信号指示特殊状态时将所述多条字线全部设为非选择状态的字线选择装置；以及接受状态信号并在该状态信号指示特殊状态时成为激活状态的、按预定的形态设定所述多条位线的电位的位线电位设定部。
图1是表示本发明实施例1的微型计算机的主要部分的结构的电路图。
图2是表示本发明实施例2的微型计算机的主要部分的结构的电路图。
图3是表示本发明实施例3的微型计算机的主要部分的结构的电路图。
图4是表示本发明实施例4的微型计算机的主要部分的结构的电路图。
图5是表示本发明实施例5的微型计算机的主要部分的结构的方框图。
图6是表示图5的字线地址解码电路的结构的电路图。
图7是表示本发明实施例6的微型计算机的主要部分的结构的电路图。
符号说明1CPU；5状态信号设定部；7串行数据输入部；11～16总线布线；20移位寄存器；50倒相器；51～56、61～66缓冲器；60外部数据输入部；70外部时钟输入部；120增量计数器；220串行I/O；320计时器；360事件输入部；400字线地址解码电路；400A主解码器；400B、500B状态切换部；400C副解码器；400D最低有效位地址信号加工部；491～498字线；540～549位线；501存储单元群；560开关电路群。
具体实施例方式
实施例1图1是表示本发明实施例1的微型计算机的主要部分的结构的电路图。本实施例的微型计算机中设有作为控制装置的CPU1、程序计数器(program counter)(未作图示)、解码器(未作图示)、ROM(未作图示)以及其它外围设备。CPU1和ROM等的外围设备通过并行布置的地址总线、数据总线等总线布线11、12、13、14、15、16、…(以下，称为“总线布线11～16”)进行信息交换。这种总线布线11～16相当于对应于CPU的输出信号设置的多条信号线。
并且，这种微型计算机具有基于时钟振荡进行正常的运算处理的正常状态(normal mode)和停止时钟振荡然后使CPU1停止且减少电流消耗的停止状态(stop mode)。这些状态指示根据由状态信号设定部5供给的状态信号加以确定。
微型计算机在内部设有内部时钟发生电路8，内部时钟发生电路8接受来自状态信号设定部5的状态信号，当状态信号指示停止状态时停止内部时钟信号的产生(振荡)。
该微型计算机的输出信号被供给缓冲器61、62、63、64、65、66、…(以下，称为“缓冲器61～66”)，缓冲器61～66(相当于第一信号传送装置)在激活状态时放大上述输出信号，然后供给总线布线11～16。
微型计算机对应于总线布线11～16设有在停止状态时设定电位的移位寄存器20(相当于数据存储部)，移位寄存器20由1位闩锁部21、22、23、24、25、26、…(以下，称为“1位闩锁部21～26”)构成。1位闩锁部21～26分别由触发电路构成，与输入到时钟输入端的时钟信号同步地获取前级的输入信号。在该移位寄存器20中存放的数据成为对停止状态时的总线布线11～16的设定数据。
1位闩锁部21～26经由布线41、42、43、44、45、46、…(以下，称为“布线41～46”)与缓冲器51、52、53、54、55、56、…(以下，称为“缓冲器51～56”)，与总线布线11～16相连。
缓冲器51～56(相当于第二信号传送装置)在激活状态时放大存放在1位闩锁部21～26中的数据，然后供给总线布线11～16。
并且，微型计算机中设有外部数据输入部60和外部时钟输入部70。该外部数据输入部60与上述的移位寄存器20对应，用以输入可由操作员设定的、在停止状态时设定于各总线布线11～16的电位起伏图(相当于设定数据)；该外部时钟输入部70用以输入在停止状态时移位寄存器20的数据输入控制用的外部时钟信号。而且，还设有指示是正常状态还是停止状态的状态信号输入用的状态信号设定部5。
状态信号设定部5与内部的信号线31相连，信号线31与各缓冲器51～56的控制输入端电连接，同时与倒相器50的输入端相连。倒相器50的输出被供给各缓冲器61～66的控制输入端。
由信号线31与倒相器50构成的信号传送控制装置，在缓冲器51～56与缓冲器61～66中，状态信号为“L”电平(指示正常状态)时有选择地将缓冲器61～66设为激活状态，当状态信号为“H”电平(指示停止状态)时有选择地将缓冲器51～56设为激活状态。
缓冲器51～56与缓冲器61～66各自在控制输入为“H”电平时成为激活状态，向总线布线11～16输出信号，当控制输入为“L”电平时成为去激活状态、成为浮置状态，不向总线布线11～16输出信号。
外部数据输入部60经由信号线32与移位寄存器20的第一级即1位闩锁部21的输入端相连。外部时钟输入部70经由信号线33供给1位闩锁部21～26的时钟输入部。
在这种结构的微型计算机中，状态信号设定部5被输入“L”电平的指示正常状态的状态信号时，如上述那样，缓冲器61～66成为激活状态，缓冲器51～56成为去激活状态。因此，移位寄存器20内的数据不被传送到总线布线11～16，来自CPU1的输出信号经由缓冲器61～66供给总线布线11～16。就是说，进行按照正常的CPU1对总线布线11～16的电位设定。
另一方面，状态信号设定部5被输入“H”电平的指示停止状态的状态信号时，内部时钟发生电路8停止内部时钟信号的产生，缓冲器61～66成为去激活状态，缓冲器51～56成为激活状态。因此，移位寄存器20内的数据被供给总线布线11～16，来自CPU1的输出信号不供给总线布线11～16。
就是说，在移位寄存器20的各1位闩锁部21～26中保持的设定数据，经由布线41～46与缓冲器51～56供给总线布线11～16。这种设定数据是操作员在停止状态时通过外部数据输入部60将所需数据保持在移位寄存器20的数据。
具体地说，通过将来自外部时钟输入部70的外部时钟信号供给移位寄存器20的1位闩锁部21～26的各时钟输入端，并从外部数据输入部60按顺序串行地供给设定数据用信号，从而，在各1位闩锁部21～26中保持设定数据。这样，在这种微型计算机中，能够通过操作员在停止状态中变更对外部数据输入部60的设定数据的指定，变更对各总线布线11～16的设定数据。
但是，在传统的微型计算机中，振荡全部停止时，地址总线、数据总线等总线布线或ROM等的地址线在停止状态保持了输入(entry)前的状态。因此，例如，如某特定的地址总线存在电流只在“H”电平的状态流过的缺陷时，就有不能根据出厂测试中用的测试用数据检测出该缺陷的可能性。并且，也有不能根据测试用数据检测出因相邻的总线布线间的绝缘缺陷导致在布线之间电流流过的漏电缺陷的情况。尽管能用多种测试码模式实施各种综合测试，但却增加了测试时间。
与之相比，本实施例的微型计算机中，由于在停止状态通过外部数据输入部60能够任意地指定设定数据，对总线布线的设定数据进行各式各样的设定变更后测定电源电流(从电源流到接地端的电流)值等，从而，能够迅速地执行采用多种测试码模式的测试。特别是，通过在相邻的总线布线之间设定不同电位的设定数据后测定电源电流值等，从而能够容易地进行漏电测试。
而且，通过在移位寄存器20上保持设定数据的信号，实现对总线布线11～16的数据设定，因此，能够简化对移位寄存器20的设定数据的设定用的电路结构。
实施例2图2是表示本发明实施例2的微型计算机的主要部分的结构的电路图。
与图1所示的实施例1的结构相比，实施例2的不同点在于设置了增量计数器120取代移位寄存器20；省去了外部数据输入部60；以及使外部时钟输入部70经由信号线133达到增量计数器120的计数输入部。而且，1位计数部121、122、123、124、125、126、…(以下，称为“1位计数部121～126”)经由布线41～46与缓冲器51～56相连。再有，1位计数部121～126各由触发器等构成。其它结构与图1所示的实施例1的结构相同，说明从略。
增量计数器120在检测出由外部时钟输入部70输入的外部时钟的预定的信号转变(上升沿、下降沿)时，进行加“1”的计数操作。
在这种结构的微型计算机中，状态信号设定部5被输入“L”电平的指示正常状态的状态信号时，缓冲器61～66成为激活状态，缓冲器51～56成为去激活状态。因此，在增量计数器120内的数据不供给总线布线11～16，来自CPU1的输出信号经由缓冲器61～66供给总线布线11～16。
另一方面，状态信号设定部5被输入“H”电平的指示停止状态的状态信号时，内部时钟发生电路8停止内部时钟的产生，缓冲器61～66成为去激活状态，缓冲器51～56成为激活状态。因此，在增量计数器120内的设定数据被供给总线布线11～16，来自CPU1的输出信号不被供给总线布线11～16。
换言之，在增量计数器120的各1位计数部121～126中保持的设定数据经由布线41～46与缓冲器51～56供给总线布线11～16。该设定数据是操作员在停止状态时经由外部时钟输入部70将所需数据保持在增量计数器120中的数据。
具体地说，通过将与来自外部时钟输入部70的所需数据相当的时钟数的外部时钟供给增量计数器120的计数输入部，在增量计数器120的各1位计数部121～126上保持计数值作为设定数据。这样，在实施例2的微型计算机中，能够通过操作员在停止状态中经由外部时钟输入部70变更设定数据的内容，变更对各总线布线11～16的设定数据。
本实施例的微型计算机中，由于在停止状态通过外部时钟输入部70能够任意地指定设定数据，通过对总线布线的设定数据进行各式各样的设定变更后测定电源电流值等，能够迅速地执行采用多个测试码模式的测试。
另外，由于通过在增量计数器120中保持设定数据的信号实现对总线布线11～16的数据设定，能够简化对增量计数器120进行设定数据的设定的电路结构。
实施例3图3是表示本发明实施例3的微型计算机的主要部分的结构的电路图。如图3所示，其不同之处在于用微型计算机中原来内装的内装串行I/O220置换移位寄存器20，与之相应，用对应于内装串行I/O220设置的串行数据输入部7作为停止状态时的外部数据输入部。因此，与实施例1一样不需要专用的外部数据输入部60。
内装串行I/O220由1位闩锁部221、222、223、224、225、226、…(以下，称为“1位闩锁部221～226”)构成，与来自外部时钟输入部70的外部时钟信号同步地输入由串行数据输入部7接收的外部串行数据，从1位闩锁部221到1位闩锁部226串行传送。
1位闩锁部221～226经由布线41～46和缓冲器51～56，与总线布线11～16相连。其它结构与图1所示的实施例1的结构相同，说明从略。
在这种结构中，状态信号设定部5被输入“L”电平的指示正常状态的状态信号时，缓冲器61～66成为激活状态，缓冲器51～56成为去激活状态。因此，在内装串行I/O220内的数据不供给总线布线11～16，来自CPU1的输出信号经由缓冲器61～66供给总线布线11～16。
另一方面，状态信号设定部5被输入“H”电平的指示停止状态的状态信号时，内部时钟发生电路8停止内部时钟信号的产生，缓冲器61～66成为去激活状态，缓冲器51～56成为激活状态。因此。在内装串行I/O220内的设定数据被供给总线布线11～16，来自CPU1的输出信号不被供给总线布线11～16。
就是说，在内装串行I/O220的各1位闩锁部221～226中保持的设定数据，经由布线41～46与缓冲器51～56被供给总线布线11～16。该设定数据是操作员在停止状态时通过串行数据输入部7将所需数据保持在内装串行I/O220中的数据。对内装串行I/O220的数据设定与实施例1的对移位寄存器20的数据设定相同。
因此，在本实施例的微型计算机中，在停止状态能够通过串行数据输入部7任意地指定设定数据，因此，能够通过对总线布线的设定数据进行各式各样的设定变更后测定电源电流值等来迅速地实施采用多个测试码模式的测试。特别是，通过在相邻的总线布线之间设定不同电位的设定数据后测定电源电流值等，能够容易地进行漏电测试。
另外，例如，内装串行I/O220的初始值用二进制数表示为“10101010”时，转移到停止状态后，对信号线33输入一个时钟信号的“0”，串行接口的值成为“01010101”，能够对全部总线布线容易且迅速地设定不同的值。并且，用内装的内装串行I/O220，对各总线布线11～16进行设定数据的设定，因此，能够无需增加新的部件(省去实施例1的移位寄存器20、外部数据输入部60等)而获得上述效果。
实施例4图4是本发明实施例4的微型计算机的主要部分结构的电路图。
实施例4与图2所示的实施例2的结构相比，主要的不同点在于设置了内装计时器320取代增量计数器120，设置了事件输入部(eventinput part)360取代外部时钟输入部70。
由内装计时器320的计数位部321、322、323、324、325、326、…(以下，称为“计数位部321～326”)形成的多位的计数值能作为时间测量值设定。换言之，内装计时器320基于在由事件输入部360输入的事件信号中以预定时间间隔生成的预定的信号转变(上升沿或下降沿)，进行计数值的递增计数(up-count)或递减计数(down-count)。
内装计时器320的计数位部321～326经由布线41～46与缓冲器51～56相连。其它结构与图2所示的实施例2相同，说明从略。
在这种结构中，状态信号设定部5被输入“L”电平的指示正常状态的状态信号时，缓冲器61～66成为激活状态，缓冲器51～56成为去激活状态。因此，内装计时器320内的设定数据(计数值)不被供给总线布线11～16，来自CPU1的输出信号经由缓冲器61～66被供给总线布线11～16。
另一方面，状态信号设定部5被输入“H”电平的指示停止状态的状态信号时，内部时钟发生电路8停止产生内部时钟信号，缓冲器61～66成为去激活状态，缓冲器51～56成为激活状态。因此，内装计时器320内的设定数据(计数值)被供给总线布线11～16，来自CPU1的输出信号不被供给总线布线11～16。
换言之，在内装计时器320的各计数位部321～326中保持的设定数据，经由布线41～46与缓冲器51～56供给总线布线11～16。这种设定数据是操作员在停止状态时经由外部时钟输入部70将所需数据保持在内装计时器320的数据。
具体地说，通过将与来自事件输入部360的所需数据相当的事件信号的边沿变化供给内装计时器320的计数输入部，设定数据被保持在内装计时器320的各计数位部321～326中。如此，在这种微型计算机中，能够通过操作员在停止状态经由事件输入部360变更设定数据的内容，变更对各总线布线11～16的设定数据。
在本实施例的微型计算机中，由于能够在停止状态通过事件输入部360任意地指定设定数据，对总线布线的设定数据进行各式各样的设定变更后测定电源电流值等，从而，能够迅速地实施采用多个测试码模式的测试。
另外，用内装的内装计时器320在各总线布线11～16上进行设定数据的设定，因此，能够无需增加新的部件(省去实施例2的外部时钟输入部70、增量计数器120等)而获得上述效果。
实施例5图5是表示本发明实施例5的微型计算机的主要部分的结构的方框图。
如图5所示，CPU1输出的用以选择字线的地址信号中除最低有效位(bit)地址以外的主地址信号AD1输出到主解码器400A，最低有效位地址信号AD2输出到最低有效位地址加工部400D。
主解码器400A基于主地址信号AD1进行解码处理并输出主解码结果S1。
状态切换部400B基于由状态信号设定部5获得的状态信号，在状态信号指示正常状态时将主解码结果S1原样输出，作为选择解码结果S2，在状态信号指示停止状态时输出固定数据(全部“0”(“L”电平))作为选择解码结果S2。
另一方面，最低有效位地址加工部400D基于最低有效位地址信号AD2，将最低有效位地址位信号B与反相最低有效位地址位信号B中的一方设定为“H”电平，将另一方设定为“L电平”。
副解码器400C基于选择解码结果S2与最低有效位地址位信号B以及反相最低有效位地址位信号B，进行存储单元群501的字线491、492、…、498、…(以下，称为“字线491～498”)的电位设定。
由上述主解码器400A、状态切换部400B、副解码器400C及最低有效位地址加工部400D构成字线地址解码电路400，由状态切换部400B、副解码器400C及最低有效位地址加工部400D构成副解码部。
图6是表示图5所示的字线地址解码电路400的主要部分的结构的电路图。图6中省略了最低有效位地址加工部400D的图示。
字线地址解码电路400的输入端通过地址总线与CPU1的程序计数器(未作图示)等相连，同时其输出端通过字线491～498与ROM等存储部的存储单元群501相连。
主解码器400A中设有分别对选择字线的地址的除最低有效位以外的主地址信号AD1进行解码的解码器401、402、403、404、…(以下，称为“解码器401～404”)。
解码器401的第一级有NAND门G11～G13，第二级有倒相器G21～G23，第三级有NAND门G30，当预先已对应上的主地址信号AD1(除最低有效位以外的地址信号)被输入时输出“H”电平，除此以外的情况输出“L”电平。另外，图6中对解码器402～404未作详细的图示，它们设有与解码器401的图示相同的电路。因此，基于主地址信号AD1，只有解码器401～404中的一个解码器的输出成为“L”电平。
状态切换部400B中设有NAND门411、412、413、414、…(以下，称为“NAND门411～414”)，倒相器421、422、423、424、…(以下，称为“倒相器421～424”)，NOR门431、432、…、438、…(以下，称为“NOR门431～438”)，信号线410，以及倒相器420。
具体地说，由状态信号设定部5供给的状态信号经由倒相器420供给信号线410。然后，解码器401～404的输出端被连接到NAND门411～414的一个输入端，信号线410被连接到其另一输入端。NAND门411～414的输出被供给倒相器421～424的输入端。
副解码器400C中，NOR门431、433、435、437的一个输入端共同连接于信号线453，其另一输入端与倒相器421～424的输出端相连。NOR门432、434、436、438的一个输入端共同连接于信号线452，其另一输入端与倒相器421～424的输出端相连。
而且，副解码器400C的信号线452被供给最低有效位地址位信号B，信号线453被供给反相最低有效位地址位信号B。
在这种结构中，由于状态信号设定部5被供给指示正常状态的“L”电平的状态信号时信号线410成为“H”电平，主解码器400A的输出(图5的主解码结果S1)成为有效，并供给NOR门431～438的一个输入端。结果，按照解码器401～404中“L”电平(选择状态)的输出信号和最低有效位地址位信号对B、B的“H”/“L”电平，执行从字线491～498中选择任意一条的所谓正常的字线选择动作。
另一方面，由于在停止状态时状态信号设定部5被供给指示停止状态的“H”电平的状态信号时信号线410成为“L”电平，因此，主解码器400A的输出全部成为无效，NOR门431～438的一个输入全部固定于“L”电平(图5的选择解码结果S2全部为“0”)。结果，按照供给信号线452、453的最低有效位地址位信号对B、B，相邻的字线491～498必然被交互地设定于“H”、“L”、“H”、“L”电平。
由于具有以上的结构，在本实施例5的微型计算机中，通过在停止状态对字线每隔一条地设定不同的电位，并在该状态测定电源电流，能够高精度地检测出字线的短路等缺陷(漏电缺陷)。
并且，将与正常工作时相同的信号即选择字线的地址信号原样使用，作为用以对字线设定值的信号源。因此，由于在正常状态和停止状态均能使用字线地址解码电路，能够减少附加电路从而降低制造成本。
实施例6图7是表示本发明实施例6的微型计算机的主要部分的结构的电路图。
如图7所示，ROM等存储部的存储单元群501内的多个存储单元(未作图示)布置成矩阵状，在行单位上与字线491～498相连接，在列单位上与位线540、541、…、549、…(以下，称为“位线540～549”)相连。
字线491～498由作为字线选择电路的字线地址解码电路500加以解码。字线地址解码电路500与实施例5的字线地址解码电路400相同，设有主解码器400A、副解码器400C以及最低有效位地址加工部400D(图7中未作图示)，同时还设有状态切换部500B，取代状态切换部400B。
状态切换部500B由倒相器521、522、523、524、…(以下，称为“倒相器521～524”)，NAND门511、512、513、514、…(以下，称为“NAND门511～514”)，信号线410，以及倒相器420构成。
由状态信号设定部5供给的状态信号经由倒相器420供给信号线410。倒相器521～524接受解码器401～404的输出，NAND门511～514的一个输入端接受倒相器521～524的输出，其另一输入端共同连接于信号线410。再有，字线地址解码电路500的其它结构与实施例5的字线地址解码电路400相同，因此省略说明。
另一方面，位线540～549与读写用输入输出缓冲器(未作图示)等相连，同时与相当于位线电位设定部的开关电路群560相连。
开关电路群560设有与位线540～549电连接的开关电路550、551、…、559、…(以下，称为“开关电路550～559”)，这些开关电路550～559在来自状态信号设定部5的状态信号为“H”电平时共同成为导通状态，在“L”电平时共同成为截止状态。
开关电路550、552、554、556、558在导通状态时与接地布线L0电连接，开关电路551、553、555、557、559在导通状态时与电源布线L1电连接。
在这种结构中，在正常状态时状态信号设定部5被供给“L”电平的状态信号时，解码器401～404中的一个输出成为“L”电平，因此，NAND门511～514中的一个输出成为“L”电平，结果，字线491～498中的一条被选择，对存储单元群501执行伴随正常的读出写入动作的正常的字线选择动作。此时，开关电路群560的开关电路550～559全部为截止状态。
另一方面，在停止状态时状态信号设定部5被供给“L”电平的状态信号时，主解码器400A的解码结果被设为无效，NAND门511～514强制地成为“H”电平。结果，最低有效位地址位信号对B、B也被设为无效，字线591～598全部被强制地固定为“L”电平，从而成为非选择状态。
而且，开关电路群560内的全部开关电路550～559成为导通状态，相邻的位线540～549交互地设定于“H”、“L”电平。
由于具有以上的结构，实施例6的微型计算机通过在停止状态对相邻的位线540～549每隔一条地设定不同的电位，并按这种状态测定电源电流，能够高精度地检测出位线540～549的短路等缺陷(漏电缺陷)。
并且，由于使用与正常工作时相同的信号即选择字线的地址信号作为在字线上设定值的信号源，与实施例5相同，在字线地址解码电路500中能够减少附加电路从而降低制造成本。
发明效果如以上说明，由于本发明第一方面的微型计算机，能够在特殊状态时用数据存储部存放的设定数据对多条信号线进行电位设定，无需另设测试信号供给源对多条信号线进行测试用的电位设定。结果，能够获得检测出传送CPU的信号的多条信号线中的缺陷的、低成本的微型计算机。
本发明第二方面的微型计算机，在特殊状态时只基于最低有效位的地址信号进行多条字线的电位设定，从而，能够对按照正常地址顺序配置的多条字线交互地进行“H”、“L”电平的电位设定，结果，通过在这种状态下测定电源电流，能高精度地检测出字线的短路等缺陷。
另外，在正常状态时，通过主解码器和副解码部，基于主解码结果和最低有效位的地址信号，进行将多条字线中的任意一条设定为选择状态的电位的正常的字线选择动作，因此，在字线选择装置中，能够减少附加电路从而降低制造成本。
本发明第三方面的微型计算机，这样进行设定在特殊状态时由字线选择装置将多条字线全部设为非选择状态，且由位线电位设定部将多条位线的电位预先设定。因此，例如通过预先设定能对多条位线交互地进行“H”、“L”电平的电位设定并在该状态时测定电源电流，能够高精度地检测位线的短路等缺陷。
另外，由于在正常状态时，字线选择装置基于地址信号进行在多条字线中选择一条的正常的字线选择动作，在字线选择装置中，能够减少附加电路从而降低制造成本。
权利要求
1.一种微型计算机，其中设有CPU，对应于所述CPU的输出信号设置的多条信号线，可基于外部信号存放与所述多条信号线对应的设定数据的数据存储部，在激活状态时，将所述CPU的输出信号传送到所述多条信号线的第一信号传送装置，在激活状态时，将所述数据存储部的所述设定数据传送到所述多条信号线的第二信号传送装置，以及控制所述第一与第二信号传送装置的激活/去激活的信号传送控制装置；所述信号传送控制装置，在接受状态信号且该状态信号指示正常状态时，只将所述第一信号传送装置设为激活状态，当所述状态信号指示特殊状态时，只将所述第二信号传送装置设为激活状态。
2.如权利要求1所述的微型计算机，其特征在于所述外部信号包含串行数据；所述数据存储部具有多位结构，并含有数据存储部，它通过一边将所述外部信号移位一边获取来存放所述设定数据。
3.如权利要求2所述的微型计算机，其特征在于所述数据存储部含有所述微型计算机正常工作时作为串行I/O使用的数据存储部。
4.如权利要求1所述的微型计算机，其特征在于所述外部信号含有按预定的计时进行预定的信号移位变化的计时用信号；所述数据存储部具有多位结构，它包含对所述计时用信号的所述预定的信号移位变化的次数作为所述设定数据进行计数的数据存储部。
5.如权利要求4所述的微型计算机，其特征在于所述数据存储部含有所述微型计算机正常工作时用作计时器的数据存储部。
6.一种微型计算机，其中设有输出多位的字线选择用地址信号的CPU，有多条字线的存储部，基于所述地址信号中除最低有效位的地址信号以外的主地址信号进行解码处理并获得主解码结果的主解码器，以及接受所述主解码结果、所述最低有效位的地址信号以及状态信号，设定所述多条字线的电位的副解码部；所述副解码部在所述状态信号指示正常状态时，基于所述主解码结果和所述最低有效位的地址信号，将所述多条字线中的一条设定于选择状态的电位，当所述状态信号指示特殊状态时，只基于所述最低有效位的地址信号设定所述多条字线的电位。
7.一种微型计算机，其中设有输出多位的地址信号的CPU，有多条字线与多条位线的存储部，在接受状态信号且该状态信号指示正常状态时，基于所述地址信号选择多条字线中的一条，当所述状态信号指示特殊状态时，将所述多条字线全部设为非选择状态的字线选择装置，以及在接受状态信号且该状态信号指示特殊状态时成为激活状态，并按预先确定的方式设定所述多条位线的电位的位线电位设定部。
全文摘要
本发明的微型计算机对应于总线布线(11～16)设有在停止状态时设定电位的移位寄存器(20)，移位寄存器(20)与来自外部时钟输入部(70)的外部时钟信号同步，从外部数据输入部分(60)串行地输入设定数据用信号，从而能够保持设定数据。移位寄存器(20)内的设定数据经由激活状态的缓冲器(51～56)供给总线布线(11～16)。缓冲器(51～56)在状态信号为“L”电平(指示停止状态)时成为激活状态。从而，提供能够检测出传送CPU的信号的字线等多条信号线中的缺陷的、低成本的微型计算机。
文档编号G11C7/10GK1530663SQ20031012447
公开日2004年9月22日 申请日期2003年12月24日 优先权日2003年3月10日
发明者谷川浩一 申请人:株式会社瑞萨科技