存储电路中动态存储单元之更新方法及存储电路的制作方法

专利名称：存储电路中动态存储单元之更新方法及存储电路的制作方法
技术领域：
本发明关于一种用于一存储电路中更新动态存储单元的方法。再者，本发明关于一存储电路具有一存储单元阵列且具有一更新电路用以更新存储单元。
一动态存储单元经常具有一储存电容，其可以在可开关的模式中经由一存储晶体管被连接到一位线。存储晶体管系经由一字线来驱动，存储晶体管的开或阻挡根据一激活信号来指定。在存储单元读取期间，首先存储晶体管系藉由激活信号被打开且储存在储存电容中的电荷涌入连接到存储单元的位线。
在一动态存储电路中，位线在每一例子中以成对方式被配置，一激活信号造成一储存电路仅被连接到一位线对之位线其中之一。流动到位线之储存电容的电荷引发一充电电位差异在位线对之位线上，其系藉由一连接到位线对之感应放大器而放大。在此例中，具有较低电位之位线之充电电位系被充电到一低充电电位以及具有较高电位之位线之电位系被充电到一高充电电位。因此，一方面来说，低储存电荷系以一信号可在感应放大器的输出端被读取的方式被放大且，另一方面来说，被储存的信号系被写回到存储单元读取，因此被储存的充电信息在充电信息已经从存储单元被读出之后不会遗失。存储单元遗失电荷，且因此储存在其中的信息，不仅在存取存储单元的期间，也在漏电流之中。为了此原因，一集成电路之每一存储单元习惯性地具有储存其中的信息再次被写入。此操作系被称为更新。
存储单元本来系藉由对应的字线之一激活来更新，电荷从连接至字线之存储单元的储存电容流到一分别的位线对之位线其中之一，其越过字线。在位线上的结果电荷差异系藉由个别的感应放大器来放大，连接到存储单元之位线电位系被充电至一高或低充电电位，依赖于储存在存储单元中的充电信息。由于字线仍然维持激活一段时间，其中感应放大器放大电荷差异，电荷可自位线被放大的电位流回进入存储单元。
存储单元之更新系在规律的间隔被重复，因此在储存电容中由于漏电流或者类似的其它原因所引起的电荷损失并不会导致充电信息的遗失。在一字线上更新操作之间的时间期间系被选择以使存储单元的容量可在每一更新操作期间被确实地读出。
在一具有动态存储单元的存储电路中循环的更新操作本质上决定一动态存储电路之电流消耗。在此例中，电流消耗系仅部分地被写入存储单元的电荷所决定。其它电流消耗明显的因素包含由周边装置电路所占用的电流以及大体上依赖字线之周期性的驱动之频率。
电流消耗对于动态存储电路是一明显的系数。特别是行动应用，需要电流消耗尽可能的被降低。因次，特别地，动态存储单元之更新构成电流消耗中一相当大的因素，因此本发明之一目的系提供一更新动态存储单元之电流节省方法。本发明再一目的系提供一存储电路具有一更新电路骑具有一尽可能低的电流消耗。
目的系由根据申请专利范围第1项所述之方法以及根据申请专利范围第8项所述之存储电路达成。
本发明之其它优点系说明于附属申请专利范围中。
本发明之一第一观点提供一种方法用于一存储电路中更新一动态存储单元。存储电路具有配置再一字线以及一位线对之一位线之存储单元。在读出之后，位线对之位线电位系被充电到一共享中心电位。在存储单元读出期间，字线被激活且在位线对之位线上一由其所引发之一电荷差异系被分开成一高充电电位以及一低充电电位。在存储单元更新期间，字线系被激活。位线对之位线充电电位系被分开，依赖存储单元之充电信息，在一高更新电位以及一低更新电路的方向。在存储单元更新之后，字线被去能且位线对之位线电位系被充电至一更新中心电位。高更新店位以及更新中心电位之间的电位差异系大于高充电电位以及共享中心电位之间的电位差异。
根据本发明之方法具有的优点为，在更新期间，充电信息系被储存于存储单元中一较长的时间。由于增加高更新店位以及更新中心电位之间的电荷差异，高更新电位需要，对于相同的漏电流作用，比关于高充电电位与共享中心电位之间的一电位差异有一较长时间来更新其更新中心电位。结果储存在存储单元的电荷被储存一较长时间，因此存储单元必须较少频率地被更新。换句话说，存储单元更新所使用的更新频率可因此被降低。
因为机体存储电路之电流消耗依赖于一大范围的更新频率，因此可能降低一存储电路中的电流消耗。此为可能因为电流消耗系不仅被引导至存储单元的电荷所决定，且由相同频率被操作的周边装置电路来决定，即，更新频率。当电荷写入存储单元时，即到储存电容器，大致上线性依赖可能的最小更新频率且，结果，不可能去达成电流消耗上的一缩减，特别是其可能明显地降低外围电路之电流消耗，例如驱动存储单元。
较佳地，更新存储单元之充电信息对象之高更新电位系大于从一已定位的存储单元读出信息之高充电电位。此表示增加高更新电位与更新中心电位之间之电荷差异之一简单的可能性，因此，对于更新操作来说，必须使其对感应放大器有用仅仅一电位大于高充电电位，例如用于从存储单元读取或写入。
对于增加电位差异之一再一可能性包含降低更新中心电位关于共享中心电位在存储单元读出期间。以此方式，高更新电位以及高充电电位可能被选择为相似的且，在同时，可能去增加存储单元中的信息的保存时间。
如一可选择的，中心电位可能位于低与高更新电位之间的中心，因此分开成一高以及一低更新电位可能大致上对称于中心电位而被实施。
较佳地，字线在更新期间比在字线之存储单元其中之一的读出期间维持激活一较短的时间期间。因为字线系经常在一高电位被激活，漏电流从字线流过，因此必须维持字线的高电位。如果字线再一较短时间期间被激活，则其中漏电流流自字线之时间期间可被缩减。亦可能以此方式降低字线译码器之电流消耗其根据激活信号来激活字线。
其可能提供的是存储单元之更新系以一自身更新操作来实施。一自身更新操作系被开始如果存储电路不被存取一相对长的时间。在存储电路中所提供之一自身测试电路接着确认更新藉由存储电路自身而无外部的控制被执行。
再一选择，中心电位亦可能位于低以及高充电电位之间的中心，如同在存储单元读出期间所使用。
在一字线之存储被周期性地更新之后的更新周期系较佳地仅在第一更新之后在一写以及/或读的存取到相关存储单元之后增加，因为仅在其后在高更新电位以及更新中心电位之间增加的电位差异系可用于存储单元。此提供特别是当高更新电位关于高充电电位系被增加。
本发明之一再一观点提供一存储电路具有一存储单元阵列具有一存储单元配置在一字线以及一位线对。存储电路具有一更新电路用以更新存储单元。对于更新存储单元，更新电路激活字线以供应存储单元之充电信息对象到位线对之位线其中之一。位线对系被连接到一感应放大器以分开位线对之位线之间的电荷差异成为一高充电电位以及一低充电电位。更新电路系更被配置以此方式以使用一高更新电位以及一低更新电位到感应放大器在更新期间，因此，在更新期间，位线对之位线其中之一的电位系在高更新电位的方向被充电以及位线对之其它位线系在低更新电位的方向被充电。在此例中，根据本发明，高更新电位系大于高电荷电位。
在此方式中，为了更新目的，位线在字线激活之后，取得一较高电位由于从存储单元流动之电荷被拉到一较高电压电位比高充电电位经常被达成在相关存储单元读出期间。因为字线仍然激活直到具有高更新电位之位线已经几乎或完全被达到高更新电位，此电位系被写回到存储单元，即储存电容器。一较高的电荷在存储单元中具有结果为存储单元电荷与在去能字线之后充电到位线之中心电位之间的电位差异系大于当存储读取以及/或写到存储单元且存储单元因此留住充电信息时间长于一存储单元被充电仅到高充电电位。在此方式中，储存在存储单元中的充电信息可更加可靠地被储存。
其可能被提供的是更新电位实施存储单元之一第一更新在一写/读存取到存储之后的一第一时间期间之后且实施存储单元之一再一更新在一第二时间期间之后，第一时间期间少于第二时间期间。第一时间期间系由最大时间来决定，其中存储单元之充电信息可被可靠地读出。因为存储单元，即储存电容器，可被充电至多具有一高充电电位在写/读存取之后，存储单元之第一更新必须被实现再一第一时间期间，在其后存储单元之充电信息不会遗失。因为第一更新系以一高更新电位实现，其系必须-在存储单元根据储存的信息被以一高电位充电的例子中-实行第一更新在一比随后另外的更新操作更短时间期间之后。
其可能提供的是更新电路，在存储单元之更新期间，留下字线被激活仅仅直到具有较高电位之位线对之位线具有一充电电位较高一经定义电位量，当在一写/读存取之后期间一高充电电压系被写入到存储单元。此使其可能去确认存储单元之充电信息在更新操作期间系被留住一较长时间。此外，较短时间期间的结果，其中字线被激活，其可能去降低漏电流在字线上于被激活的状态中因为字线系在一高电位仅维持一较短时间期间。
一本发明之再一观点提供一另外的存储电路。存储电路具有一充电等化装置用以在存储单元已经读出以及/或写入之后充电位线对之位线到一共享中心电位。更新电路系被连接到充电等化装置以此方式在存储单元之更新之后来充电位线对之位线到一更新中心电位。在此例中，更新中心电位系被选择少于共享中心电位。此亦使其可能去增加更新期间高更新电位以及被侦测关于存储单元之充电信息之电位之间的电位差异，因此电荷系被留住一较长时间。此不需要的是高更新电位被选择为较大于高充电电位，因此其不必须增加在感应放大器之驱动中的电路结构。
本发明之一较佳实施例系更加详细被解释于下参考随附的图标，其中第1图显示根据本发明从一存储电路之一细部；第2图显示根据先前技艺用于更新一动态存储单元之方法之一计时图标；第3图显示根据本发明用于更新一存储单元之方法之一计时图标；第4图显示一图标说明存储单元之一放电由于漏电流；以及第5图显示根据本发明之一另外存储电路之一细部。
第1图说明从根据本发明之一存储电路之一细部图。存储电路具有一存储单元阵列1，其中存储单元2系被配置在字线WL以及位线对BLP。存储单元2系以此方式被配置使得一存储单元2系被配置仅在字线WL以及位线对之一位线BL其中之一之间的交叉点上。
存储单元2在每个例子中具有一存储晶体管T以及一储存电容C。存储单元2之信息系被储存如充电信息于储存电容C中关于一中心电位使用于储存电容。储存电容C可经由存储晶体管T被连接到位线对BLP之位线BL其中之一。存储晶体管T系被连接到对应的字线藉由其控制输入端。
在字线WL之激活上，即在字线WL上一从一低电位到一高电位的过度期间，存储晶体管T系开关到开的状态，因此储存电容C系被连接到位线BL。储存在储存电容C中的电荷流到相关的位线BL上且引发一电荷差异在位线对BLP之两个位线BL之间。字线WL之激活系藉由一字线译码器3被实施，其译码一字线地址且激活字线WL之一根据字线位置因此来定位位线对BLP之存储单元。字线WL在每一次存储单元2被读出以及写入时系被激活。
每一位线对BLP系被连接到一感应放大器4，其，在存储单元2之激活之后被读取，放大存在于位线BL上的电荷差异。感应放大器4系以此方式被装配以提高位线BL其显出两位线电位之较高的电位在一高充电电位方向且提高位线BL之电位其显出两位线电位到一较低充电电位之较低电位。此增加在两位线对BLP之位线BL上的电荷差异。
字线WL维持激活直到放大操作大致上结束，因此储存电容C的电荷，其系一开始由于流到对应的位线上而遗失，再次被充电到对应的充电电位在藉由感应放大器4的放大操作期间。仅当时为字线WL被去能，因此充电信息，其接着已经被写回存储单元2，被保存。在同时，感应放大器4输出在两数据线5之电位差异，因此符合存储单元读取之充电信息的数据可被输出外部地经由一信息总线。
一旦已定位的字线WL已经被去能且读出的信息已经经由数据线5被读出，位线对BLP之位线BL必须被返回到一共享中心电位接着以使在位线对BLP之相同或下一存储单元2可计算。在此例中，中心电位必须位于一电位范围其中感应放大器4可最佳地侦测一小电荷差异在两位线BL上且可以放大其正或负方向。因此，电荷差异在中心电位的范围中应该可以在一较低电压电位以及一较高电压电位的方向放大到一足够的量。
感应放大器4之高与低充电电位系藉由一控制电路6被提供，其，为此目的，系被连接到感应放大器4经由一第一电位线路7用于低充电电位以及一第二电位线路8用于高充电电位。一接地电位系较佳地被供应作为低充电电位经由第一电位线路7。
一旦充电信息在一读取操作或一写入操作之后已经被写入储存电容C，储存电容经由漏电流失去电荷。漏电流具有储存电容C的电荷接近中心电位的效果，因此较少电荷可流到相关的位线上当存储晶体管被激活时。在位线对之位线之间的电位差异之一特定起增值之下，感应放大器4不能接着侦测且可靠地放大位线BL上过小的电荷差异。特别是当一正电荷被储存在储存电容C时，其拉高被连接的位线BL到一较高的电位，漏电流相较于一储存电容C系特别大，其已经储存一负的电荷(关于中心电位)其拉高位线在一较低充电电位的方向。
在储存电容C之电荷因此掉到一特定起增值之下之前，因此需要更新存储单元2中的充电信息。在更新期间，以与一读出或写入操作期间相同的方法，连接到存储单元2之字线WL系被激活。此具有效果为残余的电荷在储存电容C中流到被连接的位线BL上且感应放大器4分开位线对BLP之位线BL之充电电位。那就是说，经常地，电位其中之一系被拉到一低充电电位以及个别的其它位线之电位系被拉到一高充电电位。低与高充电电位系被感应放大器4藉由控制电路6指定。
存储单元2系在周期时间间隔被更新，其中一字线WL在其它为了更新存储单元2被激活之后位于其上。字线译码器3以及其它外围电路(未显示)在以对应的更新频率造成更新周期之更新期间系被驱动。此引起，在字线译码器3以及其它外围电路中，一电流消耗系大体上依赖于更新频率。
此发明的一目的系降低更新频率，因此其可能降低存储电路之电流消耗。此在其中被达成的是，在存储单元2之更新期间，感应放大器4系被供应以一低更新电位以及一高更新电位经由第一以及第二电位线路7，8。高更新电位，特别地，系大于高充电电位因为一正电荷，特别地，在储存电容C中相较于储存电容C中一负储存电荷系易受到较高漏电流的影响。低更新电位较佳地实质上符合低充电电位，因此其系不需要提供一电位来源用于提供一分开的低更新电位。
为此因素，存储电路6具有一第一电位来源9以及一第二电位来源10。第一电位来源9供应高充电电位藉其感应放大器4系被供给如果一充电信息对象系倾向于从一存储单元2被读取。如果没有充电信息倾向被读出，而仅坐落在位线对之存储单元的内容被更新，则第二电位来源10系被连接到第二电位线路8以使高更新电位可用于感应放大器4。
一转换开关11系配置在第二电位线路8以及第一与第二电位来源9，10之间，其转换在一读/写模式以及一更新模式之间的开关改变根据从一更新电路13之一控制信号。
在读/写模式期间，高充电电位出现在感应放大器4系朝上地藉由一快速存取到存储单元的时间倾向可能而被限制。越大电荷差异进入感应放大器其中放大位线BL之电位，则位线之充电电位再次被等化为一共享中心电位的时间需求越长。此局限一存储单元可在一先前存取到相同位线之一存储单元之后被存取的迅速性。为了此因素，在现今习惯上的存储电路中，高充电电位系被限制在接近1.8伏特。
因为存取时间在更新操作期间系实质上不重要，其系需要在更新模式中增加储存在储存电容C中的电荷相关于正常储存在读/写模式中的电荷，且如此做以接受充电电压在位线BL上之等化将藉此被拉长。此系不为关键性的因为可能拉长周期性的更新之间的时间周期，藉其亦拉长个别的字线激活之间的时间期间。
更新电路13系根据一外部指定的更新指令被激活且系被连接到字线译码器3以指定更新地址，根据字线WL，在其上存储单元系倾向于被激活以用来更新。
控制单元6此外控制一等化晶体管12，其系被连接在每一位线对BLP之位线之间且连接位线到彼此根据一等化信号，藉其等化在位线上的电荷。因此，一中心电压VBLEQ系通常被假设，其系在具有较高充电电位之位线以及具有较低充电电压之位线之间。
第2图说明一计时图标指示时间信号量变曲线在字线激活信号以及位线对之位线上的电压之间。其可看到的是，在字线WL激活之后，即字线WL设定从一低电位到一高电位，连接到对应的位线对BLP之存储晶体管T系被激活，因此存储单元2被连接到的位线BL之电位提高给予储存电容关于中心电位VBLEQ一对应高的电荷，而互补的位线/BL之与其相关的电位在中心电位维持不变。在一瞬间TA，感应放大器4开始放大被侦测的电荷差异且提高具有较低充电电压之位线，即存储单元不配置于其上之位线，在一低充电电位的方向，例如接地电位，以及较高充电电位之位线系出现在高充电电位VBLH之方向。
字线维持激活直到充电电位在位线已经大致上到达由感应放大器之位线指定所需要的值，因此电位系以一电荷的形式被写回储存电容C。字线一被去能，储存在储存电容中的充电信息就被保持，无关于位线之电位在去能之后再次被等化的事实。
等化系以藉由控制电路6驱动之等化晶体管12的协助实现。时间期间直到去能字线系被称为TRAS且字线之去能与两个字线之中心电位之到达之间的时间期间称为TRP。
第3图说明字线激活信号以及位线对BLP之位线BL在更新操作期间之充电电位依照根据本发明之方法。第3标说明字线激活信号以及以一虚线方法习惯上存储模块之位线上的充电电位之量变曲线。虚线说明大致上符合根据第2图之信号曲线。
由于高充电电位藉由一差异电压值ΔV增加到高更新电位，首先中心电位VBLEQ改变，其系被假设基于位线BL上的等化晶体管12激活之上。从那继续进行，储存电容C之充电信息系被使用于位线以及感应放大器4系随后被激活，即在TA瞬间，因此具有较高充电电位之位线电位被拉到高读取电位且具有较低充电电位之位线电位系被拉到低读取电位，其符合所示范例中之低充电电位。
字线WL之去能实质上终止写入充电信息回到储存电容C的步骤。此可被实现当高或低更新电位一到达位线上。然而，其亦可在高更新电位达到之前以及瞬间电位在位线上超出高充电电位之后被实现。由于高更新电位，在位线上的电压曲线的梯度系实质上较高，因此高充电电位系被达到或者超过一较短的时间。此更加使得缩短字线激活信号之激活时间为可能，且因此降低时间期间其中漏电流在激活时间期间从字线流过。此亦可作出一贡献来降低存储电路之电流消耗。
第4图说明保留时间TREF，其系为时间期间，在期间存储单元之充电信息-给予一储存电荷大于中心电压-可被迅速地读出且没有任何错误或可被迅速地更新且无任何错误，如何依赖于高充电电位或高更新电位。其可被看出的是高更新电位中关于高充电电位VBLH的增加造成一不非明显的增加保留时间为ΔT，在期间，存储单元之充电信息系被维持。增加时间期间TREF的原因是位线电位起因于最小电位差异在位线之间在存储单元已经连接到位线其中之一之上系被冲击仅在一较长时间期间之后。在存储单元之充电电位之一增加因此导致保留时间TREF拉长一差异时间ΔT。
本发明的例子中不可或缺的是增加中心电压VBLEQ以及高更新电位之间的距离，藉其增加电压范围，储存电容之充电电位系因此被容许衰退。此可能由于高充电电位在更新期间被增加到一高更新电位，中心电压VBLEQ同样地被增加如果中心电压VBLEQ，如同在第1图中所示之电路图，实质上起因于高充电电位以及低充电电位之等化。因此，存储单元之充电电位藉由电压差异系被容许衰退更多，且增加大约高更新电位以及高充电电位之间的差异的一半。
第5图说明本发明再一实施例。在此实施例中，不可或缺的是中心电位系不被藉由一等化晶体管12在去能对应的字线之后来等化位线之充电电位来达到，而中心电位系被指定藉由一固定的电位来源。此系实质上藉由两个额外的等化晶体管14被实现，其控制端系被连接到控制单元6，且两额外等化晶体管14系因此依照一对应的控制信号同时地被激活或关上。
额外的等化晶体管14系以串联方式被连接，一中心电位自一第三电位来源15被使用于晶体管14之间。第三电位来源15提供一中心电位到其每一位线对之位线在读/写模式中在去能字线之后系被充电。一第四电位来源16系被提供，其可被连接到额外的等化晶体管14以相同的方式如第三电位来源15经由一额外的改变开关17。第四电位来源16提供一等化中心电位，其系少于由第三电位来源15所提供之中心电位。额外的转换开关17系被连接于更新电路13之控制下，因此在更新期间，位线被充电到被降低的更新中心电位当个别的字线WL一被去能时。
其亦可能，依照一再一实施例，增加高更新电位关于高充电电位，但是维持中心电位在相同电位等级在读/写操作以及更新操作期间均如此。此相同地使其可能去增加电压范围超过，储存电容C之充电电位在更新操作期间系被容许衰退。
有关的事物系实质上为一增加电位范围的母体，其中存储单元仍然可以被正确地读出在更新期间。
位线充电逆转之电流消耗系由于一增加的高更新电位被增加，但是此增加的电流消耗系再次藉由拉长的更新周期补偿且因此较少的每单位时间更新存取。因此，更新存储单元的方法的优点主要地存在外围电路之电流的节省，其驱动存储单元阵列1。在一传统存储模块用与不用根据本发明之更新方法之一典型的电流分布系说明于下表
所说明的数值关于一存储电路其中高充电电位将被增加0.1伏特。在范例中显示，此导致更新周期的拉长10％且因此造成整体电流节省之一降低接近4％。
当读/写操作与更新操作之间改变，更新周期系被容许拉长依照增加的更新电压仅当高更新电位已经被写入至少一次到存储单元中，其系倾向被更新。
特别地，其系有利于实行根据本发明的方法，在一自身更新模式期间。在自身更新模式期间，更新操作的控制系藉由存储电路来执行，特别是藉由更新电路13，且系不被外部指定。为了控制自身更新模式，一开始信号以及一停止信号被传送从一控制电路到存储模块，没有其它命令在开始信号以及停止信号之间被送到存储模块。
如果，在自身更新模式中，一更新在更新模式之时间临界终点期间系被执行，则一具有习惯上计时的传统更新操作必须被执行以避免来自于其之计时冲突。
参考符号列表1存储单元阵列2存储单元3字线译码器
4感应放大器5数据线6控制电路7第一电位线路8第二电位线路9第一电位来源10 第二电位来源11 转换开关12 等化晶体管13 更新电路14 另一等化晶体管15 第三电位来源16 第四电位来源17 另一转换开关WL 字线BL 位线BLP 位线对
权利要求
1.一种用于更新一存储电路中之一动态存储单元的方法，该存储单元(2)配置于一字线(WL)以及一位线对(BLP)之一位线(BL)，在该存储单元(2)的读取期间，该字线(WL)被激活且在该位线对(BLP)之该位线(BL)上隔离其所引发的一电荷差异为一高充电电位以及一低充电电位，在读取之后，该位线对(BLP)之该位线(BL)之电位被充电到一共享中心电位，在该存储单元(2)的更新期间，该字线(WL)被激活，以及该位线对(BLP)之位线(BL)的充电电位被分离，依赖该存储单元(2)的充电信息，在一高更新电位以及一低更新电位的方向，以及，在该存储单元(2)的更新之后，该字线(WL)被去能且该位线对(BLP)之位线(BL)的电位被充电到一更新中心电位，其中在该高更新电位以及该更新中心电位之间的电位差异系大于高充电电位以及中心电位之间的电位差异。
2.根据申请专利范围第1项所述之方法，其中该高更新电位系大于该高充电电位。
3.根据申请专利范围第1或第2项所述之方法，其中该中心电位系大于该更新中心电位。
4.根据申请专利范围第2项所述之方法，其中该中心电位位于该低以及高更新电位之间的中心。
5.根据申请专利范围第1至第4任一项所述之方法，其中该字线(WL)在更新期间比在读取存储单元(2)其中之一期间具有一较短时间期间维持激活。
6.根据申请专利范围第1至第5任一项所述之方法，其中该存储单元(2)之更新系实施于一自身更新操作中。
7.根据申请专利范围第1至第6任一项其中一项所述之方法，该更新周期之时间期间之后该存储单元(2)系周期性地被更新而在一写以及/或读的存取到该存储单元(2)之后在该第一更新之后被增加。
8.根据申请专利范围第7项所述之方法，其中该更新电路(13)在一读/写存取到该存储单元(2)之后的一第一时间期间之后实施该存储单元(2)之一第一更新且在一第二时间期间之后实施一进一步的更新，该第一时间期间少于该第二时间期间。
9. 根据申请专利范围第7或第8项所述之存储电路，其中该更新电路(13)，在该存储单元(2)的更新期间，留下该字线(WL)激活仅到具有该较高电位的该位线对(BLP)之位线(BL)具有一较高一经定义电位量的充电电位，如同在一写/读存取之后。
10.根据申请专利范围第7至第9任一项所述之存储电路，其中该更新电路(13)，在更新之后，将该位线对(BLP)之该位线(BL)充电到一更新中心电位，该更新中心电位大概位于高与低更新电位的中心。
11.一存储电路具有一存储单元阵列(1)有一存储单元(2)配置在一字线(WL)以及一位线对(BLP)，且具有一更新电路(13)用以更新该存储单元(2)，该更新电路(13)，在该存储单元(2)的更新期间，激活该字线(WL)以供应该存储单元(2)之充电信息到位线对(BLP)之该位线(BL)其中之一，该位线对(BLP)被连接到一感应放大器以将该位线对(BLP)之位线(BL)之间的电荷差异分离成为一高充电电位以及一低充电电位，其中该更新电路(13)系被装备以在更新期间提供一高更新电位以及一低更新电位到该感应放大器(4)，因此，在更新期间，位线对(BLP)之一位线(BL)之电位系被引到该高更新电位的方向，而位线对(BLP)之其它位线(BL)系被引到低更新电位的方向，一充电等化装置(14)被提供用以在该存储单元(2)已经被读取以及/或写入之后将该位线对(BLP)之该位线(BL)充电到一共享中心电位，该更新电路(13)系被连接到该充电等化装置(14)以使该位线对(BLP)之位线(BL)在该存储单元更新之后充电到一更新中心电位，该更新中心电位比该共享中心电位低。
全文摘要
本发明系关于一种用于更新一存储电路中之一动态存储单元之方法，存储单元配置在一字线以及一位线对之一位线，在读取存储单元期间，字线被激活且将位线对之位线上其所引发之一电荷差异分开成为一高充电电位以及一低充电电位，在读取之后，位线对之位线电位被充电到一共享中心电位，在存储更新期间，字线被激活，且位线对之位线充电电位被分开，依赖于存储之充电信息，在一高更新电位以及一低更新电位的方向，且，在存储更新之后，字线被去能以及位线对之位线电位被充电到一更新中心电位，其中高更新电位以及更新中心电位之间的电位差异大于高充电电位与中心电位之间的电位差异。
文档编号G11C11/406GK1542840SQ20041003234
公开日2004年11月3日 申请日期2004年4月2日 优先权日2003年4月2日
发明者M·多勒, M 多勒 申请人:因芬尼昂技术股份公司