专利名称：用于电阻式存储器的集成电荷检测方案的制作方法
技术领域：
本发明涉及存储器件，更具体地涉及一种用于电阻式存储器(resistive memory)的集成电荷检测方案。
背景技术：
数字存储器被广泛用于计算机、计算机系统部件和计算机处理系统。基于存储元件或单元的电阻，电阻式存储器以比特或二进制数字的形式将数字信息存储为“0”或“1”。
电阻式存储器件被构造成阵列，其中电阻元件或单元位于行线(字线)和列线(数字线或位线)的交点上。为了读取或检测存储单元的状态，首先必需通过选择交汇于想要的存储元件的列线和行线来选择想要的存储单元。一旦将想要的存储元件隔离出来，就可以通过在该单元上施加读取电压来读取所选的存储单元。
发明内容
本发明的目的在于一种用于检测电阻式存储元件的集成电荷检测方案。按照本发明的实施例，经过电阻式存储元件的泄漏电流被用来对耦合至数字或位线的电容器进行充电。对应于数字线上的电压的该电容器上的电压被施加到时钟比较器(clocked comparator)的第一输入端。当数字线上的电压超出预定值(由施加到比较器的第二输入端的固定电压和比较器固有的偏移来确定)，并且当接收到时钟信号的前沿时，比较器切换至高状态并且然后从电容器中汲取电荷，直到第一输入端上的电压降至低于第二输入端上的电压或者时钟信号的下降沿出现。那时，比较器切换至低状态并且电容器上的电压又开始建立。如果在下一时钟前沿时第一输入端上的电压再次超过第二输入端上的电压，则比较器又进入高状态。如果代之以第一输入端上的电压低于第二输入端上的电压，则时钟比较器继续其低输出。可以对在固定时段内时钟比较器切换至高状态的次数进行计数，从而提供对存储元件的泄漏电流(因此也就是电阻)的表示。
当结合附图阅读以下描述之后，本发明的其它特征和优点将变得显而易见，其中图1是说明本发明的实施例的集成电荷检测电路的示意图，该检测电路被耦合至电阻式存储单元的阵列；图2是用于本发明的非重叠时钟发生电路的示例性框图；图3是图1的集成电荷检测电路工作的一组时序图；以及图4是示例性计算机系统，其采用包含了本发明的集成电荷检测电路的电阻式存储器件。
具体实施例方式
图1示出本发明的实施例的集成电荷检测电路，该电路被耦合至电阻式存储单元的阵列，这些单元被布置在列线(数字线)与行线(字线)的交点上。所示的为两个示例性的存储单元10a和10b。存储单元10a通过行线15a和数字线20b寻址。存储单元10b通过行线15c和数字线20b寻址。存储单元10a和10b的每一个都包含存取晶体管25和耦合至Vcc/2的电压源的可编程电阻元件30。在下面的讨论中，本发明的电路参考示例性的存储单元10a加以描述。虽然本发明在下面相对于利用存取晶体管25访问的电阻式存储元件(例如电阻元件30)进行描述的，但是本发明也适于与其它访问存储单元的技术一起工作，只要经过所选存储元件的电流被提供给电容器75。
按照本发明，数字线20a、20b、20c和20d的每一条都被连接至各自的集成电荷检测电路35，例如如所示的经各自的列选择晶体管(比如20b-1)被连接至数字线20b。测量电路35由反馈回路构成，该反馈回路包括用于测量经存储单元10a泄漏的电流的时钟比较器40，该电流被存储在数字线电容器75上。电容器75被耦合至比较器40的第一输入端。比较器40在其第二输入端上被提供有内部偏移电压Vos，它也接收到基准电压Vcc/2。按照本发明的电路的工作，比较器40在每次时钟信号Φ1(图3所示)变高时进行一次比较。那时，比较器40将数字线20b上的电压与基准输入(Vcc/2)-Vos进行比较。当数字线20b上的电压超过(Vcc/2)-Vos时，时钟比较器40的输出切换至高。比较器40的高输出使开关42闭合，并使得数字线电容器75上存储的电荷被汲取/转移到另一电容器45上。比较器40的高输出还使开关60打开。当数字线上的电压下降至(Vcc/2)-Vos以下，或者时钟信号Φ1变低时，比较器40的输出变为低，从而使开关42打开并使开关60闭合以将电容器45上的任何电荷吸引到地。每次时钟信号Φ1变高时，进行另一次比较。如果在比较时电容器75上的电压低于比较器40的第二输入端上的电压，则比较器40的输出维持为低。对电容器75进行放电和再充电的过程持续预定的时段。在该预定时段内，计数器65处于使能状态，并且对比较器40的所有从低至高的跃变(transition)进行计数。比较器在该预定时段内从低到高的跃变的次数代表存储元件30或单元10a的电阻。
注意，数字线具有寄生电容并且可以由流经存储单元的电流进行充电，因此电容器75可以为分立的电容器、数字线的寄生电容或者二者的组合。还要注意，存储单元和比较器上的Vcc/2在物理上是联系在一起的。如所述，当比较器40的输出变低以将电容器45上的电荷吸引至地时开关60工作，由此使得在开关42闭合时，电容器45可再次从电容器75中吸取电荷。在可替换的实施例中，可以用读取到的时钟信号Φ2(图3所示)来操纵开关60，该信号相对于时钟信号Φ1(图3所示)是互补的非重叠的。
电容器75的充电和放电以及电容器45的选择性放电利用如图1所示的开关42和60来实现，这些开关根据比较器40的输出状态或者非重叠的时钟信号Φ2的状态(如果被用来控制开关60)而共同担当起将电容器45连接至数字线或者可替换地接地的作用。利用这里的描述，本领域的技术人员将会认识到，开关功能可以以大量不同的电路实现(例如采用晶体管作为开关42和60)，并且也不限于所示的两个开关。
本发明的电路进一步包含在读取期间由使能“EN”信号控制的计数器65，它对比较器40在预定时段内由低变高的次数N进行计数。计数N与电流并且因此也与存储单元10a的电阻成反比。
由数值比较设备70对在计数器65内存储的值N执行数值比较，以在预定的读取周期结束时确定值N以及因此存储单元10a的电阻是高于还是低于阈值，以确定电阻是高于还是低于预定值以指示逻辑为1或0的状态。
在本发明的示例性实施例中，数值比较设备可以下列方式工作来对计数N进行评价。对于电阻式存储单元的高阻值和低阻值的了解是大体上的。因此，例如计数(值N)为10可能代表高阻值，而计数为20可能代表低阻值。因此15的阈值可由比较设备70用来确定所检测的存储单元的逻辑状态。
图2为非重叠时钟发生器的示例性框图，其可在本发明中用来产生互补且非重叠的时钟信号Φ1和Φ2。
振荡器时钟输出513被耦合至与非门500的一个端子。振荡器时钟输出信号513还经逻辑反相器502反相并被连接至与非门501的一个端子。与非门500和501的输出的每一个分别经反相器503、505和504、506两次反相。双反相器(503、505和504、506)的输出511和512的每一个都被耦合至各自的反相器507和508，并且也分别被反馈至与非门501和500的第二个端子。反相器507和508分别输出非重叠的信号Φ1和Φ2(图3所示)。
图3为一组用于操作图1的集成电荷检测电路的时序图。Φ1和Φ2(图3所示)为两个互补且非重叠的时钟信号，它们例如由图2的电路产生。
图3所示的电路操作有三种不同的实例。在最下面的实例中，存储单元的电阻较小。在该实例中，由于电阻极小(这限制了数字线电容器75充电的速度)，因此数字线20b(粗线)被快速拉到Vcc/2。这使得比较器40的输出(COMP OUT)频繁地变高，从而导致数字线电容器75将数字线20b拉低(向着接地)。因此比较器输出(COMP OUT)模拟Φ1。如果电阻很小，小到数字线20b从未被拉低到阈值Vcc/2-Vos以下，则比较器40的输出在每次被时钟信号驱动时都变为高。在该实例中，效果就是始终从位线抽取电荷。
在中间的实例中，存储单元的电阻非常大。在该实例中，数字线20b被快速拉低至Vcc/2-Vos以下。由于高电阻，所以数字线非常慢地充电回到Vcc/2，这导致比较器输出(COMP OUT)在大部分时间保持为低。
在最上面的实例中，存储单元的电阻处于中间范围。比较器40在Φ1的上升沿到来时启动，并且在数字线20b与Vcc/2-Vos之间进行比较。如果数字线20b的电压大于Vcc/2-Vos，则比较器40的输出(COMP OUT)变高。如果数字线20b的电压小于Vcc/2-Vos，则比较器40的输出(COMPOUT)保持为低。比较器40的输出被馈送至时钟计数器65。比较器40在Φ1的上升沿到来时启动，如图3中Φ1上升沿处的虚线所示。也就是，在Φ1前三个脉冲的上升沿，进行了比较并且数字线大于Vcc/2-Vos。在每个Φ1脉冲的上升沿，作了另一比较。在前三个COMPOUT脉冲之后，并在接着的三个Φ1脉冲期间，比较器40的第一输入上的电压小于基准Vcc/2-Vos，所以，COMPOUT在该期间内仍然为低。最后，在第七个Φ1脉冲时，电容器75上的位线电压大于基准Vcc/2-Vos，并且在COMPOUT上产生另一脉冲。
注意，在一切情况下，1/高的比较器输出使得数字线电容75放电，从而引起电压降。存储单元的电阻随后将数字线电压拉向Vcc/2。在最下面的实例/轨迹(trace)中，电压快速被拉回到Vcc/2-Vos之上。在中间的实例/轨迹中，电阻大到需要很长的时间才将电压拉升到阈值水平(level)/取值之上。在所有的实例中，计数器65对预定的读取周期内的COMPOUT脉冲的前沿进行计数，以记录表示存储单元30的电阻的值。
虽然图3示出图1的电路在三种示例电阻值下的操作，但是在大多数数字电路中，存储单元内仅存储两个电阻状态。
图4示出采用电阻式存储器件的示例性处理系统400，该存储器件包含了上面结合图1-3所公开的按照本发明实施例的集成电荷检测电路。该处理系统400包括一个或多个与局部总线404耦合的处理器401。存储器控制器402和主总线桥403也被耦合至局部总线404。处理系统400还可包含多个存储器控制器402和/或多个主总线桥403。存储器控制器402和主总线桥403可被集成为单独的设备406。
存储器控制器402还被耦合至一个或多个存储器总线407。每个存储器总线接纳诸如电阻式存储器件408之类的电路，该电路包括至少一个使用本发明的集成电荷检测电路的电路。电阻式存储器件408可以与存储器卡或存储器模块以及CPU集成。存储器模块的实例包括单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。存储器控制器402还可与高速缓冲存储器405耦合。高速缓冲存储器405可以是处理系统中唯一的高速缓冲存储器。可替换地，其它设备(例如处理器401)也可包含高速缓冲存储器，它们与高速缓冲存储器405构成高速缓冲存储器体系。如果处理系统400包含作为总线主控器或支持直接存储器存取(DMA)的外设或控制器，则存储器控制器402可以实现高速缓冲存储器一致性(coherency)协议。如果存储器控制器402被耦合至多个存储器总线407，则每个存储器总线407可以并行运行，或者可以将不同的地址范围映射到不同的存储器总线407上。
主总线桥403被耦合到至少一个外围总线410。各种设备(例如外设或别的总线桥)可以被耦合至外围总线410。这些设备可包括存储控制器411、各种I/O设备414、次级总线桥、多媒体处理器418和老式(legacy)设备接口420。主总线桥403还可以被耦合至一个或多个专用高速端口422。例如在个人计算机中，专用端口可能是用来将高性能视频卡耦合至处理系统400的加速图形端口(AGP)。
存储控制器411经存储总线412将一个或多个存储设备413耦合至外围总线410。例如，存储控制器411可以是SCSI控制器，而存储设备413可以是SCSI盘。I/O设备414可以是任何类型的外设。例如，I/O设备414可以是局域网接口，例如以太网卡。次级总线桥415可用来使附加设备经另一总线连接至处理系统。次级总线桥415例如可以是通用串行端口(USB)控制器，其用来将USB设备417耦合至处理系统400。多媒体处理器418可以是声卡、视频捕获卡或任何其它类型的媒体接口，它们也可被耦合至诸如扬声器419之类的附加设备上。老式设备接口420用来将老式设备421(例如较早样式的键盘和鼠标)耦合至处理系统400。
图4所示的处理系统400仅是可采用本发明的示例性处理系统。虽然图4示出了特别适合于通用计算机(诸如个人计算机或工作站)的处理架构，但是应当认识到，为了将处理系统400配置为更适合于各种应用，可作公知的修改。例如许多需要处理的电子设备可以利用更为简单的架构来实现，该结构依赖于耦合到电阻式存储器件408和/或存储器缓冲器件404的CPU 401。
虽然已经参考具体的示例性实施例描述和阐明了本发明，但是应当理解，在不偏离本发明的精神和范围的情况下可以作出许多修改和替换。因此本发明不应被视为是由上面的描述进行限定的，而是仅由所附权利要求书的范围进行限定的。
权利要求
1.一种用于电阻式存储器件的集成电荷检测电路，包括耦合至第一电容器的数字线；耦合至所述数字线的比较器，用于确定在所述数字线上的电压是否超过预定的阈值电压水平，所述比较器具有输出，该输出在所述第一电容器上的所述电压超过所述预定阈值电压水平时的第一状态与所述第一电容器上的所述电压小于所述预定阈值电压水平时的第二状态之间进行切换；第二电容器，其根据所述比较器的所述输出被交替地连接至所述数字线和断开与所述数字线的连接，当所述比较器的所述输出处于所述第一状态时，所述第二电容器被连接至所述数字线，当所述比较器的所述输出处于所述第二状态时，所述第二电容器断开与所述数字线的连接；以及计数器，用于对所述比较器切换至所述第一状态的次数进行计数。
2.如权利要求1所述的集成电荷检测电路，进一步包括数字比较电路，用于将所述计数器内的所述计数与预定值进行比较。
3.如权利要求1所述的集成电荷检测电路，其中所述预定的阈值电压水平约为VCC/2-VOS，其中VCC为电源电压，以及VOS为在所述比较器的基准电压输入上的偏移电压。
4.如权利要求1所述的集成电荷检测电路，进一步包括第一开关，用于根据所述比较器的所述输出，交替地使数字线连接至所述第二电容器以及与所述第二电容器断开。
5.如权利要求1所述的集成电荷检测电路，进一步包括第二开关，用于在所述第二电容器与所述数字线断开时使所述第二电容器放电。
6.如权利要求1所述的集成电荷检测电路，其中所述比较器是时钟控制的，并且响应于所述时钟信号的跃变而执行比较。
7.如权利要求1所述的集成电荷检测电路，其中所述第一电容器为分立的电容器。
8.如权利要求1所述的集成电荷检测电路，其中所述第一电容器为所述数字线的寄生电容。
9.如权利要求1所述的集成电荷检测电路，其中所述第一电容器为分立的电容器和所述数字线的寄生电容。
10.如权利要求1所述的集成电荷检测电路，其中所述比较器的所述输出处于所述第一状态以响应在发生第一时钟信号跃变时大于基准电压输入的第一输入，以及所述比较器的所述输出处于所述第二状态以响应在发生所述第一时钟信号跃变时小于所述基准电压输入的所述第一输入。
11.如权利要求10所述的集成电荷检测电路，其中所述比较器的所述输出处于所述第二状态以响应第二时钟信号跃变。
12.如权利要求1所述的集成电荷检测电路，其中电源电压被施加在所述电阻式存储器件的存储单元上，并且所述电源电压被进一步施加到所述比较器的基准电压输入上。
13.如权利要求1所述的集成电荷检测电路，其中所述存储器件包括被连接至存取晶体管的存储单元。
14.一种用于电阻式存储器件的集成电荷检测电路，包括数字线，包含在工作期间由经电阻式存储单元泄漏的电流来充电的第一电容器；第一电路，用于测量在所述第一电容器上的电压，并在所述数字线电容器上的所述电压超过预定阈值电压水平时的第一状态与所述第一电容器上的所述电压小于所述预定阈值电压水平时的第二状态之间进行切换；以及计数器，用于对在预定时段内所述第一电路处于所述第一状态和所述第二状态之一的次数进行计数。
15.如权利要求14所述的集成电荷检测电路，进一步包括数字比较电路，用于将在所述计数器内的计数与预定值进行比较，以确定所述存储单元的逻辑状态。
16.如权利要求14所述的集成电荷检测电路，其中所述第一电路包括比较器，用于将所述第一电容器上的电压与所述预定阈值电压水平进行比较。
17.如权利要求16所述的集成电荷检测电路，其中所述预定的阈值电压水平约为VCC/2-VOS，其中VCC为电源电压，以及VOS为在所述比较器的基准电压输入上的偏移电压。
18.如权利要求16所述的集成电荷检测电路，进一步包括第一开关和第二开关，所述第一开关用于根据所述比较器的输出，交替地使第二电容器连接至所述数字线以及与所述数字线断开以使所述第一电容器放电，所述第二开关用于在所述第二电容器与所述数字线断开时使所述第二电容器放电。
19.如权利要求16所述的集成电荷检测电路，其中所述比较器是时钟控制的，并且响应于进入第一状态的时钟信号而执行比较。
20.如权利要求14所述的集成电荷检测电路，其中所述第一电容器为分立的电容器。
21.如权利要求14所述的集成电荷检测电路，其中所述第一电容器为所述数字线的寄生电容。
22.如权利要求14所述的集成电荷检测电路，其中所述第一电容器为分立的电容器和所述数字线的寄生电容。
23.如权利要求19所述的集成电荷检测电路，其中所述比较器的所述输出为高以响应当所述时钟信号进入所述第一状态时大于基准电压输入的第一输入，以及所述比较器的所述输出为低以响应当所述时钟信号进入所述第一状态时小于所述基准电压输入的所述第一输入。
24.如权利要求23所述的集成电荷检测电路，其中当所述时钟信号进入第二状态时所述比较器的所述输出变为低。
25.如权利要求14所述的集成电荷检测电路，其中电源电压被施加到所述电阻式存储器件的存储单元上，并且所述电源电压被进一步施加到所述比较器的基准电压输入上。
26.如权利要求14所述的集成电荷检测电路，其中所述电阻式存储单元经存取晶体管被耦合至字线和列线。
27.一种用于确定电阻式存储单元的电阻的方法，包括a)以流经所述电阻式存储单元的电流对第一电容器进行充电；b)将所述第一电容器上的电压与预定的阈值电压水平进行比较；c)如果所述第一电容器上的电压与所述预定的阈值电压水平具有预定的关系，则使所述第一电容器放电；d)中断所述第一电容器的所述放电；e)在预定时段内重复步骤a)至d)；以及f)对于在所述重复步骤a)至c)期间所述第一电容器上的电压与所述阈值具有所述预定关系的次数进行计数，以确定所述电阻式存储单元的电阻。
28.如权利要求27所述的方法，其中所述预定的阈值电压约为VCC/2-VOS，其中VCC为电源电压，以及VOS为在比较器的基准电压输入上的偏移电压。
29.如权利要求27所述的方法，其中所述放电通过闭合开关来实现。
30.如权利要求27所述的方法，其中所述放电包括将第二电容器耦合至所述第一电容器。
31.如权利要求30所述的方法，其中进一步包括在所述第一电容器充电期间使所述第二电容器放电。
32.如权利要求27所述的方法，其中响应于时钟信号进入预定状态而执行所述比较。
33.如权利要求27所述的方法，其中所述第一电容器为分立的电容器。
34.如权利要求27所述的方法，其中所述第一电容器为数字线的寄生电容。
35.如权利要求27所述的方法，其中所述第一电容器为分立的电容器和数字线的寄生电容。
36.如权利要求27所述的方法，其中当所述第一电容器电压大于所述阈值电压水平时，所述比较的结果为一个逻辑状态，而当所述第一电容器电压小于所述阈值电压水平时，所述比较器的结果为另一个逻辑状态。
37.如权利要求36所述的方法，其中响应于时钟信号进入预定状态而执行所述比较。
38.一种计算机系统，包括处理器；以及经总线耦合至所述处理器的电阻式存储器件，所述电阻式存储器件包括存储单元和用于所述存储单元的集成电荷检测电路，所述集成电荷检测电路包括数字线，包括在读取操作期间由经过所述电阻式存储单元的电流来充电的第一电容器；电路，用于测量在所述第一电容器上的电压，并在所述第一电容器上的所述电压超过预定阈值电压水平时的第一状态与所述第一电容器上的所述电压小于所述预定阈值电压水平时的第二状态之间进行切换；以及计数器，用于对预定时段内所述电路处于所述第一状态和所述第二状态之一的次数进行计数。
39.一种电阻式存储单元，包括集成电荷检测电路，所述集成电荷检测电路包括数字线，包括在读取操作期间由经过电阻式存储单元的电流充电的第一电容器；电路，用于测量在所述第一电容器上的电压，并在所述第一电容器上的所述电压超过预定阈值电压水平时的第一状态与所述第一电容器上的所述电压小于所述预定阈值电压水平时的第二状态之间进行切换；以及计数器，用于对预定时段内所述电路处于所述第一状态和所述第二状态之一的次数进行计数。
40.一种用于确定电阻式存储单元的电阻的方法，包括用流经所述电阻式存储单元的电流对耦合至数字线的第一电容器进行充电；将数字线上的电压与预定的阈值电压水平进行比较；如果所述数字线上的所述电压高于所述预定的阈值电压水平，则将电荷从所述第一电容器转移至第二电容器；当所述数字线上的电压降到所述预定的阈值电压水平之下时，中断所述电荷从所述第一电容器的所述转移；在预定时段内重复所述充电、比较、转移和中断的步骤；以及对于在所述预定时段期间所述数字线上的所述电压超过所述预定的阈值电压水平的次数进行计数。
41.如权利要求40所述的方法，其中所述预定的阈值电压约为VCC/2-VOS，其中VCC为电源电压，以及VOS为在比较器的基准电压输入上的偏移电压。
42.如权利要求40所述的方法，其中所述转移电荷的步骤包括将电荷转移至到所述数字线的连接。
43.如权利要求40所述的方法，其中进一步包括在中断电荷从所述第一电容器的转移时使所述第二电容器放电。
44.一种用于读取电阻式存储单元的读取电路，所述电路包括存取晶体管，用于在读取操作期间使电流经过所述存储单元到数字线；与所述数字线耦合的第一电容器，用于响应于所述电流而对所述数字线上的电压充电；时钟比较器，具有耦合至所述数字线的第一输入和用于接收基准电压的第二输入，响应于第一时钟信号的第一状态，所述比较器对所述第一和第二输入的电压水平进行比较，并且如果所述数字线电压大于所述基准电压，则提供第一输出状态，以及如果所述基准电压大于所述数字线电压，则提供第二输出状态；第二电容器；第一开关元件，用于对所述比较器的所述第一状态作出响应，以将所述第二电容器耦合至所述数字线以降低所述数字线上的电压，并用于对所述比较器的所述第二状态作出响应，以使所述第二电容器断开与所述数字线的耦合。
45.如权利要求44所述的读取电路，进一步包括计数器，用于对在预定时段内所述比较器电路处于所述第一状态和第二状态之一的次数进行计数。
46.如权利要求44所述的读取电路，其中所述比较器响应于所述第一时钟信号的第二状态而进入所述第二输出状态。
47.如权利要求44所述的读取电路，其中所述第二开关由所述比较器的输出状态来控制。
48.如权利要求44所述的读取电路，其中所述第二开关由第二时钟信号的第一状态来控制，所述第二时钟信号具有脉冲，该脉冲在时间上相对于所述第一时钟信号的脉冲是交错的。
全文摘要
描述了一种用于检测电阻式存储(30)元件的电阻的集成电荷检测方案。经过电阻式存储单元(30)的电流被用来对耦合至数字线的电容器(75)进行充电。对应于数字线上的电压的电容器(75)上的电压被施加到比较器(40)的一个输入上。当位线上的电压超过施加到比较器(40)的第二输入上的预定固定电压小于偏移时，比较器(40)切换逻辑状态，电荷从电容器(75)被抽取以及电容器(75)被再次充电。在预定时段内发生了对电容器(75)充电和放电的过程，并且电容器(75)在该时段内切换的次数表示存储元件(30)的电阻。
文档编号G11C11/16GK1830036SQ200480022105
公开日2006年9月6日 申请日期2004年5月21日 优先权日2003年5月28日
发明者R·J·贝克 申请人:微米技术有限公司