Dram中的自动隐藏刷新及其方法

专利名称：Dram中的自动隐藏刷新及其方法
技术领域：
本发明通常涉及集成电路存储器，并且更具体地，涉及一种具有串行数据和缓存行突发模式的动态随机存取存储器(DRAM)。
背景技术：
动态随机存取存储器(DRAM)是公知的存储器类型，其依赖电容器存储表示两个逻辑状态的电荷。DRAM集成电路用作例如，用于个人计算机和工作站的存储器模块。
通常，趋向于在系统中并入较少的存储器件。存储器件使用更宽的总线，例如32比特宽的总线，尝试实现更高的带宽，以适应更快的处理器。然而，对更宽的总线计时以获得更高的带宽，增加了功耗，并且引起了关于系统的开关噪声问题。
因此，需要一种DRAM，其能够在不增加存储器件的功耗和不引起有关噪声的严重问题的前提下，提供更高的带宽。


由本发明的优选实施例的详细描述，结合下面的附图，本发明的前面的和另外的以及更加具体的目的和优点，对于本领域的技术人员是显而易见的图1以框图的形式说明了根据本发明的集成电路存储器。
图2以框图的形式说明了图1的收发器。
图3以框图的形式说明了图1的存储器的模式寄存器。
图4以框图的形式说明了关于图1的存储器的串行地址分组组织。
图5以框图的形式说明了关于图1的存储器的串行数据分组组织。
图6以框图的形式说明了具有图1的存储器的存储器系统。
具体实施例方式
通常，在一个实施例中，本发明提供了一种存储器，其具有多个存储器单元、用于接收低电压高频差分地址和数据信号的接收器、和用于传送高频低电压差分地址和数据信号的串行发送器。为了描述所说明的实施例，关于串行信号的高频意味着大于约2千兆比特每秒。而且，低电压差分信号具有约200至300毫伏(mV)的电压摆幅。
传送和接收串行地址和数据信号允许以相对提供并行地址和数据信号的存储器较低的功耗高速度地操作。而且，可以极大地减少封装集成电路的管脚数目。
在另一实施例中，存储器可以操作于两种不同的模式中的一个模式。在正常模式中，根据本发明的DRAM的操作与任何传统的DRAM相似。在缓存行模式中，该DRAM使用扩展模式寄存器比特字段，用于控制缓存行宽度。缓存行宽度可被设定为，在来自单一地址的一个突发中写或读完整的缓存行。完全隐藏刷新模式允许在操作于缓存行模式的同时适时刷新存储器单元。在扩展模式寄存器中预留用户可编程比特字段，以存储刷新操作之间的最大允许时间周期。数据通过插入在多个存储库或者存储器单元的存储库中，存储在存储器阵列中。在隐藏刷新模式的操作过程中，访问一半的存储库，同时刷新另一半的存储库。在另一实施例中，针对存储器单元的每个存储库提供刷新计数器。基于刷新计数器同时钟计数器的比较，生成Ready/Hold信号。当刷新计数器指出存储器单元的至少一个存储库达到临界时间周期时，Ready/Hold信号用于通知处理器，将停止数据传输以允许刷新操作，由此必须开始正常刷新，以保持数据完整性。临界时间周期可以是刷新周期中剩余的最大时间。为了提供较好的系统可靠性，对于接收/传送的信息未通过奇偶类型检验的情况，提供BadRxData信号。
在另一实施例中，两个或多个集成电路存储器可以链接在一起，以提供高速度低功率的存储器系统。
图1以框图的形式说明了根据本发明的实施例的集成电路存储器10。存储器10包括存储器阵列12、命令解码器40、地址缓冲器42、控制信号生成器44、模式寄存器46、突发计数器48、数据控制和锁存电路50、读数据缓冲器52、写数据缓冲器54、收发器56、时钟计数器58、刷新计数器60、62、64和66、以及准备就绪控制和缓冲器68。存储器阵列12包括存储器阵列、或存储库14、16、18和20、行解码器22、24、26和28以及列解码器30、32、34和36。
存储器阵列12是在位线和字线交点(未示出)处连接的存储器单元阵列。存储器单元可被组织为存储器单元的多个存储库，诸如例如存储库14、16、18和20。行和列解码器同每个存储库14、16、18和20相关联，用于响应接收地址选择存储器单元。例如，行解码器22和列解码器30用于选择存储库14中的一个或多个存储器单元。应当注意，在所说明的实施例中，存储器单元是传统的动态随机存取存储器(DRAM)单元，其具有电容器和存取晶体管。电容器用于存储表示所存储的逻辑状态的电荷。存取晶体管用于在存取存储器单元时，响应选定字线将该电容器连接到位线。在其它的实施例中，存储器阵列12可以包括其它的存储器单元类型，这些存储器单元需要或不需要周期性刷新，以维持所存储的逻辑状态。
使用双线高速(大于2千兆比特每秒)低压差分(200-300mV摆幅)地址信号，以分组的形式向存储器10串行提供地址信息。地址分组包括报头和地址比特以及其它的总线协议部分。地址分组80在图4中说明并且在后面描述。在收发器56的输入接线端处提供差分地址信号CA/CA*。应当注意，信号名称后面的星号(*)指出该信号是具有相同名称但不具有星号的信号的逻辑补。后面将更加详细地描述收发器56。在解码后，进入地址分组的收发器56向地址缓冲器42和命令解码器40提供地址和报头信息。如后面将更加详细描述的，命令解码器40接收报头信息，该报头信息包括例如，读和写指令以及用于确定存储器10操作于缓存行模式还是正常模式的控制比特。将地址分组的剩余部分提供给地址缓冲器42。地址缓冲器42的输出接线端连接到模式寄存器46。来自地址分组的报头信息存储在模式寄存器46和命令解码器40中。传统上，随后将地址部分提供给行和列解码器。
模式寄存器46的输出接线端向突发计数器48和控制信号生成器44的输入接线端提供了标为“MODE”的模式信号。突发计数器48的输出接线端连接到读数据缓冲器52和写数据缓冲器54。将来自控制信号生成器44的控制信号提供给数据控制和锁存电路50、行解码器22、24、26和28、列解码器30、32、34和36、时钟计数器58以及刷新计数器60、62、64和66的输入端。列解码器30、32、34和36双向连接到数据控制和锁存电路50。读缓冲器52具有连接到数据控制和锁存电路50的输入端和连接到收发器56的输出端。写数据缓冲器54具有连接到收发器56的输入端和连接到数据控制和锁存电路50的输出端。收发器56包括用于提供/接收标为“TxDQ/TxDQ*”、“RxDQ/RxDQ*”、“TxDQ CHAIN/TxDQ CHAIN*”、“RxDQ CHAIN/RxDQ CHAIN*”、和“CA CHAIN/CA CHAIN*”的差分数据信号的接线端。而且，收发器56接收标为“REF CLK”的参考时钟信号，并且作出响应，提供标为“Tx CLK”的内部时钟信号。为了允许存储器系统在单一的时钟域上操作，收发器56使用弹性缓冲器，确保离开接收路径的数据跨越发送器时钟域(Tx CLK)，该时钟域是由存储器系统的剩余部分使用的时钟域。此外，收发器56提供标为“BAD Rx DATA”的信号，如后面所将描述的。
存储器10是管线的，并且其操作使用高速差分时钟信号定时。时钟计数器58是存取周期计数器，并且具有用于接收Tx CLK的输入端和连接到准备就绪控制和缓冲器68的输出端。每个行解码器22、24、26和28分别连接到刷新计数器66、64、62和60，以接收刷新地址。此外，每个刷新计数器60、62、64和66接收来自控制信号生成器44的控制信号，以用于指出何时刷新存储器单元阵列14、16、18和20。连接准备就绪控制和缓冲器68以接收来自时钟计数器58和每个刷新计数器60、62、64和66的值。作为响应，准备就绪控制电路68向处理器(未示出)输出标为“READY/HOLD”的控制信号。应当注意，连接到存储器10的处理器将通过用于存储用于配置存储器10的模式寄存器控制比特的寄存器配置。
在操作中，将差分地址信号CA/CA*串行提供给收发器56的双线输入接线端。收发器56使包含地址和控制数据的分组80解码和并行化(图4)。如果在分组80中检测到错误，则断言BadRxData信号，以警告处理器重新发送地址。在收发器解码和并行化之后，将报头和地址信息提供给命令解码器40和地址缓冲器42的输入端。根据存取是读存取还是写存取，如地址分组80的控制比特84所确定的，向收发器56提供差分数据信号RxDQ/RxDQ*，并由收发器56提供TxDQ/TxDQ*。为了写数据，接收、解码和并行化分组90(图5)。解码和并行化通过与处理地址分组的方式相似的方式进行。对接收自阵列12的数据编码，并且由收发器56计算FCS(帧检验序列)比特。将形成的分组驱动到TxDQ输出端上。可替换地，可以在相同的双线接线端上提供或接收串行地址或数据分组作为RxDQ/RxDQ*，任选地消除对包括存储器10的封装存储器件上的4个管脚(CA/CA*和CACHAIN/CA CHAIN*)的需要。在一个实施例中，通过指派模式寄存器46中的寄存器比特以将串行地址或串行数据重新配置为复用的传输串行差分地址和数据，可以实现该配置。基于时隙将数据和地址分组提供给双线接线端。该配置将允许关闭同CA/CA*和CA CHAIN/CACHAIN*相关联的地址总线。该地址和数据的复用将减少功率，这以额外的延时为代价。将DC ADDRESS提供给地址缓冲器42的第二输入接线端。当在存储器模块中将多个集成电路存储器10链接在一起时，使用DC ADDRESS确认正在存取哪个存储器集成电路，并且使该存储器能够被存取，如后面图6的讨论中描述的。地址信号报头信息的一个比特确定存储器操作于正常模式还是缓存行模式。在另一实施例中，模式寄存器中的比特确定存储器操作于缓存行模式还是正常模式。
当存储器10操作于缓存行模式时，使用单一的地址通过串行DQ接线端或管脚，读或写完整的缓存行。当存储器10操作于正常模式时，使用单一的地址存取一个位置，并且开始具有传统突发长度的存取，例如8比特或16比特的突发。对于串行操作，较长的突发是更高效的。通过设定图4的报头控制比特84中的控制比特，选择关于缓存行的突发长度和正常突发长度。串行地址信号CA/CA*在模式寄存器设置过程中从地址缓冲器传递到模式寄存器46。响应来自地址分组的控制比特84和在地址信息位置中提供的操作码，其包括用于选择缓存行突发长度的比特，设定模式寄存器46。在一个实施例中，在模式寄存器46的扩展模式寄存器70(图3)中设定缓存行的长度。下文中将更加详细地描述扩展模式寄存器70。提供模式信号MODE以设定突发计数器48中的比特数目。而且，提供MODE信号至控制信号生成器44。控制信号生成器44提供信号CONTROL SIGNALS，以基于MODE信号控制行解码器22、24、26和28、列解码器30、32、34和36、刷新计数器60、62、64和66、时钟计数器58以及数据控制和锁存电路50的操作。地址缓冲器42提供地址信号ROW ADDRESS和COLUMN ADDRESS。ROW ADDRESS信号和COLUMN ADDRESS信号选择存储器单元阵列12中的位置，以依赖操作模式开始缓存行突发或正常突发。
在缓存行突发的过程中，突发数据被插入在选定存储库的两个子存储库之间，例如，两个相等的部分，或者存储单元存储库14的半个阵列15和17。数据被插入在选定存储库中，以允许在数据突发时未被存取的半个阵列中的刷新操作。例如，如果在缓存行读操作中缓存行突发来自阵列14，所读的用于充填缓存行的数据突发交替地来自存储库14的子存储库15或17。具体地，在256比特缓存行突发的情况中，128比特突发来自子阵列15，并且128比特突发来自子阵列17。通过数据控制和锁存电路50提供数据，使其离开存储器阵列12。数据控制和锁存电路50提供定时，并且在将数据提供给读数据缓冲器52之前，提供另外的地址解码。在编码和串行化数据之后，收发器56提供串行差分数据分组，用于自存储器10输出。同样地，收发器56处理进入的数据并且将并行化数据传递到写数据缓冲器54。使用图5中说明的格式，通过收发器56串行输入或输出数据分组。
存储器10提供使用全自动隐藏刷新或传统刷新的选项。扩展模式寄存器的一个比特用于选择在缓存行模式中是否启动自动隐藏刷新选项。可替换地，使用正常刷新模式。在所说明的实施例中，隐藏刷新仅在存储器10处于缓存行模式中时可用作选项。在隐藏刷新模式中，存储器单元的一个或多个存储库在另一存储库中出现缓存行突发时被刷新。此外，刷新可以在当前未被读或写的半个存储库上实现。使用半个存储库减少或消除了其中不能刷新存储库的数据模式的可能性。在其中未使用某些或全部其它的存储库的其它模式中，隐藏刷新可以继续是不受阻碍的。换言之，通过在读或写另一半存储库的同时刷新一半存储库，实现了隐藏刷新。
在DRAM中，存储器单元电容器的电荷泄漏，以及FET(场效应晶体管)结泄漏随温度变化。因此，随着温度增加，将需要更频繁地刷新存储器单元。通过在扩展模式寄存器70的标为RMC(刷新最大时钟)的比特字段76中设定关于完全刷新的最大时钟数目，可以使存储器10的刷新速率相对制造商指明的刷新速率变化。例如通过示出了刷新速率相对于温度和电压的曲线图，可以确定比特字段76中的待设定的值。存储器制造商将需要提供该曲线图，以允许调节刷新速率。
在设置扩展模式寄存器时，同存储器10相关联的处理器将寄存关于完全刷新的最大时钟周期数目，并且将该信息传输到存储器。这提供了以关于特定温度和电压的最优化的刷新速率刷新存储器的优点。而且，这允许仅在必要时频繁地刷新存储器，以提供关于特定温度的可靠的数据存储。此外，相比于基于根据最大刷新时间拣选的关于部件的最差情况温度、电压和进程变化，使用固定的较高的刷新速率的存储器，较少的刷新周期将降低存储器的功耗。
任选地提供标为“READY/HOLD”的准备就绪/保持信号，用于在数据管理是差的并且刷新速率具有余量，停止处理器的读/写以允许正常的自刷新。在对应于存储器阵列12的存储库20、18、16和14的刷新计数器60、62、64和66中计数每个存储库的刷新操作。例如，存储器单元阵列14经由行解码器22连接到刷新计数器66。刷新计数器60、62、64和66对刷新操作的次数计数，并且向它们各自的存储器单元阵列20、18、16和14提供刷新地址。字线计数器被初始化在存储库中的最大地址处，并且递减计数到最低地址。时钟计数器被初始化到RMC值。使用准备就绪控制和缓冲器68中的比较器将刷新计数器60、62、64和66中的值同时钟计数器58的值比较。将剩余的用于完成每个存储库中的刷新更新操作的周期数目同所需用于完成刷新用于控制READY/HOLD信号的时钟计数器58中剩余时钟数目比较。如果剩余的用于完成刷新的任何刷新计数器60、62、64和66的计数值等于或者任选地接近通过存储在比特字段76中的RMC值初始化的计数器上的时钟计数数目，则断言READY/HOLD信号，因此停止处理器的读或写操作，以允许在完成时钟计数器58的计数之前完成刷新操作。在完成时钟计数时，时钟计数器58和刷新计数器均被重置到开始条件。
图2以框图的形式说明了图1的存储器的收发器56。收发器56包括接收路径107和发送路径109。接收路径107包括接收器放大器110、自适应均衡器112、解串行化器和时钟提取114、解码器116、解嵌入器118和接收器锁相环(PLL)120。发送路径109包括发送器放大器122、串行化器124、编码器126、嵌入器128和发送器PLL 130。
串行互连的使用提供了集成电路具有相对低的管脚数目的优点。而且，相比于具有并行互连的集成电路，串行互连的使用可以提供具有相对低的功耗的集成电路。然而，串行高速数据链路或互连的使用至少需要某些信号处理和开销，以便于确保可靠的数据传送。根据一个实施例，在物理层接口处定义源同步高速串行链路，即，电气接口和存储器-存储器控制器链路协议。串行链路使用分组、带内控制符号和编码数据，向接收链路伙伴提供信息。该信息可以包括，例如，分组的开端和末端比特、特定的控制符号、循环冗余校验、存储器地址和存储器数据。使用开放系统接口(OSI)术语，链路使用物理编码子层(PCS)和物理介质附属(PMA)子层，在链路的发送端处将分组安置在串行比特流中，并且用于在链路的接收端处提取该比特流。PCS使用数据编码对在链路上传送和接收的数据编码和解码。传送编码的一个示例是在光纤通道(X3.230)和千兆比特以太网(IEEE 802.3z)中定义的8b/10b编码器/解码器，其中数据的每个字节被转换为10比特DC平衡流(1和0的数目相等)，并且连续的1或0的最大数目是5。使用码冗余确保每个10比特的流具有“充分的”信号变换，以允许时钟提取，并且使具有6个1和4个0的码后面是具有6个0和4个1的码，反之亦然。出于该原因，每个8比特组具有表示其的两个10比特码组。一个10比特码组用于使1多于0的“游程不一致”平衡，而另一个在0多于1的游程不一致时使用。选定的数个剩余的10比特码组被用作控制/命令码，并且剩余部分将被检测为无效码，如果被检测到，则其应指出传送错误。被称为停顿字符的10比特码组中的特定的7比特模式(0011111XXX和1100000XXX)，仅在数个命令码中出现，并且用于启动时钟同步和字对准。PCS还可以用于添加编码侧的空闲序列、符号对准和接收侧的数据重建和字对准。PMA子层执行10比特码组的串行化和解串行化。PMA子层还可以负责时钟提取，并且负责使接收的比特流同10比特码组边界对准。
根据本发明的存储器系统使用差分电流引导驱动器，其与其它的高速串行接口中使用的驱动器相似，如IEEE 802.3 XAUI定义接口和10千兆比特每秒以太网接口。由于根据本发明的一个实施例的接口主要用于芯片-芯片互连，因此使用低峰峰电压摆幅，由此收发器56使用的总的功率是相对低的。
收发器56包括用于接收和解码来自物理介质的地址、数据和控制符号的接收路径107，以及用于编码和向物理介质传送地址、数据和控制符号的发送路径109。接收路径107使用AC连接确保使用不同的物理配置和/或不同的技术的驱动器和接收器之间的互操作性。接收器放大器110感应跨越片上源终端阻抗的差分信号。接收放大器110的输出被提供给自适应均衡器112。自适应均衡器112补偿物理介质引起的接收信号的失真。在均衡化之后，解串行化器和时钟提取114的时钟提取模块采用串行数据并且使用数据变换，以生成时钟。定时参考(例如锁相环)采用较低频率的参考时钟REF CLK，并且生成较高频率的时钟Rx CLK，其具有由接收信号变换确定的频率。然后接收器提取的时钟Rx CLK可以用作关于接收路径107中剩余功能的定时参考。自适应均衡器112的输出被提供给解串行化器和时钟提取114。该模块执行接收信号的串-并转换。此时，仍对接收器信号编码。解码器116执行信号的解码。在8b/10b编码信号的情况中，离开解串行化器114的每个10比特码组被解码为8比特数据码组(存储器地址或存储器数据)或者控制符号。解码器116具有模式检测器，其在接收流中搜索共同模式，并且使用该模式使数据流的字边界与时钟信号Rx CLK同步。地址、数据和控制符号字被提供给解嵌入器118。解嵌入器118使用弹性缓冲器，允许从接收器时钟域到存储器时钟域(Tx CLK)的通信。解嵌入器118生成适当的控制响应，并且将数据和地址分组为所需的总线宽度。随后这些信号离开收发器56到达写数据缓冲器54、命令解码器缓冲器40和地址缓冲器42。当检测到无效码时，或者如果检测到帧检验序列错误，则激活收发器BadRxData信号，警告发送处理器重新发送数据。图4和图5中说明的帧检验序列(FCS)是分组中的字段，其使用循环冗余校验和(CRC)检测传送中的错误。使用数学算法生成该校验和，并且使其附加到分组。CRC的值取决于消息的内容。接收器56重新计算接收分组的CRC，并且将其同附加的CRC比较。如果该值匹配，则假设消息是无错误的。
收发器56的发送路径109具有其自己的时钟生成器模块130。发送器PLL 130基本上是时钟倍频器，其采用参考时钟REF CLK并且生成具有更高频率的时钟信号Tx CLK。然后，发送器时钟Tx CLK可以用作关于发送路径中的剩余功能的定时参考，并且可由存储器10中的剩余模块使用。地址、数据和控制符号字嵌入器128接收其来自地址缓冲器42、读数据缓冲器52、命令解码器缓冲器40的输入，并且接收来自分组的控制信息。编码器126使用适当的编码方法编码待传送的流，并且包括CRC编码，以允许在接收时确定关于分组的准确性。在8b/10b编码器的情况中，编码器126将8比特组的每个组编码为适当的10比特码组，其维持确保DC平衡的游程不一致。编码器的输出被提供给串行化器124。串行化器124执行传送数据流的并-串转换。然后将该串行化数据流提供给发送器放大器122。在一个实施例中，发送器放大器122可被实现为差分电流引导驱动器。
图3以框图的形式说明了图1的存储器10的模式寄存器46的扩展模式寄存器10。扩展模式寄存器10具有标为“CLW”(缓存行宽度)的比特字段72，用于选择操作的缓存行宽度模式，并且选择在单一的突发过程中从存储器10读出的或者写入到存储器10的数据的宽度。作为示例，在所说明的实施例中，使用2个比特选择三个不同的宽度中的一个。比特字段72中的值
可以指出，选择缓存行模式，并且其具有128比特的突发长度。而且，比特字段72中的值
可以指出，选择缓存行模式，并且其具有256比特的突发长度。同样地，比特字段72中的值[1，0]可以指出，选择缓存行模式，并且其具有512比特的突发长度。为了在正常模式中使用存储器10，比特字段72可以具有值[1，1]。本领域的技术人员应当认识到，比特字段72可以包括不同数目的比特，用于允许更多或更少的缓存行宽度，并且待选择的特定的缓存行宽度可以是不同的。而且，可以以不同的组合使用该比特，以选择所说明的宽度。例如，可以使用
替换[1，1]，以指出存储器操作于正常模式而非缓存行模式。可以使用额外的比特提供更多的选项。
比特字段74是任选的比特字段，并且包括用于在完全隐藏刷新模式和传统刷新模式之间选择的一个比特。在另一实施例中，通过在图4的比特字段84的控制比特中包括隐藏刷新控制比特，可以选择隐藏刷新模式。可以仅在缓存行模式中使用完全隐藏刷新模式，但是可以在缓存行模式和正常模式中使用传统的刷新模式。
在所说明的实施例中，比特字段76包括用于存储RMC(刷新最大时钟)的8个比特。在隐藏刷新模式中使用RMC定义刷新周期。所有的存储器单元必须在达到比特字段76中存储的RMC计数数目之前刷新。如果预期存储器操作的周围环境温度是相对低的，或者操作电压低于指明的最大电压，则刷新速率可以长于制造商关于存储器的说明书中定义的刷新速率，通常多出一个数量级。降低刷新速率可以减少关于电池供电的应用的功耗。
图4以框图的形式说明了关于图1的存储器的串行地址分组80。串行地址分组80作为低电压差分信号CA/CA*被处理器提供给存储器10。在地址分组80中，比特字段82包括用于定义分组开始的比特。比特字段84包括多个控制比特，用于设置存储器操作。例如，一个比特可用于确定存储器被存取用于读还是写。而且，一个比特可用于比特HR，确定是否使用上文描述的自动隐藏刷新模式。比特字段86包括标为“DC地址”的2个比特，用于在不止一个存储器被链接在一起时，如图6中说明的，对所存取的存储器寻址。在所说明的实施例中，比特字段86中的2个比特允许链接高达4个集成电路存储器，用于在例如，个人计算机的存储器模块中使用。在其它的实施例中，在比特字段86中包括额外的比特允许将多于4个的集成电路存储器链接在一起。比特字段85用于存储如上文所述的FCS比特。比特字段88用于存储由比特字段86选择的存储器中的待存取的地址。比特字段88中的比特数目取决于存储器单元的数目和存储器的组织。比特字段89包括“末端比特”，用于指出地址分组的末端。
图5以框图的形式说明了关于图1的存储器串行数据分组90。数据分组90作为低电压差分信号RxDQ/RxDQ*同地址分组80一起被传送到存储器10。在数据分组90中，比特字段91包括用于指出数据分组的开端的比特。比特字段92包括读数据或写数据，其取决于存储器操作是读还是写。比特字段92中包括的数据比特数目可以是任何数目。在一个实施例中，数据比特的数目等于缓存行宽度。比特字段93包括数据分组的末端比特。比特字段94包括FCS比特，如上文图2的讨论中描述的。
图6以框图的形式说明了通过图1的存储器实现的存储器系统100。存储器系统100连接到处理器108，并且包括存储器10、102、104和106。每个存储器102、104和106与如图1-5中说明的和上文所述的存储器10相似。在存储器系统100中，存储器10具有用于自处理器108接收差分地址信号CA/CA*的输入端，和用于在处理器108和存储器系统100之间传送差分数据信号TxDQ/TxDQ*和RxDQ/RxDQ*的双向接线端。而且，存储器10具有用于向存储器102的地址输入端提供差分地址信号CA CHAIN/CA CHAIN*的输出端，和用于在存储器10和存储器102的接线端之间传送差分数据信号TxDQ CHAIN/TxDQCHAIN*的接线端。存储器102具有用于向存储器104的地址输入端提供差分地址信号CA1 CHAIN/CA1 CHAIN*的输出端，和用于传递针对和来自存储器104的数据接线端的数据信号TxDQ1 CHAIN/TxDQ1CHAIN*和RxDQ1 CHAIN/RxDQ1 CHAIN*的接线端。同样地，存储器104将地址信号CA2 CHAIN/CA2 CHAIN*传递到存储器106的地址输入端，并且在存储器104和106的双向接线端之间传递数据信号TxDQ2CHAIN/TxDQ2 CHAIN*和RxDQ2 CHAIN/RxDQ2 CHAIN*。
在接收地址和数据时，并且在将数据传送到链中的下一存储器时，链接的存储器没有必要使用接收路径和发送路径中提供的全部功能。例如，在CA/CA*处接收的串行地址可以通过接收器放大器110，并使用自适应均衡器112，然后直接通过发送器放大器122并且外发到CACHAIN/CA CHAIN*。使用接收器时钟实现发送器放大器的功能。同样地，可以接收RxDQ/RxDQ*并且经由自适应均衡器112通过RxDQCHAIN/RxDQ CHAIN*将其重新传送到发送器放大器122。如图6中说明的，基于链中的位置针对每个存储器调节地址延时和CAS(列地址选通)延时。
每个存储器10、102、104和106具有用于接收2比特芯片地址信号DC ADDRESS的2个输入端。如图6中说明的，对于存储器系统100的每个存储器，该2比特地址的值是唯一的。例如，存储器10被指派DC ADDRESS
，存储器102被指派DC ADDRESS
，存储器104被指派DC ADDRESS[1，0]，并且存储器106被指派DC ADDRESS[1，1]。作为示例，当自处理器108传递在比特字段86中具有[1，0]的地址分组80时，存取存储器104，以接收来自比特字段88的地址(参看图4)。将具有多个串行差分信号CA/CA*的形式的地址分组80提供给存储器10的差分地址输入接线端。地址分组80被提供给地址缓冲器42，其中其随即作为差分信号CA CHAIN/CA CHAIN*离开存储器10，并且被提供给存储器102的地址输入接线端。以相似的方式将地址分组提供给每个其它的存储器。响应该地址分组，存储器104将在读操作过程中向处理器108提供数据分组90，或者在写操作过程中接收来自处理器108的数据分组90。例如，如果存储器存取是来自存储器104的读操作，则经由存储器102和10将数据分组提供给处理器108。由于串行地址和数据信号的时钟是非常高速的，诸如例如，超过2千兆比特每秒，因此相比于可比的传统DRAM，可以以较低的功耗非常迅速地提供数据。
处理器108必须包含同存储器10、102、104和106的寄存器和接口相似的寄存器和接口，以便于能够初始化存储器10、102、104和106，并且正确地驱动存储器10、102、104和106共享的总线。
本领域的技术人员将容易地想到针对此处选择的用于说明目的的实施例的多种变化方案和修改方案。为了使该修改方案和变化方案不偏离本发明的范围，其必须涵盖于本发明的范围中，该范围仅由附属权利要求的公平解释所限定。
权利要求
1.一种集成电路存储器，包括存储器阵列，其具有可刷新存储器单元的多个存储库；多个刷新计数器，所述多个刷新计数器中的刷新计数器用于对所述多个存储库中的一个对应的存储库中的刷新操作次数计数；和时钟计数器，其连接到多个刷新计数器，所述时钟计数器用于利用可选择的预定值进行初始化，所述可选择的预定值用于确定关于刷新操作的剩余的最大时间。
2.如权利要求1所述的集成电路存储器，进一步包括控制电路，用于将所述多个刷新计数器中的每个刷新计数器中的计数值同所述最大时间比较，并且当所述多个刷新计数器中的一个刷新计数器中的计数值等于所述最大时间时，停止针对集成电路存储器的存取，以允许完成刷新操作。
3.如权利要求1所述的集成电路存储器，其中基于预期的集成电路存储器操作的温度，确定用于确定关于刷新操作的剩余的最大时间的所述可选择的预定值。
4.一种用于刷新存储器的方法，所述存储器具有被组织为多个存储库的多个可刷新存储器单元，包括对存储器进行存取，用于突发操作；在突发操作过程中检测针对所述多个存储库中的一个存储库的存取；和响应于突发操作，刷新在突发操作过程中所述多个存储库中未被存取的存储库的存储器单元。
5.如权利要求4所述的方法，进一步包括确定所述多个存储库中的存储库的刷新周期中剩余的最大时间；和将所述剩余的最大时间存储在寄存器比特字段中。
6.如权利要求5所述的方法，其中基于预期存储器操作的温度，确定刷新周期中剩余的最大时间。
7.如权利要求5所述的方法，其中基于预期存储器操作的电压，确定刷新周期中剩余的最大时间。
8.如权利要求4所述的方法，进一步包括选择性地启动自动隐藏刷新的操作模式，其中在自动隐藏刷新操作模式过程中，自动地检测所述多个存储库中的一个存储库的存取，由此可以刷新所述多个存储库中的其它存储库。
9.一种用于刷新存储器的方法，所述存储器具有被组织为多个存储库的多个可刷新存储器单元，包括确定用于刷新所述多个存储库中的存储库的剩余的最大时间；和将所述剩余的最大时间存储在用户可编程寄存器的比特字段中。
10.如权利要求9所述的方法，进一步包括在突发操作过程中检测针对所述多个存储库中的一个存储库的存取；和在剩余的最大时间中，响应于突发操作，刷新在突发操作过程中所述多个存储库中未被存取的存储库的存储器单元。
全文摘要
存储器(10)具有多个存储器单元、用于接收低电压高频差分地址信号的串行地址端口(47)和用于接收高频低电压差分数据信号的串行输入/输出数据端口(52、54)。存储器(10)可以操作于两个不同的模式中的一个模式，即正常模式和缓存行模式。在缓存行模式中，存储器可以存取来自单一地址的完整的缓存行。在操作于缓存行模式中时，完全隐藏刷新模式允许适时的刷新操作。数据通过插入在多个子阵列(15、17)中，存储在存储器阵列(14)中。在隐藏刷新模式操作过程中，存取一个子阵列(15)同时刷新另一个子阵列(17)。可以将两个或多个存储器(10)链接在一起，以提供高速低功率存储器系统。
文档编号G11C7/10GK1957422SQ200580016887
公开日2007年5月2日 申请日期2005年4月28日 优先权日2004年5月26日
发明者佩里·H·派莱伊 申请人:飞思卡尔半导体公司