专利名称：包括失效单元校正电路的非易失性铁电存储器装置的制作方法
技术领域：
本发明一般是关于一种包括失效单元校正电路的非易失性铁电存储器装置，而更明确言之是关于一种用于在非易失性铁电存储器装置的预定行内随机产生1位故障之时对随机分布的单元数据进行有效处理的技术以及失效单元校正电路。
背景技术：
一般而言，作为下一代存储器装置，铁电随机存取存储器(以下称为「FeRAM」)已引起极大关注，因为其具有与动态随机存取存储器(以下称为「DRAM」)一样快的数据处理速度并且其即使在断电之后亦能保存数据。
该等FeRAM结构包括由铁电物质制成的电容器，该电容器利用该铁电物质的较高的残余极化特征来确保即使在消除电场后亦不会删除数据。
本发明的发明者在美国专利案第6,775,172号中揭示关于上述FeRAM的其它技术说明。因此，本文中未说明有关FeRAM的基本结构与操作。
当该单元数据是随机分布时，难以通过修复电路来修复失效单元并有效地使用该单元数据。
发明内容
本发明的各项具体实施例是关于检查欲储存于水平/垂直奇偶校验单元阵列中的主存储器单元阵列的水平奇偶及垂直奇偶，以及关于将储存于该水平/垂直奇偶校验单元阵列的编码数据与该主存储器单元阵列的感测数据相比较来校正具有故障的错误编码，从而对在预定行内随机产生的故障作正常校正。
依据本发明的一项具体实施例，一种非易失性铁电存储器装置包含主存储器单元阵列，其包括配置成多个主存储器单元阵列群组的多个非易失性铁电存储器单元；水平奇偶校验单元阵列，其被调适成并配置成检查并将该主单元阵列群组的水平奇偶储存于多个水平奇偶阵列中；垂直奇偶校验单元阵列，其被调适成并配置成检查并将该主单元阵列群组的垂直奇偶储存于多个垂直奇偶阵列中；以及错误校正码处理单元，其被调适并配置成比较储存于该主存储器单元阵列中的数据、储存于该水平奇偶校验单元阵列中的编码数据以及储存于该垂直奇偶校验单元阵列中的编码数据，并将产生自对应行的错误数据校正成正常数据。
在阅读以上详细说明并参考附图之后，本发明的其它方面与优点将变得显而易见，其中图1是说明依据本发明的一具体实施例包括失效单元校正电路的非易失性铁电存储器装置的图；图2是说明依据本发明另一具体实施例包括失效单元校正电路的非易失性铁电存储器装置的图；图3是说明图1的子单元阵列的电路图；图4是说明图1的主存储器单元阵列的电路图；图5是说明图1的水平奇偶校验单元阵列与垂直奇偶校验单元阵列的图；图6是说明图1的ECC处理单元的图；图7是说明图6的水平奇偶产生单元的电路图；图8是说明图6的垂直奇偶产生单元的电路图；图9是说明图6的垂直奇偶校验单元的电路图；图10是说明图6的垂直奇偶校验单元的电路图；以及图11是说明图6的1位错误校正单元的电路图。
10 水平奇偶校验单元阵列20 垂直奇偶校验单元阵列30 子单元阵列40 WL(字符线；Word Line)/PL(板线；Plate Line)驱动单元50 单元区块切换单元60 数据总线61 水平奇偶总线62 垂直奇偶总线
63 存储器数据总线70 感测放大器阵列单元71 第一感测放大器单元72 第二感测放大器单元73 第三感测放大器单元80 ECC处理单元81 水平奇偶产生单元82 水平奇偶校验单元83 垂直奇偶产生单元84 垂直奇偶校验单元85 1位错误修复单元90 行解码单元100 行切换阵列单元110 数据缓冲器单元120 I/O端口单元130 列冗余单元阵列子单元阵列140 行冗余单元阵列具体实施方式
将参考附图来详细说明本发明。其尽可能地在所有图面中使用相同的参考编号来表示相同或类似的零件。
图1是说明依据本发明的一具体实施例包括失效单元校正电路的非易失性铁电存储器装置的图。
在此具体实施例中，该非易失性铁电存储器装置包含水平奇偶校验单元阵列10、垂直奇偶校验单元阵列20、主存储器单元阵列30、字符线/板线驱动单元40、单元区块切换单元50、数据总线60、感测放大器阵列单元70、错误校正码(以下称为「ECC」)处理单元80、行解码单元90、行切换阵列100、数据缓冲器单元100及I/O(输入/输出；Import/Output)端口单元120。
该水平奇偶校验单元阵列10、该垂直奇偶校验单元阵列20及该主存储器单元阵列30中的每一阵列皆包含多个子单元阵列SCA0至sCAn，其中每一子单元阵列皆具有阶层位线结构。
该水平奇偶校验单元阵列10、该垂直奇偶校验单元阵列20及该主存储器单元阵列30中的位线系经由该单元区块切换单元50而连接至共享数据总线60。该感测放大器阵列单元70将通过该数据总线60从该单元区块切换单元50施加的数据放大，以将该数据输出至ECC(错误校正码；Error CorrectionCode)处理单元80。
该行切换阵列单元100响应该行解码单元90的解码信号而将该ECC处理单元80的选择数据输出至该数据缓冲器单元110。该数据缓冲器单元110缓冲通过该行切换阵列单元100发送的数据，以将该数据输出至该I/O端口单元120。
上述具体实施例检查该主存储器单元阵列30的水平奇偶且将该水平奇偶储存于该水平奇偶校验单元阵列10中，并检查该主存储器单元30的垂直奇偶且将该垂直奇偶储存于该垂直奇偶校验单元阵列20中。
换言之，该水平奇偶校验单元阵列10检查在该主存储器单元阵列30中有多少单元区块具有错误位，并将指示存在错误位的数据储存于该水平奇偶校验单元阵列10中。该垂直奇偶校验单元阵列20检查在单元区块的哪一行中产生错误位，并将指示存在错误位的数据储存于该垂直奇偶校验单元阵列20中。
该ECC处理单元80将储存于该水平奇偶校验单元阵列10与该垂直奇偶校验单元阵列20中的编码数据相比较，以在二个所比较的数据有差异时判定产生错误位，而若产生错误位，则该ECC处理单元80校正该错误数据并将该错误数据变成正常的数据。
图2是说明依据本发明的另一具体实施例包括失效单元校正电路的非易失性铁电存储器装置的图。
与图1的具体实施例相比，图2的具体实施例进一步包含列冗余单元阵列130与行冗余单元阵列140，用以修复该主存储器单元阵列30中的二个或更多失效单元。
该列冗余单元阵列130与该行冗余单元阵列140分别包含冗余子单元阵列RSCA(redundancy sub cell array)。该冗余子单元阵列RSCA实质上类似于该主存储器单元阵列30的子单元阵列SCA0至SCAn的元件。
图3是说明图1所示具有阶层位线结构的子单元阵列SCA0的电路图。
该子单元阵列SCA0具有阶层位线结构，其包含多个主位线MBL11与多个子位线SBL0。该子单元阵列SCA0的每一主位线MBL11是选择性地连接至该多个子位线SBL0之一。即，当启动多个子位线选择信号SBSW1之一时，开启NMOS晶体管N5以启动该等子位线SBL0之一。
多个单元单元UC0至UCn是连接至子位线SBL0。该多个单元单元UC0至UCn中的每一单元皆包含切换晶体管T与非易失性铁电电容器FC。连接于该子位线SBL0与该非易失性铁电电容器FC之间的切换晶体管T依据向字符线WL0施加的电压来执行切换操作，以调节主位线MBL11的感测电压。
当通过子位线下拉信号SBPD来开启该NMOS晶体管N3时，将该子位线SBL0下拉至接地电平。子位线上拉信号SBPU用于控制向该子位线SBL0提供的电源。即，在低电压下产生高于电源电压VCC的高电压，并将该高电压提供给该子位线SBL0。
子位线选择信号SBSW2依据NMOS晶体管N4的切换操作来控制子位线上拉信号SBPU端子与该子位线SBL之间的连接。
连接于NMOS晶体管N1与该主位线MBL之间的NMOS晶体管N2具有欲连接至该子位线SBL的栅极。连接于接地电压端子与该NMOS晶体管N2之间的NMOS晶体管N1具有栅极来接收主位线下拉信号MBPD，从而调节该主位线MBL11的感测电压。
图4是说明图1所示主存储器单元阵列30的电路图。
该主存储器单元阵列30包含多个主单元阵列MCA_1至MCA_m。该主单元阵列MCA_1包括多个单元单元UC10至UC1n。该等主位线MBL11至MBL1n的行被配置为水平奇偶阵列群组H1。
水平奇偶阵列群组的数目为m，而水平奇偶阵列群组H1中内部垂直奇偶阵列群组V1至Vn的数目为n。因此，主位线的总数为m×n。
该垂直奇偶阵列群组V1至Vn被依次以与此处所述相同的顺序配置于该等主单元阵列MCA_1至MCA_m的每一阵列中。即，该主单元阵列MCA_1的第一主位线MBL11是配合该主单元阵列MCA_m的第一主位线MBLm_1以形成垂直奇偶阵列群组V1。接着，该主单元阵列MCA_1的最终主位线MBL1n被配置为该主单元阵列MCA_m的最终主位线MBLmn以形成垂直奇偶阵列群组Vn。
图5是说明图1的水平奇偶校验单元阵列10与垂直奇偶校验单元阵列20的图。
该水平奇偶校验单位阵列10包含多个水平奇偶单元HP10至HPnm，而该垂直奇偶校验单元阵列20包含多个垂直奇偶单元VP10至VPnn。
该等主单元阵列MCA_1至MCA_m被配置为m个水平奇偶阵列群组H1至Hm与n个垂直奇偶阵列V1至Vn，而使得每一奇偶校验数据被储存于该水平奇偶校验单元阵列10及该垂直奇偶校验单元阵列20中。
该主存储器单元阵列30中该第一水平奇偶阵列群组H1的奇偶校验数据是储存于该水平奇偶校验单元阵列10的第一水平奇偶单元HP10至HP1m中。该最终水平奇偶阵列Hm的奇偶校验数据是储存于该水平奇偶校验单元阵列10的第m个水平奇偶单元HP1m至HPnm中。
该主存储器单元阵列30中该第一垂直奇偶阵列群组V1的奇偶校验数据是储存于该垂直奇偶校验单元阵列20的第一垂直奇偶单元VP10至VP1n中。该最终垂直奇偶阵列群组Vn的奇偶校验数据是储存于该垂直奇偶校验单元阵列20的第n个垂直奇偶单元VP1n至VPnn中。
通过该单元区块切换单元50，将从该等水平奇偶阵列HP1至HPm施加的水平检查数据输出至该等m个水平奇偶线HPL_1至HPL_m。通过该单元区块切换单元50，将从该等垂直奇偶阵列VP1至VPn施加的垂直检查数据输出至该等n个垂直奇偶线VPL_1至VPL_n，如图1和图2所示。
图6是说明图1的数据总线60、感测放大器阵列单元70及ECC处理单元80的图。
该数据总线60包含水平奇偶总线61、垂直奇偶总线62及存储器数据总线63。
该水平奇偶总线61包括水平奇偶线HPL1至HPLm。该垂直奇偶总线62包括垂直奇偶线VPL1至VPLn。该存储器数据总线63包括该主存储器单元阵列30的主位线MBL11至MBLmn。
该感测放大器阵列单元70包含第一感测放大器单元71、第二感测放大器单元72及第三感测放大器单元73。
包括m个感测放大器SAH1至SAHm的第一感测放大器单元71将从该水平奇偶总线61的水平奇偶线HPL1至HPLm施加的水平检查数据放大，以将该数据输出至该水平奇偶校验单元82。该第一感测放大器单元71将从该水平奇偶产生单元81施加的奇偶数据输出至该水平奇偶总线61的水平奇偶线HPL_1至HPL_m。
包含n个感测放大器SAV1至SAVn的第二感测放大器单元72将从该垂直奇偶总线62的垂直奇偶线VPL1至VPLn施加的垂直检查数据放大，以将该数据输出至该垂直奇偶校验单元84。该第二感测放大器单元72将从该垂直奇偶产生单元83施加的奇偶校验数据输出至该垂直奇偶总线62的垂直奇偶线VPL1至VPLn。
该第三感测放大器单元73包含0(m×n)个感测放大器SAD1至SADo。该第三传感器放大器单元73将从该等主位线MBL11至MBLmn施加的数据放大，以将该数据输出至该水平奇偶产生单元81、该垂直奇偶校验单元82、该垂直奇偶产生单元83、该垂直奇偶校验单元84及1位错误校正单元85。
该ECC处理单元80包含该水平奇偶产生单元81、该水平奇偶校验单元82、该垂直奇偶产生单元83、该垂直奇偶校验单元84及该1位错误校正单元85。
该水平奇偶产生单元81响应该第三感测放大器单元73的输出数据而产生m个水平奇偶数据，以将该数据输出至该第一感测放大器单元71。该水平奇偶产生单元81产生该水平奇偶数据以检查该主存储器单元阵列30中所储存数据的水平奇偶，并接着将该数据写入该水平奇偶校验单元阵列10。
该第一感测放大器单元71的m个感测放大器SAH1至SAHm是连接至该水平奇偶校验单元82。即，该水平奇偶校验单元82接收该第一感测放大器单元71的m个输出信号与该第三感测放大器单元73的m个放大数据，以检查该水平奇偶，并将m个水平奇偶校验信号HCK输出至该1位错误校正单元85。
该垂直奇偶产生单元83响应该第三感测放大器73的输出数据而产生n个垂直奇偶数据，以将该数据输出至该第二感测放大器单元72。该垂直奇偶产生单元83产生垂直奇偶数据以检查该主存储器单元阵列30中所储存数据的垂直奇偶，并将该奇偶数据写入该垂直奇偶校验单元阵列20。
该第二感测放大单元72的n个感测放大器SAV1至SAVn是连接至该垂直奇偶校验单元84。即，该垂直奇偶校验单元84接收来自该第二感测放大器单元72的n个输出信号与输出自该第三感测放大器单元73的m个放大数据，以检查该垂直奇偶，并将n个垂直奇偶校验信号VCK输出至该1位错误校正单元85。
该1位错误校正单元85响应m个水平奇偶校验信号HCK、n个垂直奇偶校验信号VCK以及从该第三感测放大器单元7 3输出的o个数据而校正1位错误，以输出错误校正信号CDQ。该1位错误校正单元85还输出从该行切换阵列单元100施加的o个输入数据，以在该主存储器单元阵列30中写入数据进而将该数据输出至该第三感测放大器单元73。
该感测放大器阵列单元70放大感测到的数据且还充当写入驱动器以将写入数据储存于该等存储器单元中。
图7是说明图6所示水平奇偶产生单元81的电路图。
该水平奇偶产生单元81包含m个水平奇偶群组单元HPM_1至HPM_m。该等m个水平奇偶群组单元HPM_1至HPM_m是逐一连接至该等o个感测放大器SAD1至SADo的一个别部分m。该水平奇偶产生单元81的水平奇偶群组单元HPM_1至HPM_m中的每一单元皆对个别的m个水平奇偶阵列群组H1至Hn执行异或运算，以将m个奇偶产生信号输出至个别的水平奇偶线HPL1至HPLn。
该第一水平奇偶群组单元HPM_1包含多个异或门XOR0至XOR2。与此方式相同，第m个水平奇偶群组单元HPM_m包含多个异或门XOR3至XOR5。
换言之，该第一水平奇偶群组单元HPM_1对该等n个水平奇偶阵列群组H1(MBL11至MBL1n)执行异或运算，以将该等主位线MBL11至MBL1n的奇偶数据输出至该水平奇偶线HPL_1。该最终水平奇偶群组单元HPM_m对该等n个水平奇偶阵列群组Hn(MBLm1至MBLmn)执行异或运算，以将该等主位线MBL1n至MBLmn的奇偶数据输出至该水平奇偶线HPL_m。
该等m个水平奇偶群组单元HPM_1至HPMm中的每一单元检查来自该水平奇偶阵列群组H1至Hm的输出信号中「1」的数目是奇数还是偶数。向该等水平奇偶线HPL_1至HPL_m中的每一线(其中该线中「1」的数目为奇数)输出「1」，而向该等水平奇偶线HPL_1至HPL_m中的每一线(其中该线中「1」的数目为偶数)输出「0」。
图8是说明图6的垂直奇偶产生单元83的电路图。
该垂直奇偶产生单元83包含n个垂直奇偶群组单元VPM_1至VPM_n。该等n个垂直奇偶群组单元VPM_1至VPM_n是逐一连接至第三感测放大器单元73的o个感测放大器SAD1至SADo的一部分n。该垂直奇偶产生单元83的每一垂直奇偶群组单元VPM_1至VPM_n对该等n个垂直奇偶阵列群组V1至Vn执行异或运算以向该等垂直奇偶线VPL1至VPLn输出n个奇偶产生信号。
该第一垂直奇偶群组单元VPM-1包含多个异或门XOR6至XOR8。与此方式相同，第n个垂直奇偶群组单元VPM_n包含多个异或门XOR9至XOR11。
该第一垂直奇偶群组单元VPM_1对m个垂直奇偶阵列群组V1(MBL11至MBLml)执行异或运算，以向该垂直奇偶线VPL_1输出主位线MBL11～MBLm1的奇偶数据。最终垂直奇偶群组单元VPM_n对该垂直奇偶阵列群组Vn(MBL1n至MBLmn)执行异或运算，以向该垂直奇偶线VPL_n输出主位线MBL1n至MBLmn的奇偶数据。
该等n个垂直奇偶群组单元VPM_1至VPM_n中的每一单元检查来自该垂直奇偶阵列群组V1至Vm的输出信号中「1」的数目是奇数还是偶数。向该等垂直奇偶线VPL_1至VPL_m中的每一线(其中该线中「1」的数目为奇数)输出「1」，而向该等垂直奇偶线VPL_1至VPL_m中的每一线(其中该线中「1」的数目为偶数)输出「0」。
图9是说明图6所示垂直奇偶校验单元82的电路图。
该水平奇偶校验单元82包含m个水平奇偶校验群组单元HPCM_1至HPCM_m。该等m个水平奇偶校验群组单元HPCM_1至HPCM_m中的每一单元是逐一连接至该等o个感测放大器SAD1至SADo中的一个别部分m。该水平奇偶校验单元82的每一水平奇偶校验群组单元HPCM_1至HPCM_m对该等水平奇偶阵列群组H1至Hn及该等水平奇偶线HPL_1至HPL_m的奇偶数据执行异或运算，以向该1位错误校正单元85输出m个水平奇偶校验信号HCK_1至HCK_m。
该第一水平奇偶校验群组单元HPCM_1包含多个异或门。与此方式相同，第m个水平奇偶校验群组单元HPCM_m包含多个异或门XOR16至XOR19。
即，该水平奇偶校验群组单元HPM_1的每一异或门XOR12至XOR14对该等n个水平奇偶阵列群组H1(MBL11至MBL1n)执行异或运算，以输出该等主位线MBL11至MBL1n的奇偶校验数据。该异或门XOR15对来自该异或门XOR14的输出信号及该水平奇偶线HPL_1上的奇偶数据(即该水平奇偶校验单元阵列10的第一储存数据)执行异或运算，以输出该第一水平奇偶校验信号HCK_1。
与此方式相同，最终水平奇偶校验群组单元HPM_m的每一异或门XOR16至XOR18对n个水平奇偶阵列群组Hm(MBLm1至MBLmn)执行异或运算，以输出该等主位线MBLm1至MBL1mn的奇偶校验数据。该异或门XOR19对来自该异或门XOR18的输出信号及该水平奇偶线HPL_m上的奇偶数据(即该水平奇偶校验单元阵列20的最终储存数据)执行异或运算，以输出最终水平奇偶校验信号HCK_m。
该等水平奇偶校验群组单元HPCM_1至HPCM_m中的每一单元检查该等水平奇偶阵列群组H1至Hm的输出数据及该等水平奇偶线HPL_1至HPL_m上的数据中「1」的数目。
当该等水平奇偶阵列群组H1至Hm的输出数据与该等水平奇偶线HPL_1至HPL_m上的个别数据相同时，该等水平奇偶校验信号HCK_1至HCK_m变成「0」，而当该等水平奇偶阵列群组H1至Hm的输出数据与该等水平奇偶线HPL_1至HPL_m上的个别数据不相同时，该等水平奇偶校验信号HCK_1至HCK_m变成「1」。
换言之，当该等水平奇偶校验信号HCK_1至HCK_m皆为「0」时，则表示该主存储器单元阵列30的单元数据中无错误位。另一方面，当该等水平奇偶校验信号HCK_1至HCK_m之一为「1」时，则表示该主存储器单元阵列30的单元数据中有错误位。
图10是说明图6所示垂直奇偶校验单元84的电路图。
该垂直奇偶校验单元84包含n个垂直奇偶校验群组单元VPCM_1至VPCM_n。该等n个垂直奇偶校验群组单元VPCM_1至VPCM_n是逐一连接至第三感测放大器单元73的o个感测放大器SAD1至SADo的一部分n。该垂直奇偶校验单元84的每一垂直奇偶校验群组单元VPCM_1至VPCM_n对该等垂直奇偶阵列群组V1至Vn及该等垂直奇偶线VPL_1至VPL_m上的奇偶数据执行异或运算，以向该1位错误校正单元85输出n个垂直奇偶校验信号VCK_1至VCK_m。
该第一垂直奇偶校验群组单元HPCM_1包含多个异或门XOR20至XOR23。与此方式相同，第m个垂直奇偶校验群组单元HPCM_m包含多个异或门XOR24至XOR27。
该第一垂直奇偶校验群组单元VPM_1的每一异或门XOR20至XOR22对该等n个垂直奇偶阵列群组V1至Vn(MBL11至MBLm1)执行异或运算，以输出该等主位线MBL11至MBLm1的奇偶校验数据。异或门XOR23对来自该异或门XOR22的输出信号及该垂直奇偶线VPL_1上的奇偶数据(即该垂直奇偶校验单元阵列20的第一储存数据)执行异或运算，以输出该第一垂直奇偶校验信号VCK_1。
与此方式相同，最终垂直奇偶校验群组单元VPM_n的每一异或门XOR24至XOR26对该等n个垂直奇偶阵列群组V1至Vn(MBL1n至MBLmn)执行异或运算，以输出该等主位线MBL1n至MBLmn的奇偶校验数据。该异或门XOR27对来自该异或门XOR26的输出信号及该垂直奇偶线VPL_m上的奇偶数据(即该垂直奇偶校验单元阵列20的最终储存数据)执行异或运算，以输出最终垂直奇偶校验信号VCK_n。
该等n个垂直奇偶校验群组单元VPCM_1至VPCM_n中的每一单元检查该等垂直奇偶阵列群组V1至Vn的输出数据及该等垂直奇偶线VPL_1至VPL_n上的数据中「1」的数目。
当该等垂直奇偶阵列群组V1至Vn中个别群组的输出数据与该等垂直奇偶线VPL_1至VPL_n上的个别数据相同时，每一垂直奇偶校验信号VCK_1至VCK_n皆变为「0」。另一方面，当该等垂直奇偶阵列群组V1至Vn的输出数据与该等垂直奇偶线VPL_1至VPL_n上的个别数据不同时，该等垂直奇偶校验信号VCK_1至VCK-n变为「1」。
换言之，当所有垂直奇偶校验信号VCK_1至VCK-n皆为「0」时，则表示该主存储器单元阵列30的单元数据中无错误位。另一方面，当该等垂直奇偶校验信号VCK_1至VCK_n之一或多个信号为「1」时，则表示该主存储器单元阵列30的单元数据中有错误位。
图11是说明图6所示1位错误校正单元85的电路图。
该1位错误校正单元85包含m个奇偶错误校正单元PEC_1至PEC_m，且是通过o个感测放大器SA_d1至SA_do而连接至该主存储器单元阵列30的主位线MBL11至MBLmn。
该等m个奇偶错误校正单元PEC_1至PEC_m中的每一单元将该等个别主位线MBL11至MBLmn上的数据与通过对该等个别水平奇偶校验信号HCK_1至HCK_m及该等个别垂直奇偶校验信号VCK_1至VCK_n执行逻辑运算而获得的信号相比较，以输出o个错误校正信号CDQ111至CDQmn。
该第一奇偶错误校正单元PEC_1包含多个AND栅极AND1至AND3与多个互斥NOR栅极XOR28至XOR30。AND栅极AND1至AND3中的每一栅极对该水平奇偶校验信号(即该第一水平奇偶群组检查结果)与该等n个垂直奇偶校验信号VCK_1至VCK_n执行AND运算。该等互斥NOR栅极XOR28至XOR30中的每一栅极对来自该多个AND栅极AND1至AND3的输出信号及该等主位线MBL11至MBL1n上的数据执行异或运算，以输出n个错误校正信号CDQ11至CDQ1n。
与此方式相同，该最终奇偶错误校正单元PEC_m包含多个AND栅极AND4至AND6与多个互斥NOR栅极XOR31至XOR33。该等AND栅极AND4至AND6中的每一栅极对该水平奇偶校验信号HCK_m(即该最终水平奇偶群组检查结果)与该等n个垂直奇偶校验信号VCK_1至VCK_n执行AND运算。该等互斥NOR栅极XOR31至XOR33中的每一栅极对来自该等AND栅极AND4至AND6的输出信号及来自该等主位线MBLm1至MBLmn的对应的输出信号执行异或运算，以输出n个错误校正信号CDQm1至CDQmn。
如上所述，依据本发明的一项具体实施例的非易失性铁电存储器装置对主存储器单元的水平与垂直奇偶进行检查及编码，并接着将已编码的单元阵列相比较以校正错误位，从而有效地处理随机分布的单元数据。该非易失性铁电存储器装置还包含具有阶层位线结构的奇偶校验单元阵列与感测放大器。该奇偶校验单元阵列被提供于周边电路区域中，以使得错误校正电路的面积及效率最大化。
基于图解及说明的目的，前面已对本发明的各项具体实施例进行说明。该说明并非意欲包罗无遗或将本发明限制于所揭示的精确形式，而其相关修改及变化既可按照上述教导内容而为亦可从本发明的实施中获取。因而，为解说本发明的原理及其实际应用进而使本领域技术人员能够适应预期的特定使用而将在各项具体实施例中以及配合各种修改来使用本发明。
权利要求
1.一种非易失性铁电存储器装置，其包含主存储器单元阵列，其包括多个非易失性铁电存储器单元，其配置成多个主单元阵列群组；水平奇偶校验单元阵列，其调适成及配置成决定该多个主单元阵列群组的水平部分的奇偶并将该所决定的奇偶作为编码数据储存于水平奇偶存储器阵列中；垂直奇偶校验单元阵列，其调适成及配置成决定该多个主单元阵列群组的垂直部分的奇偶并将该所决定的奇偶作为编码数据储存于垂直奇偶存储器阵列中；以及错误校正码处理单元，其调适成并配置成将储存于该等主单元阵列群组中的数据、储存于该水平奇偶校验单元阵列中的该编码数据及储存于该垂直奇偶校验单元阵列中的该编码数据相比较，并将产生自对应行的错误数据校正成正常数据。
2.根据权利要求1所述的非易失性铁电存储器装置，其中该等主单元阵列群组中的每一群组、该水平奇偶校验单元阵列及该垂直奇偶阵列具有阶层位线结构，该结构包括连接至主位线的多个子位线。
3.根据权利要求1所述的非易失性铁电存储器装置，其进一步包含单元区块切换阵列，其调适成并配置成选择性地发送从该等主存储器阵列群组、该水平奇偶校验单元阵列及该垂直奇偶校验单元阵列中选择的该单元阵列的数据；感测放大器阵列，其调适成并配置成感测并放大由该单元区块切换阵列通过数据总线选择性发送的数据，并将该数据输出至该错误校正码处理单元；行切换阵列，其调适成并配置成响应行解码信号而选择性地发送从该错误校正码处理单元输出的数据；以及数据缓冲器，其调适成并配置成缓冲从该行切换阵列输出的数据并向外部输出该数据。
4.根据权利要求3所述的非易失性铁电存储器装置，其中该数据总线包含多个水平奇偶总线，其逐一连接至该多个水平奇偶校验单元阵列；多个垂直奇偶总线，其逐一连接至该多个垂直奇偶校验单元阵列；以及多个存储器数据总线，其逐一连接至该等主位线。
5.根据权利要求4所述的非易失性铁电存储器装置，其中该感测放大器阵列包含多个第一感测放大器，其调适成并配置成放大通过该水平奇偶总线而施加的该水平奇偶校验单元阵列的该数据；多个第二感测放大器，其调适成并配置成放大通过该垂直奇偶总线而施加的该垂直奇偶校验单元阵列的该数据；以及多个第三感测放大器，其调适成并配置成放大通过该存储器数据总线而施加的该主位线的该数据。
6.根据权利要求1所述的非易失性铁电存储器装置，其中该等主存储器单元阵列群组包含列冗余单元阵列，其调适成并配置成修复从该等主存储器单元阵列群组的列单元群组、该水平奇偶校验单元阵列及该垂直奇偶校验单元阵列产生的失效单元；以及行冗余单元阵列，其调适成并配置成修复从该主存储器单元阵列的行单元群组、该水平奇偶校验单元阵列及该垂直奇偶校验单元阵列产生的失效单元。
7.根据权利要求1所述的非易失性铁电存储器装置，其中该等主单元阵列群组配置为多个水平奇偶阵列群组与多个垂直奇偶阵列群组，其中该多个垂直奇偶阵列群组依次配置为该等水平奇偶阵列群组的主位线。
8.根据权利要求1所述的非易失性铁电存储器装置，其中该错误校正码处理单元包含水平奇偶产生单元，其调适成并配置成检查该等主存储器单元阵列群组中所储存数据中的水平奇偶，并将多个水平奇偶数据输出至该水平奇偶校验单元阵列；垂直奇偶产生单元，其调适成并配置成检查该等主存储器单元阵列群组中所储存数据中的垂直奇偶，并将多个垂直奇偶数据输出至该垂直奇偶校验单元阵列；水平奇偶校验单元，其调适成并配置成将该等主存储器单元阵列群组的数据与该水平奇偶校验单元阵列的检查数据相比较以检查水平奇偶并输出多个水平奇偶校验信号；垂直奇偶校验单元，其调适成并配置成将该等主存储器单元阵列群组的数据与该垂直奇偶校验单元阵列的检查数据相比较并输出多个垂直奇偶校验信号；以及失效单元校正电路，其调适成并配置成分别将该多个水平奇偶校验信号及该多个垂直奇偶校验信号与该多个主位线上的该数据相比较，并输出多个错误校正信号。
9.根据权利要求8所述的非易失性铁电存储器装置，其中该水平奇偶产生单元包含多个水平奇偶群组单元，其中每一单元被调适成并配置成将多个水平奇偶阵列群组中的每一群组中该多个主位线上的数据相比较以产生该多个水平奇偶数据。
10.根据权利要求8所述的非易失性铁电存储器装置，其中该垂直奇偶产生单元包含多个垂直奇偶群组单元，其中每一单元被调适成并配置成将多个垂直奇偶阵列群组中的每一群组中该多个主位线上的数据相比较以产生该多个垂直奇偶数据。
11.根据权利要求8所述的非易失性铁电存储器装置，其中该水平奇偶校验单元包含多个水平奇偶校验群组单元，其中每一单元被调适成并配置成将该水平奇偶校验单元阵列的输出信号与该多个水平奇偶阵列群组中的每一群组中该等多个主位线上的数据的比较结果相比较，以产生该多个水平奇偶校验信号。
12.根据权利要求8所述的非易失性铁电存储器装置，其中该垂直奇偶校验单元包含多个垂直奇偶校验群组单元，其中每一单元被调适成并配置成将该垂直奇偶阵列的输出信号与该多个垂直奇偶阵列群组中的每一群组中该多个主位线上的数据的比较结果相比较，以产生该多个垂直奇偶校验信号。
13.根据权利要求8所述的非易失性铁电存储器装置，其中该错误校正单元包含多个奇偶错误校正单元，其中每一单元皆被调适成并配置成将该多个主位线上的数据与通过逻辑组合多个水平奇偶校验信号及该多个垂直奇偶校验信号而获得的信号相比较以产生多个错误校正信号。
14.根据权利要求13所述的非易失性铁电存储器装置，其中该多个奇偶错误校正单元中的每一单元皆包含多个AND栅极，其中每一栅极被调适成并配置成对该多个水平奇偶校验信号与该多个垂直奇偶校验信号执行AND运算；以及多个异或门，其中每一栅极被调适成并配置成对该多个AND栅极的输出信号及该多个主位线上的数据执行异或运算，以输出该多个奇偶错误校正信号。
全文摘要
本发明揭示一种包括失效单元校正电路以便有效地处理随机分布的单元数据的非易失性铁电存储器装置。该非易失性铁电存储器装置检查主存储器单元阵列的水平奇偶且将该奇偶储存于水平奇偶校验单元阵列中，并检查主存储器单元阵列的垂直奇偶且将该奇偶储存于垂直奇偶校验单元阵列中。然后，将储存于该水平奇偶校验单元阵列与该垂直奇偶校验单元阵列中的编码数据与该主存储器单元的感测数据相比较，以校正错误数据。因此，校正在预定行内随机产生的1位故障。
文档编号G11C29/42GK1855297SQ20061000587
公开日2006年11月1日 申请日期2006年1月19日 优先权日2005年4月21日
发明者姜熙福, 安进弘 申请人:海力士半导体有限公司