专利名称：包含不对称传输阻抗的芯片间接口的制作方法
技术领域：
本发明涉及包含不对称传输阻抗的芯片间接口。
背景技术：
典型地，计算机系统包括许多彼此间相互通信以执行系统应用程序的集成电路芯片。芯片速度持续提高以及芯片间通信的数据量持续增加才可以满足系统应用的要求。随着芯片间通信的数字数据量的增加，需要更高带宽的通信链接以防止芯片间数据通信瓶颈。
通常，计算机系统包括控制器、例如微处理器和一个或多个存储芯片、例如随机访问存储(RAM)芯片。该RAM芯片可以是任何适用类型的RAM，例如动态RAM(DRAM)和双数据率DRAM(DDR-DRAM)。同样，特别是在执行图形应用程序的计算机系统中，该RAM可以是图形双数据率DRAM(GDDR-DRAM)。该控制器和RAM芯片相互通信以执行系统应用程序，通常，在控制器和RAM间的通信链接对系统性能来说是重要的。
通过并行地通信更多的数据位和/或提高输入/输出(I/O)数据位速度可以建立更高带宽的通信链接。然而，并行地通信更多的数据位可能使印刷电路板(PCB)的路由选择变复杂。同样，提高I/O数据位速度也可能是困难的，因为在发送器端的插针电容和在接收器端的插针电容降低了I/O通信速度并导致产生小的数据眼(data eye)。
由于这些和其它原因，因此需要本发明。
发明内容
本发明的一个方面提供一种包含信号通道和第一电路的芯片间接口。该第一电路包括不对称传输阻抗，以利用第一传输阻抗经信号通道传送高信号并利用第二传输阻抗经信号通道传送低信号。该第一传输阻抗和该第二传输阻抗具有不同的阻抗值。
图1是示出根据本发明的计算机系统的一个实施例的方块图。
图2是示出根据本发明的包括控制器和随机访问存储器的计算机系统的一个实施例的方块图。
图3是示出存储单元的一个实施例的图。
图4是示出根据本发明的芯片间接口的一个实施例的图。
图5是示出在示范操作期间芯片间接口的操作元件的一个实施例的图。
具体实施例方式
以下的说明参照作为本文之组成部分的附图，它们通过图示说明可实现的具体实施例。在这点上，方向术语例如“顶部”、“底部”、“前”、“后”、“引导”、“拖尾”等用于参照描述的附图中的方位。因为本发明实施例的部件可以定位在多个不同方位，所以该方向术语用于说明的目的而决不是限制。需要明白的是，在不脱离本发明范围的情况下，可利用其它实施例并进行构造或逻辑改变。对以下的描述不应从限定的意义上理解，本发明的范围由后附的权利要求书规定。
图1是示出根据本发明的计算机系统20的一个实施例的方块图。该计算机系统20包括第一集成电路芯片22和第二集成电路芯片24。芯片22通过通信通路26电连接到芯片24。在一个实施例中，芯片22是存储控制器，芯片24是动态随机访问存储器(DRAM)，例如双数据率DRAM(DDR DRAM)或图形DDR DRAM(GDDR DRAM)。在另一实施例中，芯片22和芯片24可以是任何适用的可彼此间通信的芯片。
芯片22包括第一输入/输出(I/O)电路28并且芯片24包括第二I/O电路30。I/O电路28经通信通路26电连接到I/O电路30以形成芯片间接口。I/O电路28包括适当数目的发送器和接收器对并且I/O电路30包括适当数目的发送器和接收器对。I/O电路28中的每个发送器和接收器对对应于I/O电路30中的发送器和接收器对。通信通路26包括一个或多个信号线，并且I/O电路28中的每个发送器和接收器对通过通信通路26中的信号线中的一个电连接到I/O电路30中相应的发送器和接收器对。
I/O电路28和I/O电路30中的发送器和接收器对包括不对称传输阻抗。发送器和接收器对中的每个发送器电连接到提供传输上拉阻抗的一个上拉电阻或一组上拉电阻(即多于一个)，并且连接到提供传输下拉阻抗的一个下拉电阻或一组下拉电阻。在一个实施例中，该上拉电阻或该组上拉电阻提供的传输上拉阻抗大于由该下拉电阻或该组下拉电阻提供的传输下拉阻抗。在一个实施例中，该下拉电阻或该组下拉电阻提供的传输下拉阻抗大于由该上拉电阻或该组上拉电阻提供的传输上拉阻抗。在一个实施例中，该上拉电阻或该组上拉电阻电连接到发送器和接收器对中的接收器上并用作终端阻抗来接收来自相应发送器和接收器对中的高和低电压信号。在一个实施例中，该下拉电阻或该组下拉电阻电连接到发送器和接收器对中的接收器上并用作终端阻抗来接收来自相应的发送器和接收器对中的高和低电压信号。
在一个实施例中，该组上拉电阻包括两个并行电连接的上拉电阻，并且该组下拉电阻包括三个并行电连接的下拉电阻。这两个上拉电阻电连接到发送器并接通以提供高电压电平、称作高信号。同样，这两个上拉电阻电连接到接收器并接通以提供终端阻抗。这三个下拉电阻电连接到发送器并接通以提供低电压电平、称作低信号。该高信号在电压上高于该低信号，因此该高信号可以代表一个逻辑电平、例如逻辑1，该低信号可以代表另一个逻辑电平、例如逻辑0。在一个实施例中，该高信号上拉到电源电压、例如1.5伏的VDDQ，该低信号下拉到VDOQ的40％即0.6伏。
使用两个上拉电阻而不是三个上拉电阻以在发送器中提供一个较小的电容。同样，如果在接收器中使用两个上拉电阻作为终端阻抗，则使用两个电阻而不是三个终端电阻以在接收器中提供一个较小的电容。在发送器和/或接收器中使用较小电容可以提高I/O数据位速度。此外，较小电容和不对称传输阻抗可以提供较大的数据眼。因此，I/O数据位速度可以提高并且在芯片22和芯片24间保持可靠的通信。图2是示出根据本发明的计算机系统40的一个实施例的方块图。计算机系统40包括控制器42和随机访问存储器(RAM)44。控制器42经存储通信通路46和数据通信通路48电连接到RAM 44。控制器42经存储通信通路46向RAM 44提供行列地址以及控制信号。控制器42经数据通信通路48向RAM 44提供数据并从RAM 44接收数据。在一个实施例中，RAM44可以是任何适合的DRAM，例如第四代DDR DRAM(DDR4 DRAM)、第三代GDDR DRAM(GDDR3 DRAM)、第四代GDDR DRAM(GDDR4 DRAM)或更后代的DRAM。
RAM 44包括存储单元阵列50、行地址锁存器和解码器52、列地址锁存器和解码器54、读出放大电路56、RAM I/O电路58、控制电路60和地址寄存器62。传导字线64、称作行选择线，穿过该存储单元阵列50在x方向上延伸。传导位线66、称作位线，穿过该排存储单元阵列50在y方向上延伸。存储单元68设置在字线64和位线66的每个交叉点。
每条字线64电连接到行地址锁存器和解码器52，并且每条位线66电连接到读出放大电路56中的读出放大器中的一个。该读出放大电路56经传导列选择线70电连接到列地址锁存器和解码器54。同样，读出放大电路56经通信通路72电连接到行地址锁存器和解码器52、经I/O通信通路74电连接到RAMI/O电路58。经数据通信通路48，数据在RAM I/O电路58和控制器42之间传输。
控制器42包括控制器I/O电路76，其经数据通信通路48电连接到RAM I/O电路58。同样，控制器42经存储通信通路46电连接到控制电路60和地址寄存器62。控制电路60经控制通信通路78电连接到行地址锁存器和解码器52以及列地址锁存器和解码器54。地址寄存器62经行和列地址线80电连接到行地址锁存器和解码器52以及列地址锁存器和解码器54。
地址寄存器62经存储通信通路46从控制器42接收行和列地址。地址寄存器62经行和列地址线80向行地址锁存器和解码器52提供行地址，控制电路60经控制通信通路78向行地址锁存器和解码器52提供RAS信号从而把所提供的行地址锁存到行地址锁存器和解码器52。地址寄存器62经行和列地址线80向列地址锁存器和解码器54提供列地址，控制电路60经控制通信通路78向列地址锁存器和解码器54提供CAS信号从而把所提供的列地址锁存到列地址锁存器和解码器54。
I/O电路76和I/O电路58经数据通信通路48在控制器42和RAM 44间通信数据。I/O电路76和I/O电路58与I/O电路28和30(如图1所示)类似。I/O电路58包括适当数目的发送器和接收器对并且I/O电路76也包括适当数目的发送器和接收器对。I/O电路58中的每个发送器和接收器对对应于I/O电路76中的发送器和接收器对。数据通信通路48包括一条或更多信号线，I/O电路58中的每个发送器和接收器对经数据通信通路48中的信号线中的一条电连接到I/O电路76中相应的发送器和接收器对。
同样，I/O电路58和I/O电路76中的发送器和接收器对包括不对称传输阻抗。发送器和接收器对中的每个发送器电连接到提供传输上拉阻抗的一个上拉电阻或一组上拉电阻，并且连接到提供传输下拉阻抗一个下拉电阻或一组下拉电阻。在一个实施例中，该上拉电阻或该组上拉电阻提供的传输上拉阻抗大于由该下拉电阻或该组下拉电阻提供的传输下拉阻抗。在一个实施例中，该下拉电阻或该组下拉电阻提供的传输下拉阻抗大于由该上拉电阻或该组上拉电阻提供的传输上拉阻抗。在一个实施例中，该上拉电阻或该组上拉电阻电连接到发送器和接收器对中的接收器上并用作终端阻抗来接收从相应的发送器和接收器对中发出的高和低电压信号。在一个实施例中，该下拉电阻或该组下拉电阻电连接到发送器和接收器对中的接收器上并用作终端阻抗来接收从相应的发送器和接收器对中发出的高和低电压信号。
读出放大电路56包括读出放大器、均衡和预充电电路以及开关。该读出放大器是差分输入读出放大器，每个读出放大器在两个差分输入端的每一个处接收一条位线66。位线66中的一条从所选择的存储单元68接收一个数据位，其它位线66作为参考。该均衡和预充电电路在读或写操作之前使连接到同一个读出放大器的位线66上的电压均衡。为了读数据位，读出放大器放大数据位值和参考值之间的差并经I/O通信通路74向I/O电路58提供已读出的输出值。I/O电路58中的发送器和接收器对中的一个接收已读出的输出值并经数据通信通路48向控制器42中的I/O电路76中的相应的发送器和接收器对提供该已读出的输出值。为了写数据位，控制器42中的I/O电路76中的发送器和接收器对中的一个经数据通信通路48向RAM 44中的I/O电路58中的相应的发送器和接收器对提供数据位。I/O电路58经I/O通信通路74向读出放大电路56中的读出放大器提供该数据位。I/O电路58过驱动读出放大器以将数据位值过驱动到连接到存储单元68之一的位线66上，并将该数据位值的反相过驱动到参考位线66上。该读出放大器把已接收到的数据位值写入到所选择的存储单元68中。
行地址锁存器和解码器52接收行地址和RAS信号并将该行地址锁存到行地址锁存器和解码器52中。行地址锁存器和解码器52对每个行地址解码以选择存储单元68的一个行。此外，行地址锁存器和解码器52经通信通路72向读出放大电路56提供读出放大器激活信号以及均衡和预充电信号。
列地址锁存器和解码器54激活列选择线70以连接读出放大电路56中的读出放大器和I/O电路58中的发送器和接收器对。列地址锁存器和解码器54接收列地址并将该列地址锁存到列地址锁存器和解码器54。列地址锁存器和解码器54将该列地址解码以选择编址的列选择线70。此外，列地址锁存器和解码器54经控制通信通路78从控制电路60接收列选择线激活信号。列选择线激活信号指示哪些编址的列选择线70将被列地址锁存器和解码器54激活。列地址锁存器和解码器54激活由列地址编址并由列选择线激活信号选择激活的列选择线70。已激活的列选择线70被提供给读出放大电路56以连接读出放大电路56中的读出放大器和I/O电路58中的发送器和接收器对。
控制电路60经存储通信通路46从控制器42接收地址和控制信号。控制器22向控制电路60提供控制信号，例如读/写使能信号、RAS信号和CAS信号。控制电路60向行地址锁存器和解码器52提供RAS信号并向列地址锁存器和解码器54提供CAS信号。同样，控制电路60向列地址锁存器和解码器54提供控制信号以选择性地激活列选择线70。
在读操作过程中，控制电路60接收读控制信号并且地址寄存器62接收已选择的一个或多个存储单元68的行地址。将该行地址从地址寄存器62提供到行地址锁存器和解码器52并由控制电路60和RAS信号锁存到行地址锁存器和解码器52中。行地址锁存器和解码器52对行地址解码并激活所选择的字线64。随着所选择的字线64被激活，存储在连接到所选择的字线64的每个存储单元68内的值传到各自的位线66。存储在存储单元68内的该位值由电连接到各自的位线66的读出放大器检测。
下面，控制电路60和地址寄存器62接收所选择的一个或多个存储单元68的列地址。将该列地址从地址寄存器62提供到列地址锁存器和解码器54并由控制电路60和CAS信号锁存到列地址锁存器和解码器54中。该列地址锁存器和解码器54对列地址解码以选择列选择线70。控制电路60将控制信号提供给列地址锁存器和解码器54以选择性地激活列选择线70并连接所选择的读出放大器到I/O电路58中的发送器和接收器对。读出的输出值被提供给I/O电路58中的发送器和接收器对并且经数据通信通路48提供给I/O电路76中相应的发送器和接收器对。
在写操作过程中，将存储在存储单元阵列50中的数据经数据通信通路48从I/O电路76中的发送器和接收器对提供到I/O电路58中的发送器和接收器对。控制电路60接收写控制信号并且地址寄存器62接收所选择的一个或多个存储单元68的行地址。将该行地址从地址寄存器62提供到行地址锁存器和解码器52并由控制电路60和RAS信号锁存到行地址锁存器和解码器52中。该行地址锁存器和解码器52对该行地址解码并激活所选择的字线64。随着该已选择的字线64被激活，将存储在连接到所选择的字线64的每个存储单元68内的值传到各自的位线66和电连接到各自的位线66的读出放大器。
下面，控制电路60和地址寄存器62接收所选择的一个或多个存储单元68的列地址。地址寄存器62将该列地址提供给列地址锁存器和解码器54并且该列地址由控制电路60和CAS信号锁存到列地址锁存器和解码器54中。列地址锁存器和解码器54从控制电路60接收列选择线激活信号并激活所选择的列选择线70以连接读出放大电路56中的读出放大器和I/O电路58中的发送器和接收器对。I/O电路58将来自控制器42中的I/O电路76的数据传送到读出放大器并过驱动该读出放大器以便经位线66将数据写入到所选择的一个或多个存储单元68。
图3是示出存储单元阵列50中的存储单元68的一个实施例的图。存储单元68包括晶体管90和电容92。晶体管90的门极电连接到字线64。晶体管90漏极-源极通道的一端电连接到位线66并且漏极-源极通道的另一端电连接到电容92的一端。电容92的另一端电连接到基准94，例如电源电压的一半。电容92充电和放电以代表逻辑0或逻辑1。
在读操作过程中，字线64被激活以使晶体管90导通并且存储在电容92内的值经位线66由读出放大器读取。在写过程中，字线被激活以使晶体管90导通并访问电容92。连接到位线66的该读出放大器被过激励，从而经位线66和晶体管90在电容92中写入数据值。
对存储单元68的读操作是破坏性的读操作。在每次读操作之后，电容92对刚刚读取的数据值重新充电或放电。此外，即使没有读操作，电容92中的电荷随时间而放电。为了保持已存储的值，存储单元68由读和/或写存储单元68周期性地刷新。周期性地刷新存储单元阵列50中的所有存储单元68以维持它们的值。
图4是示出根据本发明的芯片间接口100的一个实施例的图。接口100包括第一I/O电路102和第二I/O电路104。I/O电路102和I/O电路104类似于I/O电路76和58(如图2中所示)和I/O电路28和30(如图1中所示)。I/O电路102经数据通信通路106电连接到I/O电路104。在一个实施例中，接口100包括一个类似于I/O电路102或I/O电路104的I/O电路和一个相应的I/O电路，该相应的I/O电路是任何适于与类似于I/O电路102或I/O电路104的一个I/O电路进行接口的I/O电路。
I/O电路102包括第一收发器108、第一上拉电阻元件110a和110b以及第一下拉电阻元件112a-112c。在其它实施例中，I/O电路102包括任何适当数目的上拉电阻元件，例如一个或一百个电阻元件。在另一个实施例中，I/O电路102包括任何适当数目的下拉电阻，例如一个或一百个电阻元件。
收发器108经电阻元件线114a电连接到上拉电阻元件110a以及经电阻元件线114b电连接到上拉电阻元件110b。收发器108经电阻元件线116a电连接到下拉电阻元件112a以及经电阻元件线116b电连接到下拉电阻元件112b以及经电阻元件线116c电连接到下拉电阻元件112c。上拉电阻元件110a经电源线118电连接到上拉电阻元件110b和电源VDDQ。下拉电阻元件112a、下拉电阻元件112b和下拉电阻元件112c经基准线120一起电连接到基准，例如VSSQ。在一个实施例中，VDDQ是正电压，VSSQ是直接接地。
在一个实施例中，上拉电阻元件110a和110b中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到收发器108漏极-源极。在一个实施例中，上拉电阻元件110a和110b中的每个电阻均是120欧姆电阻，并且如果所有上拉电阻元件110a和110b都接通，则并联的上拉电阻元件110a和110b提供60欧姆的阻抗值。在一个实施例中，下拉电阻元件112a-112c中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到收发器108。漏极-源极在一个实施例中，下拉电阻元件112a-112c中的每个电阻均是120欧姆电阻，并且如果所有下拉电阻元件112a-112c都接通，则并联的下拉电阻元件112a-112c提供40欧姆的阻抗值。
收发器108包括发送器122和接收器124。发送器122的输出端电连接到接收器124的输入端并经数据通信通路106电连接到I/O电路104。发送器122的输入端126从包括I/O电路102的集成电路接收数据。发送器122经数据通信通路106向I/O电路104传送数据。为了传送高电压电平，所有的上拉电阻元件110a和110b都接通并且所有的下拉电阻元件112a-112c都断开。为了传送低电压电平，所有的下拉电阻元件112a-112c都接通并且所有的上拉电阻元件110a和110b都断开。接收器124的输入端经数据通信通路106接收数据并经接收器124的输出端128向包括I/O电路102的集成电路传送数据。在一个实施例中，为了接收高电压电平和低电压电平，所有的上拉电阻元件110a和110b都接通并且所有的下拉电阻元件112a-112c都断开，这在接收器124提供了终端阻抗。在一个实施例中，为了接收高电压电平和低电压电平，所有的上拉电阻元件110a和110b都断开并且所有的下拉电阻元件112a-112c都接通，这在接收器124提供了终端阻抗。在其它实施例中，上拉电阻元件110a和110b以及下拉电阻元件112a-112c的不同组合可以接通和/或断开，以提供上拉阻抗、下拉阻抗和终端阻抗。
I/O电路104包括第二收发器130、第二上拉电阻元件132a和132b、第二下拉电阻元件134a-134c。在其它实施例中，I/O电路104包括任何适当数目的上拉电阻元件，例如一个或一百个电阻元件。在其它实施例中，I/O电路104包括任何适当数目的下拉电阻元件，例如一个或一百个电阻元件。
收发器130经数据通信通路106电连接到收发器108。同样，收发器130经电阻元件线136a电连接到上拉电阻元件132a以及经电阻元件线136b电连接到上拉电阻元件132b。收发器130经电阻元件线138a电连接到下拉电阻元件134a以及经电阻元件线138b电连接到下拉电阻元件134b以及经电阻元件线138c电连接到下拉电阻元件134c。上拉电阻元件132a经电源线140电连接到上拉电阻元件132b和电源VDDQ。下拉电阻元件134a、下拉电阻元件134b和下拉电阻元件134c经基准线142一起电连接到基准，例如VSSQ。在一个实施例中，VDDQ是正电压，VSSQ是直接接地。
在一个实施例中，上拉电阻元件132a和132b中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到收发器。漏极-源极在一个实施例中，上拉电阻元件132a和132b中的每个电阻均是120欧姆电阻，并且如果所有上拉电阻元件132a和132b都接通，则并联的上拉电阻元件132a和132b提供60欧姆的阻抗值。在一个实施例中，下拉电阻元件134a-134c中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到收发器。漏极-源极在一个实施例中，下拉电阻元件134a-134c中的每个电阻均是120欧姆电阻，并且如果所有下拉电阻元件134a-134c都接通，则并联的下拉电阻元件134a-134c提供40欧姆的阻抗值。
收发器130包括发送器144和接收器146。发送器144的输出端电连接到接收器146的输入端并经数据通信通路106电连接到I/O电路102。发送器144的输入端148从包括I/O电路104的集成电路接收数据。发送器144经数据通信通路106向I/O电路102传送数据。为了传送高电压电平，所有的上拉电阻元件132a和132b都接通并且所有的下拉电阻元件134a-134c都断开。为了传送低电压电平，所有的下拉电阻元件134a-134c都接通并且所有的上拉电阻元件132a和132b都断开。接收器146的输入端经数据通信通路106接收数据并经接收器146的输出端150向包括I/O电路104的集成电路传送数据。在一个实施例中，为了接收高电压电平和低电压电平，所有的上拉电阻元件132a和132b都接通并且所有的下拉电阻元件134a-134c都断开，这在接收器146提供了终端阻抗。在一个实施例中，为了接收高电压电平和低电压电平，所有的上拉电阻元件132a和132b都断开并且所有的下拉电阻元件134a-134c都接通，这在接收器146提供了终端阻抗。在其它实施例中，上拉电阻元件132a和132b以及下拉电阻元件134a-134c的不同组合可以接通和/或断开，以提供上拉阻抗、下拉阻抗和终端阻抗。
在一个示范操作中，发送器122在输入端126接收数据并将数据传送I/O电路104中的接收器146。为了传送高电压电平，所有的上拉电阻元件110a和110b都接通并且所有的下拉电阻元件112a-112c都断开。为了传送低电压电平，所有的下拉电阻元件112a-112c都接通并且所有的上拉电阻元件110a和110b都断开。
在一个实施例中，在I/O电路104，所有上拉电阻元件132a和132b都接通以提供终端阻抗并且接收器146经输出端150向包括I/O电路104的集成电路传送已接收到的数据。在一个实施例中，在传送高电压电平时，上拉电阻元件110a和110b提供一个阻抗值，该阻抗值完全等于由上拉电阻元件132a和132b提供的终端阻抗值。在一个实施例中，在传送低电压电平时，下拉电阻元件112a-112c提供一个阻抗值，该阻抗值小于由上拉电阻元件132a和132b提供的终端阻抗值。在一个实施例中，在传送低电压电平时，下拉电阻元件112a-112c提供一个阻抗值，该阻抗值大于由上拉电阻元件132a和132b提供的终端阻抗值。
在一个实施例中，在I/O电路104，所有下拉电阻元件134a-134c都接通以提供终端阻抗并且接收器146经输出端150向包括I/O电路104的集成电路传送已接收到的数据。在一个实施例中，在传送低电压电平时，下拉电阻元件112a-112c提供一个阻抗值，该阻抗值完全等于由下拉电阻元件134a-134c提供的终端阻抗值。在一个实施例中，在传送高电压电平时，上拉电阻元件110a和110b提供一个阻抗值，该阻抗值大于由下拉电阻元件134a-134c提供的终端阻抗值。在一个实施例中，在传送高电压电平时，上拉电阻元件110a和110b提供一个阻抗值，该阻抗值小于由下拉电阻元件134a-134c提供的终端阻抗值。
在另一个示范操作中，发送器144在输入端148接收数据并将数据传送到I/O电路102中的接收器124。为了传送高电压电平，所有的上拉电阻元件132a和132b都接通并且所有的下拉电阻元件134a-134c都断开。为了传送低电压电平，所有的下拉电阻元件134a-134c都接通并且所有的上拉电阳元件132a和132b都断开。
在一个实施例中，在I/O电路102，所有上拉电阻元件110a和110b都接通以提供终端阻抗并且接收器124经输出端128向包括I/O电路102的集成电路传送已接收到的数据。在一个实施例中，在传送高电压电平时，上拉电阻元件132a和132b提供一个阻抗值，该阻抗值完全等于由上拉电阻元件110a和110b提供的终端阻抗值。在一个实施例中，在传送低电压电平时，下拉电阻元件134a-134c提供一个阻抗值，该阻抗值小于由上拉电阻元件110a和110b提供的终端阻抗值。在一个实施例中，在传送低电压电平时，下拉电阻元件134a-134c提供一个阻抗值，该阻抗值大于由上拉电阻元件110a和110b提供的终端阻抗值。
在一个实施例中，在I/O电路102，所有下拉电阻元件112a-112c都接通以提供终端阻抗并且接收器146经输出端150向包括I/O电路104的集成电路传送已接收到的数据。在一个实施例中，在传送低电压电平时，下拉电阻元件134a-134c提供一个阻抗值，该阻抗值完全等于由下拉电阻元件112a-112c提供的终端阻抗值。在一个实施例中，在传送高电压电平时，上拉电阻元件132a和132b提供一个阻抗值，该阻抗值大于由下拉电阻元件112a-112c提供的终端阻抗值。在一个实施例中，在传送高电压电平时，上拉电阻元件132a和132b提供一个阻抗值，该阻抗值小于由下拉电阻元件112a-112c提供的终端阻抗值。
I/O数据位速度可以通过在发送器和/或接收器使用较小的电容而提高。此外，较小的电容和不对称传输阻抗可以提供一个较大的数据眼。因此，可以提高I/O数据位速度并且在芯片间保持可靠的通信。
图5是示出在一个实例操作期间芯片间接口200的操作元件的一个实施例的图。接口200包括发送器202和接收器204。该发送器202的输出端经数据通信通路206电连接到接收器204的输入端。同样，接口200包括发送器上拉电阻元件208a和208b、发送器下拉电阻元件210a-210c以及接收器上拉电阻元件212a和212b。
发送器202经电阻元件线214a电连接到发送器上拉电阻元件208a并且经电阻元件线214b电连接到发送器上拉电阻元件208b。发送器202经电阻元件线216a电连接到发送器下拉电阻元件210a并且经电阻元件线216b电连接到发送器下拉电阻元件210b并且经电阻元件线216c电连接到发送器下拉电阻元件210c。发送器上拉电阻元件208a经电源线218电连接到发送器上拉电阻元件208b和电源VDDQ。发送器下拉电阻元件210a、发送器下拉电阻元件210b和发送器下拉电阻元件210c经基准线220一起电连接到一个基准，例如VSSQ。发送器202在222接收输入数据。
接收器204经电阻元件线224a电连接到接收器上拉电阻元件212a并且经电阻元件线224b电连接到接收器上拉电阻元件212b。接收器上拉电阻元件212a经电源线226电连接到接收器上拉电阻元件212b和电源VDDQ。接收器204在一个输入端228接收基准电压VREF并且在230提供一个输出。
发送器上拉电阻元件208a和208b中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到发送器202。同样，发送器下拉电阻元件210a-210c中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到发送器202。此外，接收器上拉电阻元件212a和212b中的每一个均包括电串联到开关(例如场效应晶体管的漏极-源极通道)的电阻，该开关电连接到接收器204。
在一个实施例中，发送器上拉电阻元件208a和208b和发送器下拉电阻元件210a-210c中的每一个是120欧姆电阻。同样，接收器上拉电阻元件212a和212b中的每一个电阻是120欧姆电阻。如果所有发送器上拉电阻元件208a和208b是接通的，则发送器上拉电阻元件208a和208b提供60欧姆阻抗值。同样，如果所有发送器下拉电阻元件210a-210c是接通的，则发送器下拉电阻元件210a-210c提供40欧姆阻抗值。此外，如果所有接收器上拉电阻元件212a和212b是接通的，则接收器上拉电阻元件212a和212b提供60欧姆阻抗值，其完全等于由接通的发送器上拉电阻元件208a和208b提供的阻抗值。
在操作中，发送器202在222接收数据并且经通信通路206向接收器204传送该数据。接收器上拉电阻元件212a和212b被接通以在接收器204端提供终端阻抗。
为了传送高电压电平，发送器上拉电阻元件208a和208b接通并且所有发送器下拉电阻元件210a-210c断开。在一个实施例中，发送器上拉电阻元件208a和208b提供阻抗值，该阻抗值完全等于由接收器上拉电阻元件212a和212b提供的阻抗值，由此非常小或没有电流经通信通路206和接收器204的输入端被上拉到完全为VDDQ。在一个实施例中，发送器上拉电阻元件208a和208b提供60欧姆阻抗值，该阻抗值完全等于由接收器上拉电阻元件212a和212b提供的60欧姆阻抗值，由此非常小或没有电流经通信通路206和接收器204的输入端被上拉到完全为VDDQ。
为了传送低电压电平，所有发送器下拉电阻元件210a-210c接通并且所有发送器上拉电阻元件212a和212b断开。经通信通路206，来自VDDQ的电流穿过接收器上拉电阻元件212a和212b以及发送器下拉电阻元件210a-210c。在接收器204输入端的低电压电平由接收器上拉电阻元件212a和212b以及发送器下拉电阻元件210a-210c的分压网络确定。在一个实施例中，接收器上拉电阻元件212a和212b提供60欧姆阻抗值并且发送器下拉电阻元件210a-210c提供40欧姆阻抗值以及低电压电平等于VDDQ的40％。
接收器204接收由发送器202传送的数据并且辨别高电压电平和低电压电平，以便在输出端230提供数据。在一个实施例中，其中高电压电平完全等于VDDQ并且低电压电平完全等于VDDQ的40％，VREF设置为VDDQ的大约70％以辨别高电压电平和低电压电平。
使用两个发送器上拉电阻元件208a和208b而不是三个发送器上拉电阻元件，以在发送器提供一个较小的电容。这可以减少总接口电容20％。同样，如果使用两个接收器上拉电阻元件212a和212b而不是三个终端阻抗元件作为终端阻抗，则总接口电容可以再减少20％，在发送器和/或接收器利用较小的电容可以提高I/O数据位速度。同样，不对称传输阻抗可以提供较大的电压摆动，其结合较小的电容，可以提供较大的数据眼。因此，可以提高I/O数据位速度并且在芯片间保持可靠的通信。
尽管本文已经说明并描述了特定实施例，本领域技术人员可以理解，在不脱离本发明范围的前提下，各种替换和/或等效实施方式可以取代示出和描述的特定实施例。本申请要涵盖本文讨论的特定实施例的任何修改和变化。因此，本发明仅仅由权利要求和其等价物限定。
权利要求
1.一种芯片间接口，包括信号通道；和第一电路，其包括不对称传输阻抗以利用第一传输阻抗经所述信号通道传送高信号并利用第二传输阻抗经所述信号通道传送低信号，其中所述第一传输阻抗和所述第二传输阻抗具有不同的阻抗值。
2.根据权利要求1所述的芯片间接口，包括第二电路，其包括接收所述高信号和所述低信号的终端阻抗，其中所述终端阻抗具有完全等于所述第一传输阻抗的值的终端阻抗值。
3.根据权利要求1所述的芯片间接口，其中所述第一电路利用所述第一传输阻抗作为第一终端阻抗以经所述信号通道接收信号。
4.根据权利要求3所述的芯片间接口，包括第二电路，其包括接收所述高信号和所述低信号的第二终端阻抗，其中所述第二终端阻抗具有完全等于所述第一传输阻抗的值的终端阻抗值。
5.根据权利要求4所述的芯片间接口，其中所述第二电路包括不对称传输阻抗以利用所述第二终端阻抗作为第三传输阻抗经所述信号通道传送高信号并利用第四传输阻抗经所述信号通道传送低信号，其中所述第三传输阻抗和所述第四传输阻抗具有不同的阻抗值。
6.根据权利要求5所述的芯片间接口，其中所述第一传输阻抗的值完全等于所述第三传输阻抗的值并且所述第二传输阻抗的值完全等于所述第四传输阻抗的值。
7.一种计算机系统，包括信号通道；控制电路，配置为经所述信号通道通信；和随机访问存储器，配置为经所述信号通道将第一信号传送到所述控制电路，其中所述随机访问存储器配置为利用第一传输阻抗传送在所述第一信号中的高信号并利用第二传输阻抗传送在所述第一信号中的低信号，其中所述第一传输阻抗和所述第二传输阻抗具有不同的阻抗值。
8.根据权利要求7所述的计算机系统，其中所述控制电路配置为经所述信号通道向所述随机访问存储器传送第二信号，其中所述控制电路配置为利用第三传输阻抗传送在所述第二信号中的高信号并利用第四传输阻抗传送在所述第二信号中的低信号，其中所述第三传输阻抗和所述第四传输阻抗具有不同的阻抗值。
9.根据权利要求8所述的计算机系统，其中所述随机访问存储器配置为经所述信号通道从所述控制电路接收所述第二信号并利用所述第一传输阻抗作为终端阻抗。
10.根据权利要求7所述的计算机系统，其中所述控制电路配置为经所述信号通道从所述随机访问存储器接收所述第一信号并且所述控制电路包括完全等于所述第一传输阻抗的终端阻抗。
11.一种芯片间接口，包括信号通道；第一电路，配置为经所述信号通道传送第一信号；和第二电路，配置为经所述信号通道接收所述第一信号，其中所述第一电路包括第一不对称传输阻抗以利用第一传输阻抗传送在所述第一信号中的高信号并利用不同于所述第一传输阻抗的第二传输阻抗传送在所述第一信号中的低信号，所述第二电路包括完全等于所述第一传输阻抗的第一终端阻抗。
12.根据权利要求11所述的芯片间接口，其中所述第二电路配置为经所述信号通道传送第二信号并且所述第二电路包括第二不对称传输阻抗以利用第三传输阻抗传送在所述第二信号中的高信号并利用第四传输阻抗传送在所述第二信号中的低信号，所述第一电路具有接收所述第二信号的第二终端阻抗。
13.根据权利要求12所述的芯片间接口，其中所述第一传输阻抗用作所述第二终端阻抗并且所述第三传输阻抗用作所述第一终端阻抗。
14.根据权利要求12所述的芯片间接口，其中所述第一传输阻抗完全等于所述第三传输阻抗并且所述第二传输阻抗完全等于所述第四传输阻抗。
15.根据权利要求11所述的芯片间接口，其中所述第一传输阻抗大于所述第二传输阻抗。
16.根据权利要求11所述的芯片间接口，其中所述第一传输阻抗是60欧姆并且所述第二传输阻抗是40欧姆。
17.一种芯片间接口，包括用于通信第一信号的装置；和用于利用不对称传输阻抗传送在所述第一信号中的高信号和低信号的装置。
18.根据权利要求17所述的芯片间接口，其中用于传送的装置包括用于利用具有第一传输阻抗值的第一传输阻抗传送在所述第一信号中的所述高信号的装置；和用于利用具有第二传输阻抗值的第二传输阻抗传送在所述第一信号中的所述低信号的装置，所述第二传输阻抗值小于所述第一传输阻抗值。
19.根据权利要求18所述的芯片间接口，包括用于以终端阻抗终止所述第一信号的装置，其中所述终端阻抗具有的终端阻抗值完全等于所述第一传输阻抗值。
20.根据权利要求18所述的芯片间接口，包括用于通信第二信号的装置；用于利用不对称传输阻抗传送在所述第二信号中的高信号和低信号的装置；和用于利用所述第一传输阻抗作为第一终端阻抗终止所述第二信号的装置。
21.一种用于芯片间接口的方法，包括从第一芯片向第二芯片传递第一信号；和利用不对称传输阻抗传送在所述第一信号中的高信号和低信号。
22.根据权利要求21所述的方法，其中传送步骤包括利用具有第一传输阻抗值的第一传输阻抗传送在所述第一信号中的所述高信号；和利用具有小于所述第一传输阻抗值的第二传输阻抗值的第二传输阻抗传送在所述第一信号中的所述低信号。
23.根据权利要求22所述的方法，包括以终端阻抗值完全等于所述第一传输阻抗值的终端阻抗终止所述第一信号。
24.根据权利要求22所述的方法，包括从所述第二芯片向所述第一芯片传送第二信号；利用不对称传输阻抗传送所述第二信号中的高信号和低信号；和利用所述第一传输阻抗作为第一终端阻抗终止所述第二信号。
25.一种用于接口的方法，包括在控制电路接收第一信号；利用具有第一传输阻抗值的第一传输阻抗从随机访问存储器传送所述第一信号中的高信号；和利用具有不同于所述第一传输阻抗值的第二传输阻抗值的第二传输阻抗从随机访问存储器传送所述第一信号中的低信号。
26.根据权利要求25所述的方法，包括在所述随机访问存储器接收第二信号；利用具有第三传输阻抗值的第三传输阻抗从所述控制电路传送所述第二信号中的高信号；和利用具有不同于所述第三传输阻抗值的第四传输阻抗值的第四传输阻抗从所述控制电路传送所述第二信号中的低信号。
27.根据权利要求26所述的方法，其中接收第二信号的步骤包括以所述第一传输阻抗终止所述第二信号。
28.根据权利要求25所述的方法，其中接收第一信号的步骤包括以完全等于所述第一传输阻抗的终端阻抗终止所述第一信号。
29.一种用于芯片间接口的方法，包括在第一电路的第一不对称传输阻抗中提供第一传输阻抗和第二传输阻抗；利用所述第一传输阻抗从所述第一电路传送所述第一信号中的高信号；利用不同于所述第一传输阻抗的所述第二传输阻抗从所述第一电路传送所述第一信号中的低信号；和在第二电路以完全等于所述第一传输阻抗的第一终端阻抗接收所述第一信号。
30.根据权利要求29所述的方法，包括在所述第二电路的第二不对称传输阻抗中提供第三传输阻抗和第四传输阻抗；利用所述第三传输阻抗从所述第二电路传送第二信号中的高信号；利用不同于所述第三传输阻抗的第四传输阻抗从所述第二电路传送所述第二信号中的低信号；和在所述第一电路以所述第一传输阻抗接收所述第二信号。
31.根据权利要求30所述的方法，其中所述第一传输阻抗完全等于所述第三传输阻抗并且所述第二传输阻抗完全等于所述第四传输阻抗。
32.一种芯片间接口，包括信号通道；控制电路，配置为经所述信号通道接收第一信号；和随机访问存储器，配置为利用不对称传输阻抗经所述信号通道传送所述第一信号，从而经第一组电阻传送所述第一信号中的高信号并经第二组电阻传送所述第一信号中的低信号，其中所述第一组电阻包括两个电阻并且所述第二组电阻包括三个电阻，所述第一组电阻提供与所述第二组电阻不同的阻抗。
33.根据权利要求32所述的芯片间接口，其中所述控制电路包括完全等于所述第一组电阻的阻抗的终端阻抗。
全文摘要
一种包含信号通道和第一电路的芯片间接口。该第一电路包括不对称传输阻抗，以利用第一传输阻抗经信号通道传送高信号并利用第二传输阻抗经信号通道传送低信号。该第一传输阻抗和该第二传输阻抗具有不同的阻抗值。
文档编号G11C7/00GK1838307SQ200610073980
公开日2006年9月27日 申请日期2006年3月4日 优先权日2005年3月4日
发明者A·奈格伦 申请人:英飞凌科技股份公司