专利名称：动态移位寄存器以及其禁止电路的制作方法
技术领域：
本发明涉及一种移位寄存器，特别涉及一种移位寄存器的动态移位寄存器级(stage)，其具有适用于显示器的内建禁止(disable)电路。
背景技术：
显示器(例如，液晶显示器(LCD)、电激发光显示器、或是有机发光二极管显示器等等)的帧，是由多个像素陈列所产生。因此，连续的脉冲是用来驱动显示器的基本信号。此外，连续脉冲由移位寄存电路所产生，因此移位寄存电路则是显示器的驱动电路中基本的单元。
图11a和11b示出了由Huq所提出的美国专利编号5,343,899的移位寄存电路。在图11a的移位寄存器1100中，移位寄存器级n-1、n、n+1、及n+2以串接结构来耦接至另一者。在此串接结构中，一移位寄存器级的输出信号耦接至紧接连续的下一移位寄存器级的输入端。举例来说，移位寄存器1100的串接结构中的前一移位寄存器级n-1耦接至移位寄存器级n的输入端12，移位寄存器级n的详细电路图如第11b图所示。为了说明，仅以四个移位寄存器级n-1、n、n+1、及n+2来说明。然而，在移位寄存器1100的串接结构中，移位寄存器级的数量实质上更大。图11a的时钟产生器1101产生了三脉冲时钟信号C1、C2、及C3，如图12所示。
如图11a、11b、及图12所示，当时钟信号C3的脉冲提供至移位寄存器级n-1时，产生图11a的信号OUTn-1。图11a的信号OUTn-1形成于移位寄存器级n的输入端12。由于高电平(HIGH)的信号OUTn-1通过操作像开关的晶体管18而耦接至节点18a，以形成控制信号P1。高电平的控制信号P1暂时地储存在内电极电容(未显示)以及电容器CB。形成在第11b图中输出晶体管16的栅极的控制信号P1决定了输出晶体管16的导通与否。当时钟信号C1发生时，形成在第11b图的节点14或形成在输出晶体管16的源极的时钟信号C1，通过寄生内电极电容CP与电容器CB耦接至输出晶体管16的栅极或节点18a，以导通输出晶体管16。因此，在晶体管17的漏极13产生了输出脉冲信号OUTn。信号OUTn提供至图11a的下一移位寄存器级n+1的输入端。除了利用时钟信号C2取代时钟信号C1来导通对应晶体管以外，移位寄存器级n+1的操作与移位寄存器级n相同。
晶体管25具有一漏-源(D-S)传导路径，其耦接于节点18a与一参考电位之间。当晶体管25导通时，此参考电位足以关闭晶体管16。晶体管25的栅极耦接图11a中随后的移位寄存器级n+2的输出端，且由输出信号OUTn+2所控制。
然而，此现有移位寄存器级由前一移位寄存器级的输出信号所使能(enable)，且由控制信号或由随后的移位寄存器级的输出信号所禁止(disable)。第一种禁止方法花费了一个供入信号源，第二种禁止方法则具有跨越移位寄存器级的连接导线。在此现有移位寄存电路，动态移位寄存器级n由下一移位寄存器级后的移位寄存器级所使能，例如移位寄存器级n+2。此现有移位寄存电路的电路布局因为额外需要的反馈而变为复杂。跨越移位寄存器级的连接导线也可能导致移位寄存电路系统的不稳定。
发明内容
本发明提供一种禁止电路。在一实施例中，禁止电路包括第一输入端、第二输入端、输出端、第一参考导线、第二参考导线、以及第一至第六晶体管。第一参考导线接收第一电压，且第二参考导线接收第二电压。第一晶体管具有彼此耦接的栅极与漏极，以及源极，其中，第一晶体管的漏极耦接第一参考导线。第二晶体管的栅极耦接第一输入端，其漏极耦接第一晶体管的源极，且其源极耦接该第二参考导线。第三晶体管具有栅极、漏极、以及源极，其栅极耦接第一晶体管的源极与第二晶体管的漏极，且其源极耦接输出端。第四晶体管的栅极耦接第一输入端，其漏极耦接第三晶体管的源极与输出端，且其源极耦接第二参考导线。第五晶体管的栅极与漏极彼此耦接，其源极耦接第三晶体管的漏极，其中，第五晶体管的漏极耦接第一参考导线。第六晶体管的栅极耦接第二输入端，其漏极耦接第三晶体管的漏极与第五晶体管的源极，且其源极耦接第二参考导线。在一实施例中，第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。
在一实施例中，禁止电路耦接于动态移位寄存单元，此动态移位寄存单元具有接收输入脉冲的输入端以及输出移位脉冲的输出端。且在另一实施例中，禁止电路的输出端耦接于动态移位寄存单元。
本发明提供一种动态移位寄存器，具有串连的多个动态移位寄存器级{SN}，N＝1、2…….、M，M为非零的正整数，其中，第N动态移位寄存器级SN包括输入端、输出端、动态移位寄存单元、以及禁止电路。第N动态移位寄存器级SN的输入端耦接第(N-1)动态移位寄存器级SN-1的输出端。第N动态移位寄存器级SN的输出端耦接第(N+1)动态移位寄存器级SN+1的输入端。动态移位寄存单元的第一输入端耦接第N动态移位寄存器级SN的输入端并接收输入脉冲信号，其第二输入端接收控制信号、其输出端耦接第N动态移位寄存器级SN的输出端。禁止电路的第一输入端耦接动态移位寄存单元的第一输入端，其第二输入端耦接动态移位寄存单元的输出端，其输出端耦接动态移位寄存单元的第二输入端。在一实施例中，动态移位寄存器更包括接收第一电压的第一参考导线以及接收第二电压的第二参考导线。
在一实施例中，禁止电路包括第一至第六晶体管。第一晶体管具有彼此耦接的栅极与漏极，以及源极，其中，第一晶体管的漏极耦接第一参考导线。第二晶体管的栅极耦接禁止电路的第一输入端，其漏极耦接第一晶体管的源极，且其源极耦接第二参考导线。第三晶体管栅极、漏极、以及源极，其栅极耦接第一晶体管的源极与第二晶体管的漏极，且其源极耦接禁止电路的输出端。第四晶体管的栅极耦接禁止电路的第一输入端，其漏极耦接第三晶体管的源极与禁止电路的该输出端，且其源极耦接第二参考导线。第五晶体管的栅极与漏极彼此耦接，且其源极耦接第三晶体管的漏极，其中，第五晶体管的漏极耦接第一参考导线。第六晶体管的栅极耦接禁止电路的第二输入端，其漏极耦接第三晶体管的漏极与第五晶体管的源极，且其源极耦接第二参考导线。在一实施例中，第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。
在一实施例中，禁止电路于输入脉冲期间或输出脉冲期间产生输出信号该动态移位寄存单元，其中，输入脉冲期间受来自禁止电路的第一输入端的一第一输入信号所影响，且输出脉冲期间受来自该禁止电路的第二输入端的第二输入信号所影响。
在一实施例中，动态移位寄存器更耦接一时钟输入信号，且动态移位寄存单元包括第一至第四晶体管。第一晶体管具有栅极、源极以及漏极，其中，其栅极与源极耦接动态移位寄存单元的第一输入端。第二晶体管的栅极耦接第一晶体管的漏极，其漏极耦接时钟输入信号，且其源极耦接动态移位寄存单元的输出端。第三晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接第二晶体管的栅极，且其源极耦接第二参考导线。第四晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的输出端，且其源极耦接第二参考导线。每一动态移位寄存单元接收来自动态移位寄存单元的第一输入端的输入脉冲信号，且将输入脉冲信号移位，接着，通过动态移位寄存单元的输出端将输出信号输出，以作为第(N+1)动态移位寄存器级SN+1的输入信号，藉此产生多个连续的脉冲移位时钟信号。在一实施例中，第一、第二、第三、及第四晶体管中至少一者为MOS薄膜晶体管。
在另一实施例中，动态移位寄存器更耦接一第一时钟输入信号，且动态移位寄存单元包括第一至第四晶体管。第一晶体管具有栅极、源极、以及漏极，其栅极与源极耦接动态移位寄存单元的第一输入端。第二晶体管的栅极耦接第一晶体管的漏极，其漏极耦接该第一时钟输入信号，且其源极耦接动态移位寄存单元的输出端。第三晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接第二晶体管的栅极，且其源极耦接动态移位寄存单元的输出端。第四晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的输出端，且其源极耦接第二参考导线。每一动态移位寄存单元接收来自动态移位寄存单元的第一输入端的输入脉冲信号，且将输入脉冲信号移位，接着，通过动态移位寄存单元的输出端将一输出信号输出，以作为第(N+1)动态移位寄存器级SN+1的输入信号，藉此产生多个连续的脉冲移位时钟信号。在一实施例中，第一、第二、第三、及第四晶体管中至少一者为MOS薄膜晶体管。
在一实施例中，动态移位寄存器更耦接第二时钟输入信号，其与第一时钟输入信号互为反相。在另一实施例中，第一及第二时钟输入信号交替地由多个动态移位寄存器级接收，使得当第N动态移位寄存器级SN接收第一时钟输入信号时，第(N+1)动态移位寄存器级SN+1接收第二时钟输入信号，反之亦然。
本发明提供一种动态移位寄存器，具有串连的多个动态移位寄存器级{SN}，N＝1、2…….、M，M为非零的正整数，其中，第N动态移位寄存器级SN包括输入端、输出端、动态移位寄存单元、以及禁止电路。第N动态移位寄存器级SN的输入端耦接第(N-1)动态移位寄存器级SN-1的输出端。第N动态移位寄存器级SN的输出端耦接第(N+1)动态移位寄存器级SN+1的输入端。动态移位寄存单元的第一输入端耦接第N动态移位寄存器级SN的输入端并接收输入脉冲信号，其第二输入端接收控制信号，其第一输出端耦接第N动态移位寄存器级SN的输出端，动态移位寄存单元还具有第二输出端。禁止电路的第一输入端耦接动态移位寄存单元的第一输入端，其第二输入端耦接动态移位寄存单元的第二输出端，以及其输出端耦接动态移位寄存单元的第二输入端。在一实施例中，动态移位寄存器更包括接收第一电压的第一参考导线以及接收第二电压的第二参考导线。
在一实施例中，禁止电路包括第一至第六晶体管。第一晶体管具有栅极、漏极、以及源极，其栅极与漏极彼此耦接，其中，第一晶体管的漏极耦接第一参考导线。第二晶体管的栅极耦接禁止电路的第一输入端，其漏极耦接第一晶体管的源极，其源极耦接第二参考导线。第三晶体管栅极、漏极、以及源极，其栅极耦接第一晶体管的源极与第二晶体管的漏极，且其源极耦接禁止电路的输出端。第四晶体管的栅极耦接禁止电路的第一输入端，其漏极耦接第三晶体管的源极与禁止电路的输出端，且其源极耦接第二参考导线。第五晶体管的栅极与漏极彼此耦接，且其源极耦接第三晶体管的漏极，其中，第五晶体管的漏极耦接第一参考导线。第六晶体管的栅极耦接禁止电路的第二输入端，其漏极耦接第三晶体管的漏极与第五晶体管的源极，且其源极耦接第二参考导线。在一实施例中，第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。
在一实施例中，禁止电路于输入脉冲期间或输出脉冲期间产生输出信号给动态移位寄存单元，输入脉冲期间受来自禁止电路的第一输入端的第一输入信号所影响，且输出脉冲期间受来自禁止电路的第二输入端的第二输入信号所影响。
在一实施例中，动态移位寄存器更耦接时钟输入信号，且动态移位寄存单元包括第一至第六晶体管。第一晶体管具有栅极、源极以及漏极，其栅极与源极耦接动态移位寄存单元的第一输入端。第二晶体管的栅极耦接第一晶体管的漏极，其漏极耦接时钟输入信号，且其源极耦接动态移位寄存单元的第二输出端。第三晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接第二晶体管的栅极，且其源极耦接第二参考导线。第四晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的第二输出端，且其源极耦接第二参考导线。第五晶体管的栅极耦接第一晶体管的漏极，其漏极耦接时钟输入信号，且其源极耦接动态移位寄存单元的第一输出端。第六晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的第一输出端，且其源极耦接第二参考导线。动态移位寄存单元接收来自动态移位寄存单元的第一输入端的输入脉冲信号，且将输入脉冲信号移位，接着，通过动态移位寄存单元的该第一输出端将输出信号输出，以作为第(N+1)动态移位寄存器级SN+1的输入信号，藉此产生多个连续的脉冲移位时钟信号。在一实施例中，第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。
在另一实施例中，动态移位寄存器更耦接时钟输入信号，且动态移位寄存单元包括第一至第六晶体管。第一晶体管具有栅极、源极以及漏极，其栅极与源极耦接动态移位寄存单元的第一输入端。第二晶体管的栅极耦接第一晶体管的漏极，其漏极耦接时钟输入信号，且其源极耦接动态移位寄存单元的第二输出端。第三晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接第二晶体管的栅极，且其源极耦接动态移位寄存单元的第二输出端。第四晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的第二输出端，且其源极耦接第二参考导线。第五晶体管的栅极耦接第一晶体管的漏极，其漏极耦接时钟输入信号，且其源极耦接动态移位寄存单元的第一输出端。第六晶体管的栅极耦接动态移位寄存单元的第二输入端，其漏极耦接动态移位寄存单元的第一输出端，且其源极耦接第二参考导线。动态移位寄存单元接收来自动态移位寄存单元的第一输入端的输入脉冲信号，且将输入脉冲信号移位，接着，通过动态移位寄存单元的该第一输出端将输出信号输出，以作为第(N+1)动态移位寄存器级SN+1的输入信号，藉此产生多个连续的脉冲移位时钟信号。在一实施例中第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1示出了根据本发明一实施例的移位寄存器的禁止电路示意图。
图2示出了根据本发明一实施例，具有移位寄存单元与内建禁止电路的移位寄存器级的方块图。
图3示出了根据本发明另一实施例，具有移位寄存单元与内建禁止电路的移位寄存器级的方块图。
图4示出了根据本发明实施例，具有内建禁止电路的移位寄存器级的电路示意图。
第5示出了图4的详细禁止电路示意图。
图6示出了根据本发明实施例的移位寄存器级的时序图。
图7a示出了根据本发明一实施例，具有内建禁止电路的移位寄存器级的示意图。
图7b示出了图7a的详细禁止电路示意图。
图8示出了根据本发明一实施例，具有内建禁止电路的移位寄存器级的示意图。
图9示出了根据本发明另一实施例，具有内建禁止电路的移位寄存器级的示意图。
图10示出了根据本发明实施例，内建禁止电路且串接的移位寄存器级的示意图。
图11a和11b示出了由Huq所提出的美国专利编号5,343,899的移位寄存电路。
图12示出了图11a中，输出信号与对应的时钟信号的时序图。
附图符号说明100～禁止电路；110～第一输入端；120～第二输入端；130～输出142～第一参考导线；144～第二参考导线；T1…T6～晶体管；VDD～第一电压；VSS～第二电压；200～动态移位寄存器级；210～动态移位寄存单元；220～第一输入端；230～第二输入端；240～输出端；300～动态移位寄存器级；310～动态移位寄存单元；320～第一输入端；330～第二输入端；340～第一输出端；350～第二输出端；400～动态移位寄存器级；420～第一输入端；430～第二输入端；440～输出端；CK～时钟输入信号；Q1…Q4～晶体管；1、2～节点；602、604、606～时间区间；
610、620、630、640、650～信号波形；700～动态移位寄存器级；720～第一输入端；730～第二输入端；740～输出端；800～动态移位寄存器级；820～第一输入端；830～第二输入端；840～第一输出端；850～第二输出端；Q5…Q6～晶体管；900～动态移位寄存器级；920～第一输入端；930～第二输入端；940～第一输出端；950～第二输出端；1000～动态移位寄存器；1010～第(N-1)动态移位寄存器级；1020～第N动态移位寄存器级；XCK，～反相时钟输入信号；1100～移位寄存器；1101～时钟产生器；12～输入端；13～漏极；14～节点；16～输出晶体管；17～晶体管；18～晶体管；18a～节点；C1、C2、C3～时钟信号；CB～电容器；CP～寄生内电极电容；D～漏极；n-1、n、n+1、n+2～移位寄存器级；P1～控制信号；S～源极。
具体实施例方式
本发明的实施例将配合相关的附图1至10来说明。根据本发明的目的，此事具体及大体的叙述，本发明涉及一种移位寄存器，其具有内建的禁止(disable)电路。
图1示出了根据本发明实施例的移位寄存器的禁止电路100。在此实施例中，禁止电路100包括第一输入端110、第二输入端120、输出端130、接收第一电压VDD的第一参考导线142、接收第二电压VSS的第二参考导线144、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第六晶体管T6。晶体管T1及T2形成第一反向器给予禁止电路100的第一输入端110。当第一输入端110接收高电压电平(HIGH)信号时，晶体管T2的栅极转为高电压电平，其导通了晶体管T2的漏-源极(S-D)传导路径，且晶体管T2的漏极转为低电压电平(LOW)，接着，一低电压电平信号传送至第一反向器的输出端，例如晶体管T3的栅极。在晶体管T3的栅极的低电压电平信号关闭了晶体管T3。另一方面，在第一输入端110的高电压电平信号也使得晶体管T4的栅极转为高电压电平，以导通晶体管T4，且晶体管T4的漏极转为低电压电平。因此，当第一输入端110转为高电压电平时，输出端130将转为低电压电平。
晶体管T5及T6形成了第二反向器。当第一输入端110转为低电压电平且第二输入端120转为高电压电平时，输出端130转为低电压电平。当第一输入端110转为低电压电平且第二输入端120转为低电压电平时，输出端130则转为高电压电平。禁止电路100通常连接移位寄存单元的一禁止晶体管及pull-normal晶体管。禁止电路100接收来自第一输入端110的输入脉冲信号以及来自第二输入端120的输入脉冲信号，以产生禁止脉冲信号，其通过输出端130来控制移位寄存单元的禁止晶体管及pull-normal晶体管的开关。所产生的禁止脉冲信号的电压电平，一般是能导通禁止晶体管及pull-normal晶体管的电压电平。在输入脉冲信号或输出脉冲信号的脉冲期间内，所产生的禁止信号的电压电平为关闭禁止晶体管及pull-normal晶体管的电压电平。所产生的禁止信号存在于输入脉冲信号或输出脉冲信号的脉冲期间内，且在其它时间，维持移位寄存单元的输出信号在低电压电平，使得移位寄存单元的输出信号因此而处于非使能状态。
动态移位寄存器包括多个(N)串连的动态移位寄存器级(shift registerstage)200{SN}，其中，N＝1、2…….、M，M为非零的正整数。每一动态移位寄存器级SN具有耦接第(N-1)动态移位寄存单元SN-1的输出端的一输入端、耦接第(N+1)动态移位寄存单元SN+1的输出端的一输出端、一动态移位寄存单元、以及一禁止电路。动态移位寄存器更包括时钟输入信号CK、接收第一电压VDD的第一参考导线、以及接收第二电压VSS的第二参考导线。时钟输入信号CK、第一参考导线、以及第二参考导线是动态移位寄存器中所有组件都可利用的。动态移位寄存器产生多个连续脉冲移位时钟信号以驱动显示器，例如液晶显示器、电激发光显示器、或有机发光二极管显示器等等。
图2示出了本发明一实施例的移位寄存器级200的方块图。移位寄存器级200具有动态移位寄存单元210及禁止电路100。移位寄存单元210具有第一输入端220、第二输入端230、以及输出端240。禁止电路100具有第一输入端110、第二输入端120、以及输出端130。移位寄存单元210的第一输入端220耦接禁止电路100的第一输入端110以形成移位寄存器级200的输入端。移位寄存单元210的第二输入端230耦接禁止电路100的输出端130。移位寄存单元210的输出端240耦接禁止电路100的第二输入端120以形成移位寄存器级200的输出端。
图3示出了根据本发明另一实施例的移位寄存器级的方块图。移位寄存器级300具有动态移位寄存单元310及禁止电路100。移位寄存单元310具有第一输入端320、第二输入端330、第一输出端340、以及第二输出端350。禁止电路100具有第一输入端110、第二输入端120、以及输出端130。移位寄存单元310的第一输入端320耦接禁止电路100的第一输入端110以形成移位寄存器级300的输入端。移位寄存单元310的第二输入端330耦接禁止电路100的输出端130。移位寄存单元310的第二输出端350耦接禁止电路100的输出端120。移位寄存器级200的输出端耦接移位寄存单元310的第一输出端340。
图4示出了根据本发明实施例发移位寄存器级。图5示出了图4的详细禁止电路示意图。图6示出了图5的移位寄存器级的时序图。参阅图4，动态移位寄存器级400包括移位寄存单元以及禁止电路100。移位寄存单元包括输入晶体管Q1、输出晶体管Q2、禁止晶体管Q3、pull-normal晶体管Q4、第一输入端420、第二输入端430、输出端440、时钟输入信号CK、接收第一电压VDD的第一参考导线142、以及接收第二电压VSS的第二参考导线144。禁止电路100包括具有两晶体管T1及T2的第一反向器、具有两晶体管T5及T6的第二反向器、输出晶体管T3、以及pull-low晶体管T4、第一输入端110、第二输入端120、以及输出端130。时钟输入信号CK的互补信号波形如图6的信号波形610所示。移位寄存器级400的输入端耦接前一移位寄存器级的输出端(N-1)OUT，而通过移位寄存器级400的输入端的输入信号如图6的信号波形620所示。在时间区间602的开始，第N移位寄存器级400接收来自前一级(第N-1移位寄存器级)的输入信号(N-1)OUT。输入晶体管Q1的栅极与源极耦接高电压电平，以导通输出晶体管Q2，使得时钟输入信号CK传送至输出晶体管Q2的源极，其中，输出晶体管Q2的源极作为第N移位寄存器级的输出端。在输入脉冲期间，时钟输入信号CK处于低电压电平，使得输出端(N)OUT也处于低电压电平。
在图5中，节点2耦接在晶体管Q3及Q4的栅极，且作为移位寄存器级400的内建禁止电路100的输出端。在输入脉冲期间，晶体管T4由输入脉冲信号所导通，且晶体管T3被反向的输入脉冲信号所关闭，使得节点2下拉至低电压电平，以关闭晶体管Q3及Q4，如图6的信号波形650所示，其中，反向的输入脉冲信号由具有晶体管1及T2的反向器所产生。
在输入脉冲信号切换为低电压电平且时钟输入信号CK切换为高电压电平后，移位寄存器级400的输出端440((N)OUT)使得时钟输入信号CK切换为高电压电平，如图6中时间区间604的起始所示。如图6所示，藉由来自移位寄存器级的输出端440过形成在晶体管2的栅极与源极间的寄生电容而传送的电压，节点1的信号640因此提升至更高的电压电平。当输入脉冲信号波形620位于标准低电压电平时，晶体管T4关闭，且晶体管T3导通，使得节点2的电压电平根据具有晶体管T5及T6的第二反向器而决定。第二反向器的输入信号为正处于高电压电平的输出端440的信号((N)OUT)，节点2维持在低电压电平，以维持晶体管Q3及Q4处于关闭状态。
如图6的时间区间606的起始所示，在时钟输入信号CK由高电压电平切换为低电压电平后，移位寄存器级的输出端440((N)OUT)也由高电压电平切换为低电压电平，使得第二反向器的输出端由低电压电平变为高电压电平，节点2的电压电平也是如此，如图6的信号波形650所示。在此情况下，晶体管Q3及Q4被导通，且节点2下拉至低电压电平以关闭输出晶体管Q2。之后，移位寄存器级400的输出端440通过pull-normal晶体管Q4连接至低电压源VSS而维持在低电压电平。因此，移位寄存器级400的输出端((N)OUT)，如图6的移位信号脉冲630所示。
相同的操作重复于动态移位寄存器的每一移位寄存器级，以产生多个连续的脉冲移位时钟信号。
图7a示出了根据本发明另一实施例的移位寄存器级。图7b示出了图7a的详细禁止电路示意图。参阅第7a及7b图，动态移位寄存器级700具有一移位寄存单元以及一禁止电路100。移位寄存单元包括输入晶体管Q1、输出晶体管Q2、禁止晶体管Q3、pull-normal晶体管Q4、第一输入端720、第二输入端730、输出端740、时钟输入信号CK、接收第一电压VDD的第一参考导线142、以及接收第二电压VSS的第二参考导线144。禁止电路100包括具有两晶体管T1及T2的第一反向器、具有两晶体管T5及T6的第二反向器、输出晶体管T3、pull-low晶体管T4、第一输入端110、第二输入端120、以及输出端130。此实施例的动态移位寄存器级700是先前叙述第4及5图的动态移位寄存器级400的变化。其操作为相似的原理，因此其操作在此省略不再重复。
图8示出了根据本发明一实施例的移位寄存器级。参阅图8，动态移位寄存器级800具有一移位寄存单元以及一禁止电路100。移位寄存单元包括输入晶体管Q1、第一输出晶体管Q2、禁止晶体管Q3、第一pull-normal晶体管Q4、第二输出晶体管Q5、第二pull-normal晶体管Q6、第一输入端820、第二输入端830、第一输出端840、第二输出端850、时钟输入信号CK、接收第一电压VDD的第一参考导线142、以及接收第二电压VSS的第二参考导线144。禁止电路100包括具有两晶体管T1及T2的第一反向器、具有两晶体管T5及T6的第二反向器、输出晶体管T3、pull-low晶体管T4、第一输入端110、第二输入端120、以及输出端130。动态移位寄存器级800(SN)的输入端为前一移位寄存器级的输出端820((N-1)OUT)。当第N移位寄存器级800接收来自前一移位寄存器级(SN-1)的输出端的输入脉冲信号((N-1)OUT)时，晶体管Q1的栅极与源极变为高电压电平，且晶体管Q5的栅极变为高电压电平，以导通晶体管Q5，使得时钟输入端CL的时钟信号传送至晶体管Q5的源极，其中，晶体管Q5的源极为移位寄存器级800(SN)的输出端。在输入脉冲期间，时钟输入信号CK为低电压电平，使得输出端((N)OUT)也处于低电压电平。
移位寄存器级800的内建禁止电路的输出端耦接晶体管Q3、Q4、及Q6的栅极。在输入脉冲期间，禁止电路100的第一输入端110藉由输入脉冲而开启，且禁止电路100的输出端130则转为低电压电平以关闭晶体管Q3、Q4、及Q6。
在输入脉冲转为低电压电平且时钟输入信号CK转为高电压电平后，移位寄存器级800的第一输出端840及第二输出端850随着时钟输入信号CK而转为高电压电平。当输入脉冲信号处于标准低电压电平时，禁止电路100的输出端130则由与禁止电路100的第二输入端120的互为反相的信号来决定。由于禁止电路100的第二输入端120的反相信号现为高电压电平，输出端130则维持在低电压电平以使晶体管Q3、Q4、以及Q6保持在关闭状态。
在时钟输入信号CK由高电压电平切换为低电压电平后，移位寄存器级800的第一输出端840与第二输出端850也由高电压电平切换为低电压电平，使得禁止电路100的输出端130由低电压电平切变为高电压电平。在此情况下，晶体管Q3、Q4以及Q6导通，接着晶体管Q2的栅极下拉至低电压电平，以关闭晶体管Q2。之后，移位寄存器级800的第一输出端840通过晶体管Q6耦接于低电压VSS而维持在低电压电平。
相同的操作重复于动态移位寄存器的每一移位寄存器级，以产生多个连续的脉冲移位时钟信号。
图9示出了根据本发明另一实施例的移位寄存器级，其具有图3的动态移位寄存器级300的架构。参阅图9，动态移位寄存器级900具有一移位寄存单元以及一禁止电路100。移位寄存单元包括输入晶体管Q1、第一输出晶体管Q2、禁止晶体管Q3、第一pull-normal晶体管Q4、第二输出晶体管Q5、第二pull-normal晶体管Q6、第一输入端920、第二输入端930、第一输出端940、第二输出端950、时钟输入信号CK、接收第一电压VDD的第一参考导线142、以及接收第二电压VSS的第二参考导线144。禁止电路100包括具有两晶体管T1及T2的第一反向器、具有两晶体管T5及T6的第二反向器、输出晶体管T3、pull-low晶体管T4、第一输入端110、第二输入端120、以及输出端130。。此实施例的动态移位寄存器级900是先前叙述图8的动态移位寄存器级800的变化。其操作在相似的原理，因此其操作在此省略不再重复。
与动态移位寄存器级400与700比较起来，两个晶体管Q5及Q6额外地加入至动态移位寄存器级800与900，其将移位寄存器级的输出端((N)OUT)与禁止电路100的第二输入端120做区隔。此两实施例适用于大量输出电容负载。
由于使用互补的时钟输入信号CK，对于两连续的移位寄存器级SN-1及SN而言，举例来说，此两移位寄存器级的输出端于时钟输入信号CK的不同信号缘导通或关闭。假使第(N-1)移位寄存器级SN-1的输出端在时钟输入信号CK的上升缘开启，则第N移位寄存器级SN的输出端在时钟输入信号CK的下降缘开启。二者择一地，另一时钟输入信号ZCK与时钟输入信号CK互为反相，由图10的动态移位寄存器1000来介绍。在此实施例中，第一时钟输入信号CK与第二时钟输入信号XCK交替地由多个动态移位寄存器级所接收，使得假使第(N-1)动态移位寄存器级SN-1接收第一时钟输入信号CK，第N动态移位寄存器级S1则接收第二时钟输入信号XCK；反之亦然。在图10中，示出了第(N-1)动态移位寄存器级1010及第N动态移位寄存器级1020。第(N-1)动态移位寄存器级1010耦接反相时钟输入信号XCK，且第N动态移位寄存器级1020耦接时钟输入信号CK。在此实施例中，所有的动态移位寄存器级的输出信号精确地在相同的信号缘上开启或导通，不是在时钟输入信号CK及反相时钟输入信号XCK的上升缘就是下降缘。此动态移位寄存器级的协调性与稳定性随着此修改而增加。本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。
权利要求
1.一种动态移位寄存器，具有串连的多个动态移位寄存器级{SN}，N＝1、2……、M，M为非零的正整数，其中，该第N动态移位寄存器级SN包括一输入端，耦接该第(N-1)动态移位寄存器级SN-1的一输出端；一输出端，耦接该第(N+1)动态移位寄存器级SN+1的一输入端；一动态移位寄存单元，具有耦接该第N动态移位寄存器级SN的该输入端并接收一输入脉冲信号的一第一输入端、接收一控制信号的一第二输入端、以及耦接该第N动态移位寄存器级SN的该输出端的一输出端；以及一禁止电路，具有耦接该动态移位寄存单元的该第一输入端的一第一输入端、耦接该动态移位寄存单元的该输出端的一第二输入端、以及耦接该动态移位寄存单元的该第二输入端的一输出端。
2.如权利要求1所述的动态移位寄存器，更包括接收一第一电压的一第一参考导线以及接收一第二电压的一第二参考导线，其中，该禁止电路包括一第一晶体管，具有彼此耦接的一栅极与一漏极，以及一源极，其中，该第一晶体管的漏极耦接该第一参考导线；一第二晶体管，具有耦接该禁止电路的该第一输入端的一栅极、耦接该第一晶体管的源极的一漏极、以及耦接该第二参考导线的一源极；一第三晶体管，具有耦接该第一晶体管的源极与该第二晶体管的漏极的一栅极、一漏极、以及耦接该禁止电路的该输出端的一源极；一第四晶体管，具有耦接该禁止电路的该第一输入端的一栅极、耦接该第三晶体管的源极与该禁止电路的该输出端的一漏极、以及耦接该第二参考导线的一源极；一第五晶体管，具有彼此耦接的一栅极与一漏极，以及耦接该第三晶体管的漏极的一源极，其中，该第五晶体管的漏极耦接该第一参考导线；以及一第六晶体管，具有耦接该禁止电路的该第二输入端的一栅极、耦接该第三晶体管的漏极与该第五晶体管的源极的一漏极、以及耦接该第二参考导线的一源极。
3.如权利要求2所述的动态移位寄存器，其中，该禁止电路在一输入脉冲期间或一输出脉冲期间产生一输出信号给该动态移位寄存单元，该输入脉冲期间受来自该禁止电路的该第一输入端的一第一输入信号所影响，且该输出脉冲期间受来自该禁止电路的该第二输入端的一第二输入信号所影响。
4.如权利要求2所述的动态移位寄存器，其中，该第一、第二、第三、第四、第五、及第六晶体管中至少一者为MOS薄膜晶体管。
5.如权利要求1所述的动态移位寄存器，更包括接收一第一电压的一第一参考导线以及接收一第二电压的一第二参考导线，其中，该动态移位寄存单元包括一第一晶体管，具有耦接该动态移位寄存单元的该第一输入端的一栅极与一源极以及一漏极；一第二晶体管，具有耦接该第一晶体管的漏极的一栅极、耦接该时钟输入信号的一漏极、以及耦接该动态移位寄存单元的该输出端的一源极；一第三晶体管，具有耦接该动态移位寄存单元的该第二输入端的一栅极、耦接该第二晶体管的栅极的一漏极、以及耦接该第二参考导线的一源极；以及一第四晶体管，具有耦接该动态移位寄存单元的该第二输入端的一栅极、耦接该动态移位寄存单元的该输出端的一漏极、以及耦接该第二参考导线的一源极；以及其中，该动态移位寄存单元接收来自该动态移位寄存单元的该第一输入端的一输入脉冲信号，且将该输入脉冲信号移位，接着，通过该动态移位寄存单元的该输出端将一输出信号输出，以作为该第(N+1)动态移位寄存器级SN+1的一输入信号，藉此产生多个连续的脉冲移位时钟信号。
6.如权利要求5所述的动态移位寄存器，其中，该第一、第二、第三、及第四晶体管中至少一者为MOS薄膜晶体管。
7.如权利要求1所述的动态移位寄存器，更包括接收一第一电压的一第一参考导线以及接收一第二电压的一第二参考导线，其中，该动态移位寄存单元包括一第一晶体管，具有耦接该动态移位寄存单元的该第一输入端的一栅极与一源极以及一漏极；一第二晶体管，具有耦接该第一晶体管的漏极的一栅极、耦接该第一时钟输入信号的一漏极、以及耦接该动态移位寄存单元的该输出端的一源极；一第三晶体管，具有耦接该动态移位寄存单元的该第二输入端的一栅极、耦接该第二晶体管的栅极的一漏极、以及耦接该动态移位寄存单元的该输出端的一源极；以及一第四晶体管，具有耦接该动态移位寄存单元的该第二输入端的一栅极、耦接该动态移位寄存单元的该输出端的一漏极、以及耦接该第二参考导线的一源极；以及其中，该动态移位寄存单元接收来自该动态移位寄存单元的该第一输入端的一输入脉冲信号，且将该输入脉冲信号移位，接着，通过该动态移位寄存单元的该输出端将一输出信号输出，以作为该第(N+1)动态移位寄存器级SN+1的一输入信号，藉此产生多个连续的脉冲移位时钟信号。
8.如权利要求7所述的动态移位寄存器，其中，该第一、第二、第三、及第四晶体管中至少一者为MOS薄膜晶体管。
9.如权利要求7所述的动态移位寄存器，更耦接一第二时钟输入信号，与该第一时钟输入信号互为反相。
10.如权利要求9所述的动态移位寄存器，其中，该第一及第二时钟输入信号交替地由该等动态移位寄存器级接收，使得当该第N动态移位寄存器级SN接收该第一时钟输入信号时，该第(N+1)动态移位寄存器级SN+1接收该第二时钟输入信号，反之亦然。
全文摘要
一种禁止电路包括第一输入端、第二输入端、输出端、第一参考导线、第二参考导线以及第一至第六晶体管。第一参考导线接收第一电压，且第二参考导线接收第二电压。禁止电路耦接动态移位寄存单元，动态移位寄存单元具有接收输入脉冲的输入端以及输出移位脉冲的输出端。禁止电路于输入脉冲期间或输出脉冲期间产生输出信号，其中，输入脉冲期间受来自禁止电路的第一输入端的一第一输入信号所影响，且输出脉冲期间受来自该禁止电路的第二输入端的第二输入信号所影响。
文档编号G11C19/00GK1917089SQ20061015362
公开日2007年2月21日 申请日期2006年9月12日 优先权日2006年1月5日
发明者尤建盛 申请人:友达光电股份有限公司