具有点对点链接的存储器系统和方法

专利名称：具有点对点链接的存储器系统和方法
技术领域：
本发明涉及存储器系统，更具体地，涉及一种在存储器之间具有点对点链接的存储器系统，以及一种能够同步地执行前景(foreground)和背景(background)操作的存储器系统。
背景技术：
图1包含图解说明存储器模块10的示意方框图，图2包含图解说明存储器系统100的示意方框图，该存储器系统100包括多个图1的存储器模块10。参考图1，存储器模块10包括多个存储部件M1-M8。八个存储部件M1-M8示为共享从主机(未示出)连接的公共命令/地址(CA)信号线12。公共CA线的这种共享是指多点(multi-drop)链接。通常，八个或四个存储部件共享一条公共CA线。
存储部件M1-M8中的每一个也接收多条并行数据(DQ)信号线14。在图1的存储器模块中，每个存储部件接收八条DQ(X8)线14。在传统存储器模块10中，每条DQ信号线14通过点对点链接从主机(未示出)连接到存储器部件。
如图2所示，传统存储器系统100包括图1所示的存储器模块10类型的多个存储器模块210、220等。存储器模块210、220与主机200连接并且进行通信。存储器模块210包括多个存储器部件M11、M12、...、M1N，存储器模块220包括多个存储器部件M21、M22、...、M2N。CA信号线212通过多点链接连接到存储器模块210中的存储器部件M11、M12、...、M1N。CA信号线222通过另一多点链接连接到存储器模块220中的存储器部件M21、M22、...、M2N。多条并行DQ信号线214-1通过多点链接连接到存储器部件M11和M21。多条并行DQ信号线214-2通过多点链接连接到存储器部件M12和M22。多条并行DQ信号线214-N通过多点链接连接到存储器部件M1N和M2N。
典型的高密度存储器系统包括如图2中所示的多个存储器模块。DQ信号线具有多点链接，因此多个存储器部件M共享公共DQ线。多点链接引起的DQ线的负载会负面影响存储器系统100的操作速度。例如，八个SDRAM或四个双数据速率(DDR)存储器或者两个DDR2或DDR3存储器可以通过单条DQ线来全部连接起来。减小由CA和DQ线的多点链接引起的电容性负载对提高存储器系统100的操作速度是重要的。

发明内容
根据本发明，在高速存储器系统中，例如，在以等于或大于2GHz bps操作的存储器系统中，点对点(PTP)链接用于存储器控制器(主机)与单个存储器部件之间的所有信号线，即、CA和DQ信号线。PTP链接减少了电容性负载和每条信号线的短截(stub)。
对于高密度存储器系统，使用多个存储器模块。具有PTP链接的每个存储器系统包括用于每条信号线的输入/输出抽头。这会导致模块抽头的数量增加以便容纳PTP链接。根据本发明，在支持PTP链接的高密度存储器系统中，通过使用单个存储器模块上的平面存储器部件或堆叠(stacked)的存储器部件来避免模块抽头(tab)的增加。结果，存储器系统可以仅具有单个存储器模块。根据本发明，单个存储器模块上的多个存储器部件在它们之间具有PTP链接，以便能够进行高速操作。
根据第一方面，本发明提供了一种存储器系统。该存储器系统包括控制器，用于生成控制信号；主存储器，用于接收来自控制器的控制信号；和耦接到主存储器的辅存储器，该辅存储器被配置来接收来自主存储器的控制信号。控制信号限定将被主和辅存储器中的一个执行的背景操作和将被主和辅存储器中的另一个执行的前景操作。
在一个实施例中，在主和辅存储器之一的目标输出端口没有操作的同时，背景操作由主和辅存储器中的一个执行。背景操作可以是断电操作、预充电操作和自刷新操作之一。
在一个实施例中，当前景和背景操作之一是读操作时，在控制器处接收来自辅存储器的数据。来自辅存储器的数据可以通过主存储器被传送到控制器。
主存储器和是辅存储器中的每一个可以是DRAM存储器。
控制器与主存储器之间的连接以及主存储器与辅存储器之间的连接可以是差动连接或单端连接。
主存储器和辅存储器可以由点对点链接而链接。
根据另一方面，本发明提供了一种存储器系统，包括控制器；耦接到控制器的主存储器，从而在主存储器与控制器之间可以使用第一信号传输协议来传送信号；和耦接到主存储器的辅存储器，从而在主存储器与辅存储器之间可以使用第二信号传输协议来传送信号，第一和第二信号传输协议不同。
在一个实施例中，第一信号传输协议基本同步地传输第一数量位，并且第二信号传输协议基本同步地传输第二数量位，第一和第二数量不同。
在一个实施例中，第二信号传输协议至少是第一信号传输协议的部分连续版本。
主存储器和是辅存储器中的每一个可以是DRAM存储器。
控制器与主存储器之间的连接以及主存储器与辅存储器之间的连接可以是差动连接或单端连接。
主存储器和辅存储器可以由点对点链接而链接。
根据另一方面，本发明提供了一种存储器系统，包括控制器，用于生成控制信号；主存储器，用于接收来自控制器的控制信号；和耦接到主存储器的辅存储器，主存储器和辅存储器由点对点链接而链接；和耦接到主存储器的高速缓冲存储器，该高速缓冲存储器被配置来存储来自辅存储器的信息。
高速缓冲存储器可以在主存储器和/或辅存储器的内部。
主存储器和是辅存储器中的每一个可以是DRAM存储器。
控制器与主存储器之间的连接以及主存储器与辅存储器之间的连接可以是差动连接或单端连接。


通过附图中所示的本发明的优选方面的更具体描述，本发明的上面和其他方面、特征和优点将更加明显，整个附图，相同的附图参考标记指向相同的元件。附图不必按比例绘制，而是强调图解说明本发明的原理。附图中，为了清楚而放大了层和区的厚度。
图1包含图解说明传统存储器模块的示意性方框图。
图2包含图解说明传统存储器系统的示意性方框图，该传统存储器系统包括多个图1的存储器模块。
图3A-3C是功能性图解说明具有PTP链接结构的存储器系统250的示意图。
图4是图解说明根据本发明的存储器系统的实施例的示意性方框图。
图5-7包含根据本发明实施例的图4的存储器系统的三种构造的示意性方框图。
图8A是根据本发明实施例的主(P)存储器的示意性方框图。
图8B是图8A的主存储器的内部电路的详细示意性方框图。
图9包含图解说明根据本发明实施例的下载分组和上传分组的处理的时序图。
图10包含根据本发明实施例的下载C/A分组的示意性图解。
图11包含根据本发明实施例的CS0-CS1字段的值限定表。
图12包含根据本发明实施例的RS0-RS2字段的值限定表。
图13包含根据本发明实施例的识别前景和背景操作的表。
图14包含根据本发明实施例的存储器系统的示意性方框图。
图15包含图解说明根据本发明实施例的C/A分组命令的示例的表。
图16包含图解说明根据本发明实施例的C/A分组命令的另一示例的表。
图17包含图解说明结合图16描述的示例命令执行的操作的时序图。
图18包含图解说明根据本发明的存储器写命令的命令分组格式的表。
图19包含图解说明根据本发明的图18的写命令分组之后的数据分组的格式的表。
图20-22包含根据本发明另一实施例的存储器系统的示意性方框图。
图23是根据本发明实施例的图20-22中所示的主存储器系统的示意性方框图。
图24A和24B包含表示根据本发明一个实施例的串行化的示例WR/CA信号的格式的表。
图25-28包含其中应用本发明的串行化以及背景和前景操作的存储器系统的各个实施例的示意性方框图。
图29包含图解说明可应用于图27和28的存储器系统的串行化命令分组的表。
图30包含根据本发明另一实施例的存储器系统的示意性方框图。
图31是根据本发明实施例的图30中所示的主存储器的示意性方框图。
图32包含根据本发明另一实施例的、其中主存储器和辅存储器包括高速缓冲器的存储器系统的示意性方框图。
图33是图解说明根据本发明另一实施例的存储器系统的示意性方框图。
具体实施例方式
图3A-3C是功能性图解说明具有PTP链接结构的存储器系统250的示意图。图3A和3B的存储器系统包括主存储器部件252和辅存储器部件254。主机或控制器266在执行程序指令时，将命令和数据发送到主存储器252和辅存储器254，并且从主存储器252和辅存储器254接收命令和数据。
控制器266包括写/CA(WR/CA)端口，通过该端口可以将写数据和CA信号传送到存储器部件252和254。控制器266也包括读(RD)端口，通过该端口控制器266接收从存储器部件252和254读出的数据。
主存储器部件252包括四个端口。标记为“xN”的第一接收端口可以包括N个引脚并在线256上接收来自控制器266的WR/CA信号。标记为“xN”的第一发送端口可以包括N个引脚并沿着线260将WR/CA信号发送到辅存储器254。标记为“xM”的主存储器252的第二接收端口可以包括M个引脚并沿着线262接收来自辅存储器254的读信号。标记为“xM”的主存储器252的第二发送端口可以包括M个引脚并沿着线264将读数据发送到控制器266。
辅存储器部件254具有两个端口。标记为“xN”的接收端口可以包括N个引脚并沿着线260接收来自主存储器252的WR/CA信号。标记为“xM”的发送端口可以包括M个引脚并沿着线262将读数据发送到主存储器252。
图3A示意性图解说明了其中主存储器部件252被控制器266存取的情况。虚线258图解了包括通过系统250的来自主存储器的读命令和读数据的信号流。图3B图解说明了其中辅存储器部件254被控制器266存取的情况。虚线268图解了包括通过系统250的来自辅存储器的读命令和读数据的信号流。图3C是图解说明在主存储器部件252和辅存储器部件254被控制器266存取的情况下图3A和3B的存储器系统250的操作的表。如图3A和3C所示，当执行主存储器写/读时，辅存储器状态是“备用”，也就是，当控制器266访问主存储器252时，辅存储器254不执行任何操作。当执行主存储器写/读时，主存储器252处于有效状态，也就是，主存储器252是有效的来执行所请求的操作。如图3B和3C所示，当执行辅存储器写/读时，辅存储器状态是有效的来执行所请求的操作。在辅存储器写/读期间，主存储器252处于“传送”状态，意味着主存储器252沿着线260仅对辅存储器254重复(传送)WR/CA信息，并且沿着线264重复或延迟从辅存储器254到控制器266的读数据。使用图3A-3C所示的这种传统方法的存储器系统250的效率和总线利用率较低，因为，仅一个具有PTP链接的存储器部件能够响应向主或辅存储器部件发出的单个命令而操作。
使用本发明的方法消除了这种低效率。根据本发明，当存储器控制器从构成PTP链接的存储器之一进行读/或写入其中时，其他存储器同步执行某些不会影响连接到控制器的存储器总线/从控制器连接的存储器总线的操作。使用识别两个操作(在此称作第一操作或“前景”操作和第二操作或“背景”操作)的分组协议能够进行两个同步操作。因此，本发明提供了使用PTP链接结构提高效率的存储器系统和方法。
根据本发明的某些实施例，存储器控制器与主存储器之间的输入/输出(IO)协议和接口链接不同于存储器部件之间的输入/输出(IO)协议和接口链接。具体地，在这些实施例中，除了主存储器的所有存储器具有串行接口，从而存储器之间的信号路由可以更容易，并且分组大小可以比使用传统PTP链接情况的分组大小更小。
根据本发明的某些实施例，主存储器可以包括内部高速缓冲器，用于节省期望将由控制器从辅存储器更频繁存取的读数据。根据这些实施例，由于主存储器比辅存储器更频繁地被访问，因此，高速缓冲器位于主DRAM中。在高速缓冲器中预先选择并预先定位一些频繁访问的辅DRAM的内容。这导致系统吞吐量增加。
图4是图解说明根据本发明的存储器系统350的实施例的示意性方框图。图4的存储器系统350包括存储器模块320和存储器控制器或用于将信号和数据传送到存储器模块320以及从中传送信号和数据的主机366。主机366通过外部总线OBUS的四个通道CH0-CH3连接到存储器模块320。外部总线OBUS包括传送命令信号、地址信号、写时钟信号和/或写数据信号的下载总线(DLB)。外部总线OBUS也包括传送读数据和读时钟信号的上传总线(ULB)。在外部总线OBUS上，通过PTP链接不定向地传送所有信号。
存储器模块320包括用于每个通道CH0-CH3的主(P)存储器322和辅(S)存储器324。主存储器322通过外部总线OBUS直接连接到主机366。辅存储器324通过内部总线IBUS连接到各自主存储器322。主存储器322被称作RANK0存储器，辅存储器被称作RANK1存储器。参考时钟CLK_Ref被提供到每个存储器322、324。
图5-7包含根据本发明实施例的图4的存储器系统的三种构造的示意性方框图。参考图5，存储器系统350a包括在印刷电路板或母板325的顶侧325a上连接的主(P)存储器322以及在印刷电路板或母板325的底侧325b上连接的辅(S)存储器324。存储器322和324经由多个导电性管脚或凸起(bump)329连接到母板325。主存储器322通过承载IBUS的导电性管脚或凸起329连接到辅存储器324。主存储器322通过OBUS连接到主机366。
参考图6，存储器系统350b包括在印刷电路板或母板327的顶侧327a上连接的主(P)存储器322和辅(S)存储器324。存储器322和324经由多个导电性管脚或凸起329连接到母板327。主存储器322通过IBUS连接到辅存储器324。主存储器322通过OBUS连接到主机366。
参考图7，存储器系统350c包括连接到印刷电路板或母板331的一侧331a的主(P)存储器322和辅(S)存储器324。主存储器322经由多个导电性管脚或凸起329直接连接到印刷电路板或母板331。辅存储器324被堆叠在主存储器322的顶部并且通过多个导电性管脚或凸起329经由主存储器322被连接到印刷电路板或母板331。或者，主存储器322和辅存储器可以是集成到与印刷电路板或母板331连接的单个封装(package)的两个分离模子(die)。主存储器322通过承载IBUS的导电性管脚或凸起329连接到辅存储器324。主存储器322通过OBUS连接到主机366。
图8A是根据本发明实施例的主(P)存储器322的示意性方框图。图8B是图8A的主存储器322的内部电路的详细示意性方框图。参考图8A，主存储器322包括四个输入/输出端口，用于将命令和数据发送到控制器和辅存储器324以及从控制器和辅存储器324接收命令和数据。标记为RFC的端口354是来自控制器的接收端口，其从主机或控制器366接收包括命令和写数据的信号。标记为RFD的端口351是来自存储器的接收端口，其从诸如辅存储器324之类的其他存储器接收诸如读数据信号之类的信号。标记为TTD的端口355是到存储器的发送端口，其将信号发送到诸如辅存储器324之类的其他存储器。标记为TTC的端口356是到控制器的发送端口，其将包括读数据的信号发送到控制器或主机366。
参考图8B，存储器322包括用于实现本发明的电路和在存储器部件中使用的传统电路。存储器322包括连接到读出放大器361的n×m存储器阵列360。读出放大器362连接到数据缓冲器362，该数据缓冲器362依次连接到输出缓冲器368。行解码器358和列解码器363以传统方式被用来解码存储器阵列360中的存储器地址。来自存储器阵列的数据被读出放大器361读出(sense)并且通过数据缓冲器362被传送到输出缓冲器368，该输出缓冲器368经由TTC端口356传递来自存储器322的数据。命令解码器和输入缓冲器357经由RFC端口354接收来自主机366的WR/CA信号。命令被命令解码器和输入缓冲器357解码。存储器322经由重复器369通过TTD端口也将命令和写数据从控制器重复到辅存储器324。
对于主存储器存取命令，命令解码器和输入缓冲器357将地址信息传送到行解码器358和列缓冲器365。列缓冲器365、列解码器363和行解码器358以传统方式解码地址信息并且对存储器阵列360进行存取。在写处理的情况下，数据输入寄存器359从命令解码器和输入缓冲器357接收输入数据并且将其传递到地址存储器阵列360。在读操作的情况下，从存储器阵列360读取数据并且通过数据缓冲器362将数据从读出放大器361传递到输出缓冲器368，以及通过TTC端口356从存储器322读出。
对于命令将被重复到辅存储器324的处理，经由RFC端口354、在命令解码器和输入缓冲器357处接收WR/CA信号。沿着线371将WR/CA信号从命令解码器和输入缓冲器357输出到重复器电路369。而且，对于重复来自主存储器中的辅存储器的数据，在RFD端口接收读数据，然后通过读数据输入缓冲器将读数据发送到输出缓冲器。结果，经由TTC端口将来自辅存储器的读数据传送到控制器。在线377上将重复控制信号从模式寄存器367传送到重复器369并且传送到读数据输入缓冲器353。
作为该重复处理的一部分，模式寄存器可被MRS(模式寄存器设置)操作设置来决定是否使能重复器和读数据输入缓冲器。如果存储器部件被用作主存储器，则重复器和读数据输入缓冲器被从模式寄存器输出的重复控制信号使能。如果存储器部件被用作辅存储器，则重复器和读数据输入缓冲器没有被从模式寄存器输出的重复控制信号使能。或者，对于重复处理，重复器和读数据输入缓冲器可以由表示存储器在PTP链接结构中的位置的识别信息来控制。
在从辅存储器读取的读数据通过主存储器322或者被主存储器322延迟的情况下，在RFD端口351处，从辅存储器324接收读数据。读数据输入缓冲器353在线373上将读数据RD传送到输出缓冲器368。
图8A和8B分别图解说明了可以是主存储器和辅存储器的存储器部件，通过MRS操作来决定使能重复器和读数据输入缓冲器来重复WR/CA和读数据。而且，如果存储器被用作主存储器，则WR/CA总被重复，而不管解码WR/CA。也就是说，主存储器接收WR/CA，并且不是在解码WR/CA之后将其重复到辅存储器。
图9包含图解说明根据本发明实施例的下载分组和上传分组的处理的时序图。下载分组可以是包括从主机到主存储器或到辅存储器的命令和写数据的分组。上传分组可以是包括从主存储器或辅存储器到主机的读数据的分组。下载分组包括两个单位分组，当执行的命令表示写操作时，包括C/A信号或C/A信号以及写数据WR。上传分组包括两个读数据RD单位分组。单位分组的大小由CLK_ref信号的一个周期中可以包含多少位来确定。写时钟WCLK用于控制下载分组的处理时序，读时钟RCLK用于控制上传分组的处理时序。
图10包含根据本发明实施例的下载C/A分组的示意性图解。根据本发明，下载C/A分组包括将被主和辅存储器之一执行的第一命令以及将被主和辅存储器中的另一个同步执行的第二命令。第一命令在此是指前景命令，第二命令在此是指背景命令。该术语没有建议命令的任意类型的层级结构、优先级或类别。所选择的术语，即，前景和背景，用来简化和易于描述。
图10包含根据本发明实施例的包括前景操作和背景操作的C/A下载分组的示意性图解。在该特定图解说明中，在八个管脚Pin0到Pin7上传送八个十位字。位B1-B5用于前景操作，位B6-B10用于背景操作。在参考时钟CLK_ref的第一半周期期间传送用于前景操作的位，而在参考时钟CLK_ref的第二半周期期间传送用于背景操作的位。
参考图10，管脚Pin0-Pin3的位B1限定四位字段FOP3-FOP0，用于识别将被执行的前景操作。管脚Pin0-Pin3的位B6限定四位字段BOP3-BOP0，用于识别将被执行的背景操作。字段FOP3-FOP0限定的前景操作以及字段BOP3-BOP0限定的背景操作在图13中被识别，图13包含根据本发明实施例的识别前景和背景操作的表。从图13中应当注意，高速缓冲存储器使能命令被包含作为前景命令之一。高速缓冲存储器使能命令是指主存储器中包含的高速缓冲存储器的使用。下面将对此进行更详细地描述。
Pin4的位B1识别前景FEXIT命令，并且Pin4的位B6识别背景BEXIT命令。这些命令是不涉及读或写存储器存取的类型。在FEXIT或BEXIT命令中，当位有效时，存储器存在其先前的断电或自刷新状态。
管脚Pin6和Pin7的位B1限定两位字段CS0-CS1，用于识别哪个存储器列(rank)，即主存储器或多个辅存储器之一，将要执行前景操作。图11包含根据本发明实施例的CS0-CS 1字段值的限定的表。
管脚Pin5-Pin7的位B6限定三位字段RS0-RS2，用于识别哪个存储器列将要执行背景操作。图12包含根据本发明实施例的RS0-RS2字段值的限定的表。
在此参考图10，剩余位用于限定存储器访问命令的存储器地址A0-A14以及B0-B4。应当注意，此处使用的术语“RFU”是指为将来使用保留的。
图14包含根据本发明实施例的存储器系统350d的示意性方框图。普通存储器系统350d包括主存储器322(参见RANK0)，其连接到控制器或主机366。第一辅存储器324a连接到主存储器322，第二辅存储器324b连接到第一辅存储器324a。本发明的该实施例图解说明了本发明可应用于在RANK0具有主存储器322以及在RANK1、2、3...具有任意数量的辅存储器324的存储器系统。
图15包含图解说明根据本发明实施例的C/A分组命令的示例的表。参考图10、11、1 2、13、14和15，图15的命令图解说明了其中执行RANK1存储器324a的读取同时执行其他两列(即，RANK0存储器322和RANK2存储器326a)断电的示例情况。具有值10的CS0/CS1字段表示RANK1存储器324a将要执行前景操作。具有值101的RS0/1/2字段表示RANKO存储器322和RANK2存储器326a将要执行背景操作。具有值0100的FOP0-FOP3字段表示RANK1存储器324a执行的前景操作是READ操作。具有值0001的BOP0-BOP3表示RANK0存储器322以及RANK2存储器326a执行的背景操作是断电操作。
当RANK0存储器322接收C/A分组命令时，其解码CS0/CS1和RS0/1/2字段，以便确定它是否应当通过执行前景操作或背景操作来起作用。这种情况用于RANK0存储器322背景操作，并且RANK0存储器322进入断电模式。而且，RANK0存储器对RANK1存储器324a重复分组命令。
当RANK1存储器324a接收来自RANK0存储器322的C/A分组命令时，其解码CS0/CS1和RS0/1/2字段，以便确定它是否应当通过执行前景操作或背景操作来起作用。这种情况用于RANK1存储器324a背景操作，并且RANK1存储器324a读出由C/A分组命令中的地址信息指定的其存储器单元数据。RANK1存储器324a对RANK2存储器326a重复C/A分组命令。当RANK2存储器326a接收命令分组时，它以与RANK0存储器322响应相同的方式进行响应，除了它不重复C/A分组命令，因为它在存储器的顶部列。
在近似10ns的CAS等待时间之后，RANK1存储器324a将读数据输出到RANK0存储器。应当注意，即使RANK0处于断电，它的接收端口RFD以及重复器的发送或驱动端口TTC仍然被接通以便将读数据传送到控制器366。
图16包含图解说明根据本发明实施例的C/A分组命令的另一示例的表。图16的命令图解说明了其中用单个命令分组连续执行RANK0和RANK1的读的示例情况。在该示例情况中，RANK0接收分组命令并且解码CS0/CS1和RS0/1/2字段，以便确定是否执行背景或前景操作。这种情况用于RANK0前景操作，并且RANK0使用前景操作地址信息来读出适当的读数据R0。它也对RANK1重复分组命令。
当RANK1接收来自RANK0的命令分组时，其解码CS0/CS1和RS0/1/2字段，以便确定其是否执行背景操作或前景操作。在该情况下，RANK1将要执行背景操作，并且它读出由背景操作地址指定的适当存储器单元读数据R1。它也对RANK2重复命令分组。
RANK2不响应分组命令，因为CS0/CS1以及RSO/1/2字段不识别RANK2。在近似10ns的CAS等待时间之后，RANK1将读数据R1输出到RANK0。在两次重复器延迟(two times the repeater delay)之后，存储器数据被传送到控制器366。
图17包含图解说明上面刚结合图1 6描述的示例命令执行的操作的时序图。注意，图17的时序图中圆圈中的数字1-5对应于图14中的存储器系统350d的方框图上标记的相同数字。参考图14和17，示出了控制器366从主存储器连续接收R0和R1数据。因此，对于单个命令，存取主存储器和辅存储器。
图18包含图解说明根据本发明的存储器写命令的命令分组格式的表。图19包含图解说明根据本发明的图18的写命令分组之后的数据分组的格式的表。参考图18，注意，在该实施例中写命令不具有背景操作。FOP字段识别的存储器被存取以写指定的数据。参考图19，数据分组格式假设在单个时钟周期写入64位的数据。图19的数据分组可以刚好在图18的写命令分组之后。
图20-22包含根据本发明另一实施例的存储器系统450的示意性方框图。图20-22的系统450包括连接到主机或控制器466的主(P)存储器422以及一个或多个连接到主存储器422的辅(S)存储器424。在该实施例中，主机466与主存储器422之间的接口和协议不同于主和辅存储器之间的接口和协议。具体地，RANK0主存储器422与RANK1辅存储器424之间的接口是串行化链接SB。相反，主机466与主存储器422之间的链接是并行链接(PB)。如图20所示，链接PB可以包括数量X条线，存储器之间的链接SB可以包括数量Y条线，其中X和Y不同。也就是，X可以是N或M条线，Y可以是K或L条线。在图21和22的图中示出了这些数量的线。例如，N＝8，M＝8，K＝4和L＝4。在该实施例中，主存储器以外的存储器可以具有比主存储器更少的管脚。这可以最小化存储器之间的信号路由的困难性，也可以避免更多辅存储器的封装尺寸的增加。另外，存储器之间的串行链接通过最小化相邻信号之间的噪声源提供了更好的信号完整性。也就是，减少了信号线之间的串扰。
本发明实施例的上面描述也适用于图20-22所示的实施例。也就是，由单个命令启动的多个存储器中的前景和背景操作执行的使用可应用于图20-22的实施例。例如，如图21所示，通过主存储器422(虚线427)可以执行前景操作，同时通过辅存储器424(虚线429)可以执行背景操作。如图22所示，例如，通过辅存储器424(虚线431)可以执行前景或背景操作。
图23是根据本发明实施例的图20-22中所示的主存储器系统422的示意性方框图。功能上类似于图8B的元件的图23的方框图的元件用相同的附图标记标注。将不再重复这些元件的详细描述。
图23的方框图包括用于对辅存储器的串行化电路413重复WR/CA信号以及用于将读数据从辅存储器重复到主机466的去串行化电路415。
读数据(xL)由读端口RFD 451接收并且被传递到读数据输入缓冲器453，该读数据输入缓冲器453在线473上将读数据RD传送到去串行化器415。在来自模式寄存器467的重复控制信号的控制下，去串行化器415去串行化读数据，并且将去串行化的读数据传递到输出缓冲器468，其在线477上被传递到去串行化器415。在线475上的来自等待时间和BL电路364的控制信号的控制下，输出缓冲器468从去串行化器415选择去串行化的读数据，以便通过TTC端口456从存储器422传送出作为xM数据。
在RFC端口454处以xN格式接收WR/CA信号。通过命令解码器和输入缓冲器357来解码WR/CA信号。当对辅存储器重复WR/CA信号时，模式寄存器467被适当地设置来将线477上的重复控制信号设置为适当值。WR/CA信号被传递到串行化器413，串行化器413对WR/CA信号进行串行化。然后在重复控制信号477的控制下，串行化器将串行化的WR/CA信号传递到重复器469。重复器将串行化的WR/CA信号传递到TTD端口，该TTD端口以xK格式将串行化的WR/CA信号传送到辅存储器。例如，在该示例性实施例中，N＝8，K＝4，L＝4和M＝8。
根据PTP链接结构的位置通过MRS操作使能串行化器413、用于重复WR/CA的重复器469和用于重复读数据的去串行化器415。如果存储器被用作PTP链接结构顶部以外的存储器，则通过从模式寄存器输出的重复控制信号来使能串行化器413、重复器469和去串行化器415。如果存储器被用作PTP链接结构顶部，则通过重复控制信号不使能串行化器413、重复器469和去串行化器415。重复控制信号也被施加到读数据输入缓冲器453。
图24A和24B包含表示根据本发明一实施例的串行化的示例WR/CA信号的格式的表。在该示例实施例中，8位WR/CA信号被串行化为4位信号。图24A示出了原始WR/CA信号的格式。如所示，在时钟信号CLK_ref的单个周期期间传送整八位。图24B示出了WR/CA信号的串行化版本的格式。如所示，串行化信号是四位宽，而不是原始的八位。在时钟信号CLK_ref的两个周期期间传送串行化版本的信号。该串行化分组被如上所述对辅存储器重复。
图25-28包含其中应用本发明的串行化以及背景和前景操作的存储器系统的各个实施例的示意性方框图。在这些实施例中，仅仅主存储器重复WR/CA信号。也就是，辅存储器不具有重复功能，因此辅存储器可能不太复杂。这通过执行WR/CA命令的多个串行化并将每个串行化版本直接传送到辅存储器就可以实现。辅存储器也彼此不重复读数据。相反，它们每一个将它们各自的读数据直接转向主存储器，然后主存储器对主机重复读数据。
参考图25，在存储器系统520中，主机566以xN格式将WR/CA分组发送到主存储器522。在该示例中，主存储器生成三个串行化WR/CA分组并且将它们直接传送到它们相关的辅存储器524a、524b和524c。主存储器522发送信号的发送端口可以具有3xK格式。例如，K可以是2。在这种情况下，使用三个辅存储器，对于接收串行化信号的辅存储器，K可以是2。而且，辅存储器524a、524b和524c中的每一个以xL格式将其各自的读数据直接传送到主存储器。
参考图26，存储器系统650包括主机666、主存储器622以及辅存储器624a、624b和624c。在图26的存储器系统650中，使用分立的C/A和WR总线来代替迄今描述的组合WR/CA总线。如在图26的实施例中，在该实施例中，主存储器622从WR/CA分组产生多个串行化C/A和WR，并且将它们直接传送到适当的辅存储器624a、624b和624c。辅存储器将它们读取的数据直接传送到主存储器622。
图27和28分别类似于图25和26，除了在图27和28中，主存储器执行的串行化在宽度上串行化一位的分组。这种配置基本减少了串行化信号之间的串扰，使得信号线路由更简单，减少了系统及其组件占据的空间量，并且减少了I/O量而减小了功耗。图29包含图解说明可应用于图27和28的存储器系统750和850的串行化命令分组的表。
图30包含根据本发明另一实施例的存储器系统950的示意性方框图。在该实施例中，主存储器922包括板上集成高速缓冲存储器或缓冲器901。此处所描述的本发明的所有实施例可应用于本发明的该实施例。在该实施例中，来自辅存储器924a和924b的信息可被预先存储在高速缓冲器901中。这减少了由主机966进行的对辅存储器924a和924b的存取量，在一个实施例中，通过对保存所需数据的辅存储器的背景读操作，可以将一个或多个辅存储器频繁要求的数据载入高速缓冲器901。作为在高速缓冲器901中存储数据的结果，可以增加存储器系统的吞吐量。
图31是根据本发明实施例的图30中所示的主存储器922的示意性方框图。功能上类似于图8B和23的元件的图31的方框图中的元件用相同的附图标记标注。不再重复这些元件的详细描述。
图31的方框图包括用于节省从辅存储器924a和924b读取数据的高速缓冲器901、串行化器913以及去串行化器915。如果命令解码器和输入缓冲器957解码前景操作FOP字段(参见图13)作为高速缓冲存储器使能(1110)，则解码器957将控制信号输出到DEMUX 923。作为响应，DEMUX 923将读数据从辅存储器924a、924b发送到高速缓冲器901。
图32包含根据本发明另一实施例的、其中主存储器和辅存储器包括高速缓冲器的存储器系统的示意性方框图。如图所示，在该实施例中，主存储器1022包括高速缓冲器1001，辅存储器1024a包括高速缓冲器1002。高速缓冲器1001、1002中的一个或者两个可被用来存储来自其他存储器的数据。再一次，该方法基本上增加了系统1050的吞吐量。应当注意，辅存储器1024a、1024b...中的任一个或者全部可以包括该实施例的范围内的高速缓冲器。
图33是图解说明根据本发明另一实施例的存储器系统的示意性方框图。上面关于本发明其他实施例的描述适用于该实施例，而没有冲突。存储器的配置是此处描述的任意配置。在该实施例中，存储器系统1150包括具有主存储器1122和辅存储器1124的存储器模块以及具有高速缓冲器的高速缓冲存储器1151。通过高速缓冲存储器1151将所有分组从主机1166传送到存储器。在前景和背景读操作中可以将由控制器1166频繁要求的数据载入高速缓冲存储器。因此，极大地提高了该存储器系统1151的吞吐量。
应当注意，在整个描述中，所涉及的存储器部件可以是DRAM存储器部件。而且，存储器之间的所有连接可以是差动(differential)的或者单端连接。
尽管已经参考本发明的示例性实施例示出并描述了本发明，但是本领域的普通技术人员应当理解，在不背离本发明的原理和精神的情况下，可以在这些实施例中进行修改，本发明的范围由权利要求及其等效物来限定。
权利要求
1.一种存储器系统，包括控制器，用于生成控制信号；主存储器，用于接收来自控制器的控制信号；和耦接到主存储器的辅存储器，该辅存储器被配置来接收来自主存储器的控制信号，其中所述控制信号限定将被主和辅存储器中的一个执行的背景操作和将被主和辅存储器中的另一个执行的前景操作。
2.如权利要求1所述的存储器系统，其中，在主和辅存储器之一的目标输出端口没有操作的同时，背景操作由主和辅存储器中的一个执行。
3.如权利要求2所述的存储器系统，其中，所述背景操作是断电操作、预充电操作和自刷新操作之一。
4.如权利要求1所述的存储器系统，其中，当前景和背景操作之一是读操作时，在控制器处接收来自辅存储器的数据。
5.如权利要求3所述的存储器系统，其中，来自辅存储器的数据通过主存储器被传送到控制器。
6.如权利要求1所述的存储器系统，其中，所述主存储器是DRAM存储器。
7.如权利要求1所述的存储器系统，其中，所述辅存储器是DRAM存储器。
8.如权利要求1所述的存储器系统，其中，所述控制器与主存储器之间的连接是差动连接。
9.如权利要求1所述的存储器系统，其中，所述控制器与主存储器之间的连接是单端接法。
10.如权利要求1所述的存储器系统，其中，所述主存储器与辅存储器之间的连接是差动连接。
11.如权利要求1所述的存储器系统，其中，所述主存储器与辅存储器之间的连接是单端连接。
12.如权利要求1所述的存储器系统，其中，所述主存储器和辅存储器由点对点链接而链接。
13.一种存储器系统，包括控制器；耦接到控制器的主存储器，使得在主存储器与控制器之间可以使用第一信号传输协议来传送信号；和耦接到主存储器的辅存储器，使得在主存储器与辅存储器之间可以使用第二信号传输协议来传送数据，所述第一和第二信号传输协议不同。
14.如权利要求13所述的存储器系统，其中，所述第一信号传输协议基本同步地传输第一数量位，而第二信号传输协议基本同步地传输第二数量位，所述第一和第二数量不同。
15.如权利要求13所述的存储器系统，其中，所述第二信号传输协议至少是第一信号传输协议的部分连续版本。
16.如权利要求13所述的存储器系统，其中，所述主存储器是DRAM存储器。
17.如权利要求13所述的存储器系统，其中，所述辅存储器是DRAM存储器。
18.如权利要求13所述的存储器系统，其中，所述控制器与主存储器之间的连接是差动连接。
19.如权利要求13所述的存储器系统，其中，所述控制器与主存储器之间的连接是单端连接。
20.如权利要求13所述的存储器系统，其中，所述主存储器与辅存储器之间的连接是差动连接。
21.如权利要求13所述的存储器系统，其中，所述主存储器与辅存储器之间的连接是单端连接。
22.如权利要求13所述的存储器系统，其中，所述主存储器和辅存储器由点对点链接而链接。
23.一种存储器系统，包括控制器，用于生成控制信号；主存储器，用于接收来自所述控制器的控制信号；耦接到主存储器的辅存储器，主存储器和辅存储器由点对点链接而链接；和耦接到主存储器的高速缓冲存储器，该高速缓冲存储器被配置来存储来自辅存储器的信息。
24.如权利要求23所述的存储器系统，其中，所述高速缓冲存储器在主存储器的内部。
25.如权利要求24所述的存储器系统，其中，所述高速缓冲存储器在主存储器的外部。
26.如权利要求23所述的存储器系统，其中，所述高速缓冲存储器在辅存储器的内部。
27.如权利要求26所述的存储器系统，其中，所述高速缓冲存储器在辅存储器的外部。
28.如权利要求23所述的存储器系统，其中，所述高速缓冲存储器在主存储器的内部，第二高速缓冲存储器在辅存储器的内部。
29.如权利要求23所述的存储器系统，其中，所述主存储器是DRAM存储器。
30.如权利要求23所述的存储器系统，其中，所述辅存储器是DRAM存储器。
31.如权利要求23所述的存储器系统，其中，所述控制器与主存储器之间的连接是差动连接。
32.如权利要求23所述的存储器系统，其中，所述控制器与主存储器之间的连接是单端连接。
33.如权利要求23所述的存储器系统，其中，所述主存储器与辅存储器之间的连接是差动连接。
34.如权利要求23所述的存储器系统，其中，所述主存储器与辅存储器之间的连接是单端连接。
全文摘要
公开了一种存储器系统，包括用于生成控制信号的控制器和用于接收来自控制器的控制信号的主存储器。辅存储器耦接到主存储器，该辅存储器被配置来接收来自主存储器的控制信号。控制信号限定将被主和辅存储器中的一个执行的背景操作和将被主和辅存储器中的另一个执行的前景操作。主存储器和辅存储器由点对点链接而连接。主和辅存储器之间的至少一个链接可以是至少部分串行化链接。主和辅存储器中的至少一个可以包括板上内部高速缓冲存储器。
文档编号G11C5/00GK1933018SQ200610153630
公开日2007年3月21日 申请日期2006年9月12日 优先权日2005年9月12日
发明者崔周善 申请人:三星电子株式会社