专利名称：微型计算机装置的制作方法
技术领域：
本发明涉及需要从微处理器的准备(set up )时间和存储器的读出延迟时 间的关系，根据时钟速度，利用软等待功能，从而使访问时间延长的微型计 算机装置。
背景技术：
如公知那样，这种微型计算机装置包括微处理器和存储器而构成。微处理器具有用于输出地址信号的地址信号端子列(A)、用于输入输 出数据信号的数据信号端子列(D)、用于输出芯片选择信号的芯片选择信号 端子(/CS)、用于输出读信号的读信号端子(/RD)、以及用于输出写信号的 写信号端子(/WR)。同样，存储器具有用于输入地址信号的地址信号端子列(A)、用于输 入输出数据信号的数据信号端子列(D)、用于输入芯片选择信号的芯片选择 信号端子(/CS)、用于输入读信号的读信号端子(/RD)、以及用于输入写信 号的写信号端子(AVR)。微型计算机的地址信号端子列(A)、数据信号端子列(D)、芯片选择信 号端子(/CS)、读信号端子(/RD)以及写信号端子(/WR),和存储器的地 址信号端子列(A)、数据信号端子列(D)、芯片选择信号端子(/CS)、读信 号端子(/RD)以及写信号端子(/WR),其对应的端子之间分别经由地址总 线、数据总线、芯片选择信号线、读信号线以及写信号线连接。但是，在对普通的普及型的微处理器(MPU:例如^氺廿7亍夕乂口 -一 (瑞萨科技)公司制的SH系列等)嵌入的存储器访问功能中，如下构 成在读周期时，如图12所示，在使芯片选择信号端子(/CS)的信号状态 从"H"(高电平)(非使能状态)向"L"(低电平)(使能状态)变化后，进 而等待经过l/2时钟((1/2) xTcik)的时间后，使读信号端子(/RD)的信 号状态从"H"(高电平)(非使能状态)向"L，，(低电平)(使能状态)变化， 由此，从存储器输出读数据。
另外，在图12中，(a)表示动作时钟的信号状态，(b)表示MPU的地 址端子列的信号状态，(c)表示MPU的芯片选择信号端子的信号状态，(d) 表示MPU的读端子列的信号状态，(e)表示数据总线的信号状态。在普通的普及型的存储器(响应芯片选择信号以及读信号的变化而输出 读数据的存储器例如，静态RAM ( SRAM )、闪速只读存储器(FROM )等) 中，在读信号端子(/RD)的信号状态从"H"(高电平)(非使能状态)向"L"(低电平)(使能状态)变化后，在读数据实际地纟皮读出到数据总线之前，存 在一些延迟时间。作为这样的存储器，例如能够举出Cypress公司制造的 CY7C1019、 Renesa公司制造的R1RP0404等非同步高速SRAM。具体来讲，如图12所示，在这种存储器中，被定义两种读出延迟时间(Tdl、 Td2)(通常Tdl〉Td2)的情况是通常做法。第1读出延迟时间(Tdl ) 是这样的读出延迟时间，即是预先使读信号端子(/RD)的信号状态为"L"(低电平)(使能状态)而原样保持，在使芯片选择信号端子(/CS)的信号 状态从"H"(高电平)(非使能状态)向"L"(低电平)(使能状态)变化时， 从该变化时刻起到数据被实际读出为止的读出延迟时间。另一方面，第2读 出延迟时间(Td2)是这样的读出延迟时间，即是预先使芯片选择信号端子(/CS)的信号状态为"L"(低电平)(使能状态)而原样保持，在使读信号 端子(/RD)的信号状态从"H，，(高电平)(非使能状态)向"L"(低电平)(使能状态)变化时，从该变化时刻起到数据被实际读出为止的读出延迟时 间。这里，如上述那样，在芯片选择信号端子(/CS)的信号状态从"H"(高 电平)(非使能状态)向"L"(低电平)(使能状态)变化后，读信号端子(/RD) 的信号状态还等待经过1/2时钟((1/2) x丁clk)的时间后，从"H"(高电 平)(非使能状态)向"L"(低电平)(使能状态)变化，因此，微处理器的 动作时钟频率较低时，第l读出延迟时间(Tdl)很长，因而变成下面的式子 成立的状态。Td2+ ( 1/2 ) x Tclk>Tdl……(式子1 ) 于是，读数据在数据总线上存在的时间变短，不能够满足微处理器读入数据 总线上的数据所需要的准备时间(Tsu)。具体来讲，此时若假设使第1读出延迟时间(Tdl)为15ns，使第2读 出延迟时间(Td2)为7ns，使MPU的准备时间(Tsu )为25ns，使时钟周期
(Tclk)为30ns,则得到 (1/2) x Tclk+Td2+Tsu =15ns+7ns+25ns =47ns>45ns (=1.5 x Tclk) 由于不收敛于规定访问时间(45ns)内，所以判断为不能满足MPU的准备时 间(Tsu)。此时，利用嵌入到微处理器的软等待功能来延长访问时间从而确保准备 时间(Tsu)的方法是通常做法。具体来讲，尝试过如下方法在图12的情 况下，仅将访问时间延长1时钟周期量(1 xdk)作为软等待时间(Twait)， 从而来满足准备时间(Tsu)。其结果， 一次访问所需要的时间被从2时钟时 间(2xdk)延长至3时钟时间(3xdk),相应地带来了作为微处理器的微 型计算机的处理速度的降低。因此，为了避免这样的处理速度的降低，还公知有这样的微型计算机， 预先将存储器的芯片选择信号端子(/CS)以及读信号端子(/RD)降低至接 地(GND:使能状态)，从而始终使数据从存储器为不断流状态，另一方面， 在来自存储器的数据输出路径上插入门电路，该门电路仅在保存了读对象数 据的地址空间被访问时打开(参照专利文献1 )。专利文献1日本特开平8-339680号公报但是，在这样的现有的微型计算机中，存在这样的问题，即芯片选择信 号端子(/CS)以及读信号端子(/RD)被连接到地(GND:使能状态)的存 储器被限定成读出专用存储器，所以虽然能够读/写特定的地址空间，但是不 能提高读出速度，并且设计自由度也非常受限。发明内容本发明是着眼于现有的微型计算机中的上述问题点而完成的，其目的在 于提供如下这种微型计算机在由于动作时钟频率比较低而从存储器的读出 延迟时间增大的情况下，使用软等待功能等，不使访问时间增大，并且满足 微处理器的准备时间，从而能够避免处理速度的降低，并且特定的地址空间 也不会被固定成读专用，而能够确保设计上的自由度。关于本发明的其它目的以及作用效果通过参照说明书的以下的记述，只 要是本技术领域人员都能容易清楚。 作为下面这样的结构的微型计算机装置能够解决上述的课题。 即，该微型计算机装置包括微处理器和存储器而构成。该微处理器包括用于输出地址信号的地址信号端子列，用于输入输出数据信号的数据信号端子列，用于输出芯片选择信号的芯片选择信号端子， 用于输出读信号的读信号端子，用于输出写信号的写信号端子，以及利用规 定的命令语言能够随意使用的通用输出端口。而且，上述存储器包括用于输入地址信号的地址信号端子列，用于输 入输出数据信号的数据信号端子列，用于输入芯片选择信号的芯片选择信号 端子，用于输入读信号的读信号端子，以及用于输入写信号的写信号端子。并且，上述微处理器的地址信号端子列、数据信号端子列、.芯片选择信 号端子、读信号端子、以及写信号端子，与上述存储器的地址信号端子列、 数据信号端子列、芯片选择信号端子、读信号端子以及写信号端子，它们对 应的端子之间通过地址总线、数据总线、芯片选择信号线、读信号线、以及 写信号线而连接。进而，在连接上述微处理器的读信号端子和所述存储器的读信号端子的 读信号线上，插入了由来自所述通用输出端口的信号所控制的门电路元件。由此，通过从所述通用端口输出的控制信号控制所述门电路元件，来选择第i动作模式，该第1动作模式为所述存储器的读信号端子的信号状态与所述微处理器的读信号端子的信号状态连动、变化成使能状态和非使能状态，同时通过从所述通用端口所输出的控制信号来控制所述门电路元件，来选择第2动作模式，该第2动作模式为所述存储器的读信号端子的信号状态不受限于所述微处理器的读信号端子的信号状态而是被强制性地固定成使能状 太心o根据这样的结构，通过选择第2动作模式，存储器的读信号端子(/RD (存储器))的信号状态不受限于所述微处理器的读信号端子(/RD (MPU)) 的信号状态，而被强制性地固定成使能状态("L")，因此，利用该模式，将 微处理器的芯片选择信号端子(/CS (MPU))的信号状态与存储器访问连动， 从而每次仅使其从"H，，(非使能状态)向"L"(使能状态)变化，能够用第 l读出延迟时间(Tdl)将各地址的存储器内凄t据读出到数据总线上，所以即 使不利用其它软等待功能以时钟为单位来延迟访问时间，也使其满足微处理 器的准备时间(Tsu)，能够以比较短的时间完成从存储器的读出至向微处理
器的读入的读周期。所以，在由于动作时钟比较低速而从存储器的读出延迟 时间增大的情况下，即使能够使用软等待功能等不使访问时间增大，也满足 微处理器的准备时间，从而能够避免处理速度的降低。而且，第2动作模式的选择是由所述通用端口 (Port)所输出的控制信号 来控制所述门电路元件，通过所述存储器的读信号端子(/RD (存储器))的 信号状态不受限于所述微处理器的读信号端子(/RD (MPU))的信号状态而 被强制性地固定成使能状态("L，，)来进行的，并不是如以往例那样，预先将 存储器的芯片选择信号端子(/CS (存储器))以及读信号端子(/RD (存储器)) 预先靠硬件使其降低至接地(GND:使能状态)，所以即使是相同的存储器地 址，也由从通用端口 (Port)输出的控制信号来控制所述门电路元件，从而能 够实现写周期以及利用软等待的读周期。进而，第1动作模式和第2动作模式之间的切换，在由微处理器所执行 的程序中的适当部分仅嵌入使用了规定命令语言的通用端口操作程序(门电 路打开程序或者门电路闭合程序)即可，所以能够将相同的存储器地址空间 与那时的情况一致地来分配为读专用空间、写专用空间、读/写共用空间，并 且不会妨害用户的程序设计自由度。根据本发明获得的作用效果在一定的条件成立时表现显著。即在使所述 微处理器的动作时钟周期为Tclk、使在所述存储器的芯片选择端子的信号状 态成为使能状态后到数据被读出至所述存储器的数据信号端子列为止的延迟 时间为Tdl、使在所述存储器的读信号端子的信号状态变成使能状态后到数 据被读出至所述存储器的数据信号端子列为止的延迟时间为Td2时，Tclk、 Tdl、 Td2之间如下关系成立Td2十(1/2) xTdk>Tdl 同时，在所述微处理器中嵌入软等待功能。由此，在第l动作模式被选择时，利用所述软等待功能来延长访问时间， 从而满足微处理器读入数据所需要的准备时间，另一方面，在第2动作模式 被选择时，不利用所述软等待功能，而利用规定的访问时间来进行对微处理 器的数据写入。本发明的微型计算机装置被应用作各种功能实现装置，但是在构成为可 编程控制器的CPU单元时，作为用于执行用户程序的微处理器，适用于使用 在数据运算功能方面优越、另一方面在比特运算功能方面差的微处理器的情
况。即，这种微处理器通常动作时钟速度不怎么高，所以在每次读周期利用 软等待的功能来延长访问时间的情况下，因周期时间长，动作响应特性恶化， 有可能在实用方面带来障碍。根据本发明，提供一种微型计算机装置，其在由于动作时钟频率比较低 而从存储器的读出延迟时间增大的情况下，使用软等待功能等而不使访问时 间增大，并且满足微处理器的准备时间，从而能够避免处理速度的下降，并 且特定的地址空间也不会被固定成读专用，并且能够确保设计上的自由度。
图l是表示本发明装置的主要部分的硬件结构图。图2 (a) (g)是表示将提供给静态存储器(SRAM)的/RD的读信号 强制性地固定成使能状态的状态中的各个部分的信号状态的时序图。图3 (a) ~ (g)是表示将提供给静态存储器(SRAM)的/RD的读信号 的使能固定解除后的状态下的各个部分的信号状态的时序图(1 )。图4 (a) (g)是表示将提供给静态存储器(SRAM)的/RD的读信号 的使能固定解除后的状态下的各个部分的信号状态的时序图(2 )。图5 (a) (g)是本发明的作用说明图。图6是PLC的CPU单元的概略结构图。图7是PLC的CPU单元的详细结构图。图8是表示PLC的整个控制程序的总流程图。图9是表示将高速读出处理应用到PLC的静态存储器(SRAM)时的 MPU端口的操作处理的流程图。图IO是用于说明对PLC的闪速只读存储器应用高速读出处理的情况下 的MPU端口的操作处理的流程图。图ll是表示本发明装置的主要部分的硬件结构图(其它例子)。图12是现有技术的作用说明图。
具体实施方式
以下，参照附图来详细说明本发明中的微型计算机装置的优选的一实施 ' 方式。图1表示用于示出本发明装置的主要部分的硬件方框图。如该图所示，
该微型计算机装置包括微处理器1和存储器(SRAM) 2A而构成。该微处理器l具有用于输出地址信号的地址信号端子列(A)、用于输 入输出数据信号的数据信号端子列(D)、用于输出芯片选择信号的芯片选择 信号端子(/CS)、用于输出读信号的读信号端子(/RD)、用于输出写信号的 写信号端子(/WR)、经由规定的命令语言能够任意地使用的通用输出端口 (Port )。另外，上述的存储器(SRAM) 2A具有用于输入地址信号的地址信号 端子列(A)、用于输入输出数据信号的数据信号端子列(D)、用于输入芯片 选择信号的芯片选拷r信号端子(/CS)、用于输入读信号的读信号端子(/RD) 以及用于输入写信号的写信号端子(/WR)。并且，上述微处理器1的地址信号端子列(A)、数据信号端子列(D)、 芯片选择信号端子(/CS)、读信号端子(/RD)以及写信号端子(/WR)，和 上述存储器(SRAM) 2A的地址信号端子列(A)、数据信号端子列(D)、 芯片选择信号端子(/CS)、读信号端子(/RD)以及写信号端子(/WR)，其 对应的端子之间，分别经由地址总线3、数据总线4、芯片选择信号线5、读 信号线6a、 6b以及写信号线7连接。进而，在连接上述微处理器1的读信号端子(/RD)和存储器(SRAM) 2A的读信号端子(/RD)的读信号线(6a、 6b)上，插入由来自上述的通用 输出端口 (Port)的信号所控制的门电路元件、即与门9。从而，通过使从通用端口 (Port)输出的控制信号为逻辑值"H" ( "1"), 来选择第1动作模式，该第1动作模式为存储器(SRAM) 2A的读信号端子 (/RD)的信号状态与微处理器1的读信号端子(/RD)的信号状态连动、变 化成使能状态("L")和非使能状态("H"),同时，通过使从通用端口 (Port) 所输出的控制信号为逻辑值"L" ( "0"),来选择第2动作模式，该第2动作 模式为存储器(SRAM) 2A的读信号端子(/RD)的信号状态不受限于所述 微处理器1的读信号端子(/RD)的信号状态而是被强制性地固定成使能状态 ("L")。作为门电路元件，如果由从通用端口 (Port)所输出的控制信号来 控制，则具体的元件结构不用^f皮限定。所以，如图ll所示，也能够采用^皮下 拉至信号地(GND )的三态緩冲器9a等来取代与门9。根据这样的结构，如图2以及图5所示，通过选择第2动作模式，存储 器(SRAM) 2A的读信号端子(/RD (存储器))的信号状态(参照图2 (f)、
图5 (f))不受限于所述微处理器1的读信号端子(/RD (MPU))的信号状 态(参照图2 (c)、图5 (d)),而被强制性地固定成使能状态("L"),因此， 利用该模式，将微处理器1的芯片选择信号端子(/CS (MPU))的信号状态 与存储器访问连动，从而每次仅使其从"H，，(高电平)(非使能状态)向"L，， (低电平)(使能状态)变化，能够用第l读出延迟时间(Tdl)将各地址存 储器内数据读出到数据总线上，所以即使不利用其它软等待功能以时钟为单 位来延迟访问时间，也使其满足微处理器的准备时间(Tsu)，能够以比较短作时钟比较低速而来自存储器的读出延迟时间增大的情况下，能够使用软等 待功能等不使访问时间增大，并且满足微处理器的准备时间，从而能够避免 处理速度的降低。具体来讲，此时若假设使第l读出延迟时间(Tdl)为15ns，使第2读 出延迟时间(Td2)为7ns,使MPU的准备时间(Tsu)为25ns，使时钟周期 (Tclk)为30ns，则得到Tdl+Tsu=15ns+25ns=40ns<45ns (=1.5 x Tclk ) 因为收敛于规定的访问时间(45ns),所以可知即使不使用软等待功能满足 MPU的准备时间(Tsu)。而且，第2动作模式的选择由通用端口 (Port)所输出的控制信号来控 制门电路元件9，是通过存储器(SRAM) 2A的读信号端子(/RD ( SRAM )) 的信号状态不受限于微处理器1的读信号端子(/RD (MPU))的信号状态而 被强制性地固定成使能状态("L")来进行的，并不是如以往例那样，预先将 存储器的芯片选择信号端子(/CS (存储器))以及读信号端子(/RD(存储器)) 预先靠硬件使其降低至接地(GND:使能状态)，所以即使是相同的存储器地 址，也由从通用端口 (Port)输出的控制信号来控制门电路元件9，从而能够 如图3以及4所示，如以往那样来实现写周期以及利用软等待的读周期。这里，如图3所示的时序图是原样保持将存储器(SRAM) 2A的读信号 端子(/RD (SRAM))的信号状态解除使能固定，并且使用软等待，同时连 续地执行读周期的例子，图4所示的时序图是原样保持将存储器(SRAM) 2A的读信号端子(/RD (SRAM))的信号状态解除使能固定，交替地执行使 用软等待的读周期和写周期的例子。
进而，第1动作模式和第2动作模式的切换如后面参照图9而详细叙述那样，可以在由微处理器1所执行的程序中的适当部分仅嵌入使用了规定命 令语言的通用端口操作程序(门电路打开程序或者门电路闭合程序)，所以能 够将相同的存储器地址空间与那时的情况一致地来分配为读专用空间、写专 用空间、读/写共用空间，并且不会妨碍用户的程序设计自由度。接着，参照附图6 图10详细说明利用上述的微型计算机装置来构成可 编程控制器(PLC)的CPU单元的具体例子。图6表示用于说明PLC的CPU单元(运算单元)的存储器结构的一例 的概略结构图。如该图所示，该PLC包括微处理器1A、第1静态存储器 (SRAM) 2A、第2静态存储器(SRAM) 2B、闪速只读存储器(FROM) 2C而构成。另外，除了存储器和微处理器以外的构成要素省略图示。在第1静态存储器2A内设置有用于分配给外部I/O的存储区域、由用户 程序使用的数据的存储区域以及MPU的工作区域，这些区域都被设置成可进 行读/写动作的区域。在第2静态存储器2B内设置有用户程序的存储区域以及MPU的工作区作，但是在其它的处理过程中进行读/写动作。闪速只读存储器2C内设置有系统固件(system firmware )的存储区域， 这些区域在通常动作过程中仅进行读动作。图7表示PLC的CPU单元的详细结构图。如该图所示，微处理器1A具 有用于输出地址信号的地址信号端子列(A)、用于输入输出数据信号的数 据信号端子列(D)、用于输出第1、第2静态存储器2A、 2B的芯片选择信 号的第1芯片选择信号端子(/CS1)、用于输出闪速只读存储器的芯片选择信 号的第2芯片选择信号端子(/CS2)、用于输出读信号的读信号端子(/RD)、 用于输出写信号的写信号端子(/WR)、通过规定的命令语言能够随意使用的 用于静态存储器控制的第l通用输出端口 (Portl)以及通过规定的命令语言 能够随意使用的用于闪速只读存储器控制的第2通用输出端口 (Port2)。静态存储器2A、 2B具有用于输入地址信号的地址信号端子列(A)、 用于输入输出数据信号的数据信号端子列(D)、用于输入芯片选择信号的芯 片选择信号端子(/CS)、用于输入读信号的读信号端子(/RD)以及用于输入 写信号的写信号端子(/WR)。
闪速只读存储器2C具有用于输入地址信号的地址信号端子列(A)、 用于输入输出数据信号的数据信号端子列(D)、用于输入芯片选择信号的芯 片选择信号端子(/CS)、用于输入读信号的读信号端子(/RD)以及用于输入 写信号的写信号端子(/WR)。微处理器1的地址信号端子列(A)、数据信号端子列(D)、第1芯片选 择信号端子(/CS1)、读信号端子(/RD)以及写信号端子(/WR)，和静态存 储器2A、 2B的地址信号端子列(A)、数据信号端子列(D)、芯片选择信号 端子(/CS)、读信号端子(/RD)以及写信号端子(/WR)，对应的端子之间 分别通过地址总线3、数据总线4、芯片选择信号线51、读信号线6a、 61b 以及写信号线7连接。微处理器1的地址信号端子列(A)、数据信号端子列(D)、第2片选择 信号端子(/CS2)、读信号端子(/RD)以及写信号端子(/WR)，和闪速只读 存储器2C地址信号端子列(A)、数据信号端子列(D)、芯片选择信号端子 (/CS)、读信号端子(/RD)以及写信号端子(/WR),对应的端子之间分别 通过地址总线3、数据总线4、芯片选择信号线51、读信号线6a、 62b以及写 信号线7连接。在连接微处理器1的读信号端子(/RD)和静态存储器2A、 2B的读信号 端子(/RD)的读信号线(6a、 61b)上，插入了作为通过来自第l通用输出 端口 (Portl)的信号所控制的门电路元件的与门电路91。在连接微处理器1的读信号端子(/RD)和闪速只读存储器2C的读信号 端子(/RD)的读信号线(6a、 62b)上，.插入了作为通过来自第2通用输出 端口 ( Portl )的信号所控制的门电路元件的与门电路92。通过由第1通用端口 (Portl)所输出的控制信号来控制作为门电路元件 的与门电路91,来选择第1动作模式，该第1动作模式为静态存储器2A、 2B的读信号端子(/RD)的信号状态与微处理器1的读信号端子(/RD)的 信号状态连动、变化成使能状态("L，，)和非使能状态("H，，)，同时，通过 由第l通用端口 (Portl)所输出的控制信号来控制作为所述门电路元件的与 门电路91,来选择第2动作模式，该第2动作模式为静态存储器(SRAM) 2A、 2B的读信号端子(/RD)的信号状态不受限于所述微处理器1的读信号 端子(/RD)的信号状态而是被强制性地固定成使能状态("L")。通过由第2通用端口 (Port2)所输出的控制信号来控制作为门电路元件
的与门电路92，来选择第1动作模式，该第1动作模式为闪速只读存储器2C 的读信号端子(/RD)的信号状态与微处理器1的读信号端子(/RD)的信号 状态连动、变化成使能状态("L")和非使能状态("H"),并且通过由第2 通用端口 (Portl)所输出的控制信号来控制作为所述门电路元件的与门电路 92，来选择第2动作模式，该第2动作模式为闪速只读存储器2C的读信号端 子(/RD)的信号状态不受限于所述微处理器1的读信号端子(/RD)的信号 状态而是被强制性地固定成使能状态("L")。图8示出表示PLC的整个控制程序的总流程图。如该图所示，整个控制 程序由电源ON (起始)处理(步骤801 )、共用处理(步骤802 )、运算处理 (步骤803 )、 I/O更新处理(步骤804 )、以及外围服务处理(步骤805 )构 成。在电源ON (起始)处理(步骤801 )中，执行从闪速只读存储器2C向 作为用户存储器(UM)起作用的第2静态存储器2B传送用户程序数据的处 理、以及存储器的初始化处理等。与此同时，对第2静态存储器2B进行读/ 写动作。接着，在共用处理(步骤802)中，执行总线检查等。与此同时， 对第2静态存储器2B执行读/写动作。接着，在运算处理(步骤803 )中，执 行与用户程序相关的命令执行处理。与此同时，对第1静态存储器2A仅进 行读动作。接着，在I/O更新处理(步骤804 )中，执行未图示的I/0单元和 I/O区域(IOM)之间的数据交换。与此同时，对作为用户存储器(UM)起 作用的第2静态存储器2B进行读/写处理。以上述的PLC整个处理为前提，通过应用本发明中的第1动作模式和第 2动作模式，在该例中实现关于运算处理(步骤803 )的处理高速化。图9示出表示将高速读出处理应用到PLC的第2静态存储器2B时的 MPU端口 (Port2)的操作处理的流程图。如该图所示，在该例中，在共用处 理(步骤802 )和运算处理(步骤803 )之间，设置有从第1动作模式向第2 动作模式的切换处理(步骤901 ),而且，在运算处理(步骤803 )和I/O更 新处理(步骤804)之间，设置有从第2动作模式向第1动作模式的切换处 理(步骤902 )。这里，在切换处理(步骤901)中，执行将从MPU的第l端口 (Portl) 所输出的控制信号的信号状态从"H"(非使能状态)变更为"L"(使能状态) 的处理、以及用于除去软等待的等待设定处理("1" — "0")。由此，由于第
2静态存储器2B的读端子(/RD)的信号状态被固定成使能状态，所以来自 第2静态存储器2B的数据读出动作(构成用户程序的各命令语言的连续读出 处理)不包含软等待，而在规定的访问周期高速地被执行，因此，用户程序 的执行时间被缩短，并且由于周期时间的缩短而PLC的输入输出响应特性提高。另 一方面，在切换处理(步骤902 )中，4丸行将从MPU的第1端口 ( Portl ) 所输出的控制信号的信号状态从"L"(使能状态)变更为"H，，(非使能状态) 的处理、以及用于附加软等待的等待设定处理("0" — "r)。由此，由于第 2静态存储器2B的读端子(/RD)的信号状态其使能状态被解除，所以来自 第2静态存储器2B的数据读出动作(构成用户程序的各命令语言的连续读出 处理)返回包含软等待的通常的处理，并且还能够进行写动作，从而能够对 相同的地址空间进行读/写动作。结果，在PLC的整个处理中，对于运算处理(步骤803 ),不使用软等 待处理，而采用规定的访问时间，同时被高速地处理。另外，本发明的高速读出处理也能够应用在PLC的整个处理中的其它各 种处理上。图IO表示用于说明对PLC的闪速只读存储器应用高速读出处理 的情况下的MPU端口的操作处理的流程图。如该图所示，着眼于闪速只读存储器2C来观察PLC的各处理时，在大 部分的处理中，判别为对闪速只读存储器2C仅进行读动作。所以，在仅进行 那些读动作的处理的前后，通过插入上述的动作模式切换处理(步骤901、 902),并经由第2端口 (Port2)来控制第2门电路元件92,从而即使对闪速 只读存储器2C也与对闪速存取存储器(FRAM)的情况同样能够应用本发明 的高速只读处理。这样，根据本发明，通过选择第2动作模式，存储器的读信号端子(/RD (存储器))的信号状态不受限于所述^:处理器的读信号端子(/RD (MPU)) 的信号状态而是被强制性地固定成使能状态("L")，因此，通过利用该模式， 能够使微处理器的芯片选择信号端子(/CS (MPU))的信号状态与存储器访 问连动，每次仅使其从"H"(非使能状态)向"L"(使能状态)变化，利用 第l读出延迟时间(Tdl)能够将各地址的存储器内数据读出到数据总线上， 所以即使不利用其他软等待功能以时钟为单位延长访问时间，也会满足微处 理器的准备时间(Tsu),并且能够以较短时间来完成从存储器的读出至向微 处理器的读入的读周期。所以，在由于动作时钟频率比较低速而从存储器的 读出延迟时间增大的情况下，也使用软等待功能等，从而即使不增大访问时 间，并且使其满足微处理器的准备时间，能够避免处理速度的降低。而且，第2动作模式的选择通过由从所述通用端口 (Port)所输出的控制信号来控制所述门电路元件，所述存储器的读信号端子(/RD (MPU))的 信号状态不受限于所述微处理器的读信号端子(/RD (MPU))的信号状态， 而是通过被强制性地固定成使能状态("L")来进行，而并不是如以往例子那 样，将存储器的芯片选择信号端子(/CS (存储器))以及读信号端子(/RD (存储器))预先靠硬件使其降低至接地(GND:使能状态)，所以即使是相 同的存储器地址，也由从通用端口 (Port)输出的控制信号来控制门电路元件， 从而能够实现写周期以及利用软等待的读周期。进而，第1动作模式和第2动作模式之间的切换，可以在由微处理器所(门电路打开程序或者门电路闭合程序)，所以能够将相同的存储器地址空间 与那时的情况一致地来分配为读专用空间、写专用空间、读/写共用空间，并 且不会妨碍用户的程序设计自由度。根据本发明，能够提供一种微型计算机，其在由于动作时钟频率比较低 速而从存储器的读出延迟时间增大的情况下，使用软等待功能等，从而不增 大访问时间，并且满足微处理器的准备时间，能够避免处理速度的降低，并 且，即使特定的地址空间不固定成读专用，也能够确保设计上的自由度。
权利要求
1、一种微型计算机装置，其特征在于，包括微处理器和存储器，所述微处理器包括用于输出地址信号的地址信号端子列，用于输入输出数据信号的数据信号端子列，用于输出芯片选择信号的芯片选择信号端子，用于输出读信号的读信号端子，用于输出写信号的写信号端子，以及利用规定的命令语言能够随意使用的通用输出端口，所述存储器包括用于输入地址信号的地址信号端子列，用于输入输出数据信号的数据信号端子列，用于输入芯片选择信号的芯片选择信号端子，用于输入读信号的读信号端子，以及用于输入写信号的写信号端子，所述微处理器的地址信号端子列、数据信号端子列、芯片选择信号端子、读信号端子、以及写信号端子，和所述存储器的地址信号端子列、数据信号端子列、芯片选择信号端子、读信号端子以及写信号端子，它们对应的端子之间通过地址总线、数据总线、芯片选择信号线、读信号线、以及写信号线而连接，进而在连接所述微处理器的读信号端子和所述存储器的读信号端子的读信号线上，插入了由来自所述通用输出端口的信号所控制的门电路元件，由此，通过从所述通用端口输出的控制信号控制所述门电路元件，来选择第1动作模式，该第1动作模式为所述存储器的读信号端子的信号状态与所述微处理器的读信号端子的信号状态连动、变化成使能状态和非使能状态，同时通过从所述通用端口所输出的控制信号控制所述门电路元件，来选择第2动作模式，该第2动作模式为所述存储器的读信号端子的信号状态不受限于所述微处理器的读信号端子的信号状态而是被强制性地固定成使能状态。
2、 如权利要求1所述的微型计算机装置，其特征在于，在使所述微处理器的动作时钟周期为Tdk、使在所述存储器的芯片选择 端子的信号状态成为使能状态后到数据被读出至所述存储器的数据信号端子列为止的延迟时间为Tdl、使在所述存储器的读信号端子的信号状态变成使 能状态当中到数据被读出至所述存储器的数据信号端子列为止的延迟时间为 Td2时，Tclk、 Tdl、 Td2之间如下关系成立Td2+ ( 1/2 ) x Tclk〉Tdl 同时，在所述微处理器中嵌入软等待功能，由此，在第1动作模式被选择时，利用所述软等待功能来延长访问时间， 从而满足微处理器读入数据所需要的准备时间，另一方面，在第2动作模式 被选择时，不利用所述软等待功能，而利用规定的访问时间来进行对微处理 器的数据写入。
3、如权利要求1或2所述的微型计算机装置，其特征在于， 构成为可编程控制器的CPU单元。
全文摘要
提供一种微型计算机装置，在由于动作时钟频率比较低而从存储器的读出延迟时间增大的情况下，也满足微处理器的准备时间，从而避免处理速度的下降。在由从通用端口(Port)所输出的控制信号控制门电路元件(9)时，选择第1动作模式，该第1动作模式为存储器(2A)的读信号端子(/RD)的信号状态与微处理器(1)的读信号端子(/RD)的信号状态连动、变化成起动状态和非使能状态，并且，在由从通用端口(Port)所输出的控制信号控制门电路元件(9)时，选择第2动作模式，该第2动作模式为存储器(2A)的读信号端子(/RD)的信号状态不受限于微处理器(1)的读信号端子(/RD)的信号状态，而被强制性地固定成使能状态。
文档编号G11C7/00GK101118522SQ20071014379
公开日2008年2月6日 申请日期2007年8月6日 优先权日2006年8月4日
发明者二宫达也, 工藤雅哉, 铃木纪昭 申请人:欧姆龙株式会社