包括深度休眠模式的存储器的制作方法

专利名称：包括深度休眠模式的存储器的制作方法
包括深度休眠模式的存储器
背景技术：
存储器中的一种为动态随才几存耳又存储器(DRAM)。 DRAM具 有多种模式，被设计成用于当未存取该存储装置时降低电流消耗。 当存储装置未一皮存取时，这些才莫式(例如，自刷新、有效^f木眠、以 及预充电休眠)降低了电流消耗。通过斜降(ramp down )内部电源 电压和停止所有操作，通常可以获得最大的节能。这样，虽然丢失 了存储装置中保存的数据，但电流消耗几乎降低至零。这种模式称 作深度休眠(deep power down, DPD)模式。
通常，使用同步DPD指令进入DRAM中的DPD模式，该指 令可包括突发中止指令，其具有时钟使能(CKE)信号逻辑低。Joint Electronic Device Engineering Counsel (电子i殳备工禾呈联合委员会， JEDEC,半导体工程标准团体)对l氐功率两倍凄t据速率(DDR) DRAM提出了新的特征(feature ),以异步地将存储装置设置成DPD 模式。JEDEC提出了一种新的、专用输入点(pad),当被触发时， 使存储装置处于DPD模式。所提出的输入点将用于叠层芯片存储器 的应用，以允许共享引脚的装置被单独地测试或编程。JEDEC提出 了对于正常操作， 一旦被封装，就将该输入点驱动至使该特征无效 并且防止其可一皮用户启用的逻辑4氐。
基于这些以及其他原因，需要做出本发明。

发明内容
本发明的 一个实施例提供了 一种存储器。本存储器包括用于接 收输入信号的输入点和第一电路。第一电路被配置成响应于输入信 号而接收第一信号，接收第二信号，并响应于指示进入深度休眠模 式请求的第 一信号和第二信号中的至少 一个而提供第三信号。该存 储器包括第二电路，被配置成响应于第三信号而提供用于指示进入 深度休眠模式的第四信号。


加入附图用来才是供对本发明的进一步理解，其构成本说明书的 一部分。这些附图示出了本发明的实施例，并且与具体实施方式
一 起用于解释本发明的原理。通过参考下面的具体说明，将会更好地
理解本发明的其他实施例和本发明的其他优点，从而更好地掌握这 些实施例和优点。附图中的各部件并不一定相互成比例。同样的部 件对应同样的参考标号。
图1是示出了存储装置的一个实施例的框图2是示出了休眠电路的一个实施例的框图3是示出了假信号保护电路的一个实施例的示意图4是示出了深度休眠检测电路的一个实施例的示意图5是示出了深度休眠锁存电路的一个实施例的示意图；以及
图6是示出了在操作过程中休眠电路内的信号的一个实施例的
时序图。
具体实施例方式
下面的具体说明是参考附图所进行的，附图构成本文的 一部分， 并且附图中所示形式为实施本发明的具体实施例。因此，所用方向 术语(例如，"顶部"、"底部"、"前部"、"后部"、"前端"、"尾部" 等)是参考附图所描绘的方向。因为本发明实施例的部件可朝向多 个不同的方向i文置，所以方向术i吾只出于i兌明目的，而非起限定作 用。应该明白，在不脱离本发明范围的情况下，可采用其他实施例 并且可估文出结构或逻辑改变。因此，以下的具体i兌明并非用作限定， 并且本发明的范围是由所附权利要求所限定的。
图1是示出了存储系统100的一个实施例的框图。存储系统100 包4舌主才几102和存卩诸器106。主才几102通过存^f诸器通信^各径104电 连接至存储器106。存储器106包括休眠电路108。主机102通过存 储器通信路径104从存储器106读取数据和向存储器106写数据。 主机102还通过存储器通信路径104控制休眠电路108。
休眠电路108包括用于实现JEDEC所提出的深度休眠(DPD ) 输入点的控制电路。当向休眠电路108的DPD输入点施加逻辑高信 号时，存储器106异步地进入深度休眠模式。为了退出深度休眠模 式，随着时钟使能(CKE )信号逻辑高向休眠电^各108的DPD输入 点施加逻辑低信号。在一个实施例中，在存储器106的测试过程中， 深度休眠模式用于叠层芯片结构。深度休眠模式允许将叠层芯片结 构中共享引脚的各个芯片被单独地测试和编程。在另外的实施例中， 异步深度休眠模式控制电路可用于测试以外的目的。休眠电路108 还包括可选假信号保护，以防范施加给DPD输入点的信号的正和负 假信号(glitch )。
主机102包括用于控制存储器106操作的逻辑电路、固件、和 /或软件。在一个实施例中，主机102是^:处理器或其他合适的装置，
其能够通过存储器通信路径104将时钟信号、地址信号、指令信号、
和数据信号传送给存^f诸器106,以从存^f诸器106读lt据以及向该存 储器写数据。主机102通过存储器通信路径104将时钟信号、地址 信号、指令信号、和数据信号传送给存储器106，以从存储器106 读数据和向该存储器写数据以及控制休眠电路108。在一个实施例
中，主机102是用于测试存储器106的测试系统的一部分。在另外 的实施例中，主机102是用于操作存储器106的另 一适合的系统的
一部分。
存储器106包括用于通过存储器通信路径104与主机102通信 的电路、用于在存储器106中读写数据的电路、以及用于控制休眠 电路108的电路。存储器106包括随机存取存储器(RAM)，诸如 动态随才几存耳又存储器(DRAM)，同步动态随才几存耳又存4诸器 (SDRAM )、 两倍凄t据速率同步动态随才几存耳又存储器 (DDR-SDRAM)、 {氐功率SDRAM (例如，MOBILE-RAM),或其 他适合的存储器。存储器106响应来自主机102的存储器读请求， 并传送所请求的凄t据给主才几102。存储器106响应来自主4几102的 写请求，并将从主机102传来的数据存入存储器106。存储器106 还响应来自主机102的指令信号，用于控制休眠电路108。
图2是示出了休眠电路108的一个实施例的框图。休眠电路108 包括DPD点llO、旁漏器(bleeder) 114、 4妄收器118、作I信号保护 电路124、指令解码器130、 DPD检测电路136、 DPD锁存电路140、 以及〈木目民(PD )锁存电^各146。 DPD点110通过信号^各径112电连 才妄至旁漏器114的一端和^接收器118的l俞入端。旁漏器114的另一 端电连接至公共端(common)或地116。接收器118的输出端通过 信号路径120电连接至假信号保护电路124的第一输入端。假信号 保护电路124的第二输入端接收信号路径126上的DPD点使能炫断 (DPD PAD ENABLE FUSE X言号。通过DPD点进入(DPD PAD IN ) 信号路径134，假信号保护电路124的输出端电连接至DPD检测电
^各136的第一进入lt入端、DPD锁存电3各140的第一退出输入端、 以及PD锁存电3各146的第一进入输入端。在一个实施例中，通过 借助信号路径122将信号路径120电连接至DPD PAD IN信号路径 134，可选;也在^木眠电3各108中去除4卓或旁游4卓1'叚1'言号1呆护电3各124。
指令解码器130的输入端接收信号路径128上的指令输入。冲旨 令解码器130的输出端通过DPD指令(DPD COMMAND )信号路 径132电连接至DPD冲企测电3各136的第二进入输入端。DPD检测 电路136的输出端通过DPD已检测(DPD DETECTED)信号路径 138电连接至DPD锁存电路140的进入输入端。DPD锁存电^各140 的第二退出输入端和PD锁存电J各146的第二进入输入端接收CKE 信号路径144上的时钟使能(CKE )信号。DPD锁存电路140的输 出端在DPD模式(DPD MODE )信号路径142上提供DPD MODE 信号。PD锁存电路146的输入端接收CLK (时钟)信号路径148 上的CLK信号。PD锁存电路146的输出端提供PD模式(PD MODE ) 信号，并通过PD MODE信号3各径150电连4妄至DPD检测电路136
的退出llr入端。
主^L 102通过存储器通信路径104和信号3各径128纟是供指令输 入给指令解码器130。指令解码器130将指令输入解码。响应于用 于指示进入深度休眠模式的请求的指令输入，指令解码器130在信 号路径132上提供DPD COMMAND信号。
DPD点110是输入点，用于接收来自外部源或来自主机102的 输入信号，以在信号路径112上提供用于指示存储器106异步进入 深度〗木眠模式请求的信号。当施加给DPD点110的信号从逻辑高电 平转变至逻辑低电平时，旁漏器114耗尽该施加的信号。接收器118 感测到并接收信号路径112上来自DPD点110的外部信号，以在信 号^各径120上才是供内部DPD点已接收(DPD PAD RECEIVED )信 假信号保护电路124接收信号路径120上的DPD PAD RECEIVED信号和信号^各径126上的DPD PAD ENABLE FUSE信 号，以在信号路径134上提供DPD PAD IN信号。假信号保护电路 124防范信号路径120上的DPD PAD RECEIVED信号的正和负假 信号。在一个实施例中，响应于信号路径126上的逻辑低DPDPAD ENABLE FUSE信号，禁用假信号保护电路124,并且传送信号路 径120上的DPD PAD RECEIVED信号，以通过旁路信号路径122 在信号^各径134上才是供DPD PAD IN信号。在另 一 实施例中，响应 于信号-各径126上的逻辑^氐DPD PAD ENABLE FUSE信号，禁用 假信号保护电路124，以禁用休眠电路108的异步部分。在其他实 施例中，通过使用休眠电路108的其它部分中(例如信号路径112 或信号路径134中)的熔断器和/或金属选件，禁用Y木眠电路108的 异步部分。
DPD片企测电3各136 4妄收信号^各径132上的DPD COMMAND信 号、信号路径134上的DPD PAD IN信号、以及信号路径150上的 PD MODE信号，以在信号路径138上提供DPD DETECTED信号。 响应于指示进入深度休眠模式请求的逻辑高DPD COMMAND信号 或逻辑高DPD PAD IN信号，DPD检测电路136提供逻辑高DPD DETECTED信号。响应于逻辑4氐PD MODE信号、逻辑低DPD COMMAND信号、以及逻辑^f氐DPD PAD IN信号，DPD氺企测电i 各 136 ^是供逻辑^f氐DPD DETECTED信号。
DPD锁存电路140接收信号路径138上的DPD DETECTED信 号、信号路径134上的DPD PAD IN信号、信号路径144上的CKE 信号，以在信号路径142上提供DPD MODE信号。响应于逻辑高 DPD DETECTED信号，DPD锁存电路140提供逻辑高DPD MODE 信号以进入深度休眠模式。在深度休眠模式中，禁用存储器106内 的电路(例如，发生器和接收器，并且存储器106中保存的数据丢
失。响应于逻辑低DPD PAD IN信号和逻辑高CKE信号，DPD锁 存电路140提供逻辑低DPD MODE信号，从而退出深度休眠模式。
PD锁存电路146接收信号路径134上的DPD PAD IN信号、 信号路径144上的CKE信号、以及信号路径148上的CLK信号， 以在信号路径150上提供PD MODE信号。响应于逻辑高DPD PAD IN信号和逻辑低CKE信号，PD锁存电路146提供逻辑高PD MODE 信号以进入休眠模式。在休眠模式中，禁用存储器106内的电路(例 如，指令接收器和地址接收器)。响应于逻辑高CKE信号，PD锁存 电路146提供与CLK信号同步的逻辑低PD MODE信号，从而退出 休眠模式。
在操作过程中，由指令解码器130从主机102接收指令输入信 号或将逻辑高信号施加给DPD点110，以指示进入深度休眠模式的 请求。如果由指令解码器130接收到该进入深度休眠模式的请求， 则指令解码器130提供逻辑高DPD COMMAND信号。如果将进入 深度〗木眠才莫式的i青求施加给DPD点110，则由4妄收器118 4妻收该施 加的信号，并且如果施加的信号是个真请求而非假信号，则假信号 保护电路124提供逻辑高DPD PAD IN信号。
响应于逻辑高DPD COMMAND信号或逻辑高DPD PAD IN信 号，DPD检测电路136提供逻辑高DPD DETECTED信号。响应于 DPD DETECTED信号，DPD锁存电路140提供用于对存储器106 触发深度Y水眠才莫式的這辑高DPD MODE信号。同样响应于DPD PAD IN信号，PD锁存电路146提供用于对存储器106触发休眠模 式的逻辑高PD MODE信号。响应于逻辑高CKE信号、施加给DPD 点110的逻辑低信号，并且没有请求深度休眠模式的指令输入，DPD 锁存电路140提供逻辑低DPD MODE信号，以解除深度休眠模式， 并且PD锁存电路146提供逻辑低PD MODE信号以解除休眠模式。 在其他实施例中，翻转这些信号的逻辑电平。
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图3是示出了假信号保护电路124的一个实施例的示意图。假 信号保护电路124包括NAND门200和212、延迟模块204、 206、 224、和226、 NOR门232、晶体管216和236、反相器238和240、 以及緩冲器244。 NAND门200的第一输入端接收信号路径126上 的DPD PAD ENABLE FUSE信号。NAND门200的第二输入端接 收信号3各径120上的DPD PAD RECEIVED信号。NAND门200的 输出端通过信号路径202电连接至NAND门212的第一输入端、延 迟模块204的输入端、延迟模块206的输入端、NOR门232的第一 输入端、延迟模块224的输入端、以及延迟模块226的输入端。
延迟模块204的输出端通过信号路径208电连接至NAND门 212的第二输入端。延迟模块206的输出端通过信号路径210电连 接至NAND门212的第三输入端。NAND门212的输出端通过信 号路径214电连接至晶体管216的栅极。延迟才莫块224的输出端通 过信号路径228电连接至NOR门232的第二输入端。延迟模块226 的输出端通过信号路径230电连接至NOR门232的第三输入端。 NOR门232的输出端通过信号路径234电连接至晶体管236的栅极。
晶体管216的源极-漏才及路径的一端电连4妻至参考电压218。晶 体管216的源极-漏极^4圣的另 一端通过信号路径220电连接至反相 器238的输出端、反相器240的输入端、以及晶体管236的源极-漏极的一端。晶体管236的源极-漏极的另一端电连接至公共端或地 116。反相器240的输出端通过信号路径242电连接至反相器238 的输入端和緩冲器244的输入端。緩冲器244的输出端在信号路径 134上才是供DPD PAD IN 4言号。
NAND门20(M妻收信号^各径126上的DPD PAD ENABLE FUSE 信号和信号^各径120上的DPD PAD RECEIVED信号，以在信号路 径202上提供信号。响应于逻辑高DPD PAD ENABLE FUSE信号 和逻辑高DPD PAD RECEIVED信号，NAND门200在信号路径202
上输出逻辑低信号。响应于逻辑低DPD PAD ENABLE FUSE信号 或逻辑低DPD PAD RECEIVED信号，NAND门200在信号^各径202 上输出逻辑高信号。
延迟模块204延迟信号路径202上的信号，以在信号路径208 上提供信号。延迟模块206延迟信号路径202上的信号，以在信号 路径210上提供信号。在一个实施例中，延迟才莫块206的延迟大于 延迟模块204的延迟。延迟模块224延迟信号路径202上的信号， 以在信号路径228上提供信号。延迟纟莫块226延迟信号路径202上 的信号，以在信号路径230上提供信号。在一个实施例中，延迟模 块226的延迟大于延迟模块224的延迟。在一个实施例中，延迟模 块204的延迟等于延迟模块224的延迟，延迟模块206的延迟等于 延迟模块226的延迟。在其他实施例中，可以采用其他适合的延迟 长度。
NAND门212接收信号路径202上的信号、信号路径208上的 信号、和信号路径210上的信号，以在信号路径214上提供信号。 响应于信号路径202上的逻辑高信号、信号路径208上的逻辑高信 号、以及信号路径210上的逻辑高信号，NAND门212在信号路径 214上输出逻辑低信号。响应于信号路径202上的逻辑低信号、信 号路径208上的逻辑低信号、或信号路径210上的逻辑低信号， NAND门212在信号^各径214上输出逻辑高信号。
在一个实施例中，晶体管216是p沟道金属氧化物半导体 (MOS )场效应晶体管(FET)。响应于信号路径214上的逻辑低信 号，晶体管216导通(连通)以将参考电压218连接至信号路径220， 从而在信号路径220上提供逻辑高信号。响应于信号^各径214上的 逻辑高信号，晶体管216截止(不连通)。
NOR门232接收信号路径202上的信号、信号路径228上的信 号、以及信号路径230上的信号，以在信号路径234上提供信号。 响应于信号路径202上的逻辑低信号、信号路径228上的逻辑低信 号、以及信号路径230上的逻辑低信号，NOR门232在信号路径 234上输出逻辑高信号。响应于信号路径202上的逻辑高信号、信 号路径228上的逻辑高信号、或信号路径230上的逻辑高信号，NOR 门232在信号路径234上输出逻辑低信号。
在一个实施例中，晶体管236是n沟道MOSFET。响应于信号 路径234上的逻辑高信号，晶体管236导通以将公共端或地116连 接至信号路径220，从而在信号路径220上提供逻辑低信号。响应 于信号路径234上的逻辑低信号，晶体管236截止。
反相器240 4吏信号路径220上的信号反相，以在信号路径242 上提供信号。晶体管238使信号路径242上的信号反相，以在信号 路径220上纟是供信号。反相器238和240锁存信号^各径220上的信 号。緩沖器244緩存信号路径242上的信号，以在信号路径134上 提供DPD PAD IN信号。
在才喿作过程中，响应于逻辑j氐DPD PAD ENABLE FUSE信号， 禁用假信号保护电路124，并且DPD PAD IN信号保持逻辑低。响 应于逻辑高DPD PAD ENABLE FUSE信号，启动假信号保护电路 124。随着，i信号〗呆护电^各124启动，响应于逻辑高DPD PAD RECEIVED信号，晶体管216被NAND门212的输出截止。如果 DPD PAD RECEIVED信号将逻辑高保持到延迟模块224和226所 确定的那么久，则晶体管236被NOR门232的输出导通。随着晶 体管236导通，DPDPADIN信号转变至逻辑高。
随着々i信号〗呆护电^各124启动，并响应于逻辑〗氐DPD PAD RECEIVED 4言号，晶体管236被NOR门232的丰lr出截止。如果DPD
PAD RECEIVED信号将逻辑低保持到延迟才莫块204和206所确定的 那么久，则晶体管216 ^皮NAND门212的llr出导通。随着晶体管 216导通，DPD PAD IN信号转变至逻辑低。因此，如果DPD PAD RECEIVED信号不是假信号，则随着假信号保护电路124启动，DPD PAD IN信号的逻辑电平等于DPD PAD RECEIVED信号的逻辑电 平。
图4是示出了 DPD检测电路136的一个实施例的示意图。DPD 检测电3各136包括锁存电^各250、 NAND门254和262、以及反相 器258、 264、和268。锁存电路250的输入端接收信号路径132上 的DPD COMMAND信号。锁存电路250的输出端通过信号^各径252 电连4妄至NAND门262的第一4lT入端和NAND门254的l叙出端。 反相器258的输入端4妻收信号^各径134上的DPD PAD IN信号。反 相器258的输出端通过信号路径260电连接至NAND门262的第二 输入端。NAND门262的输出端通过信号^各径256电连4妄至NAND 门254的第一输入端和反相器264的llr入端。NAND门254的第二 输入端^妻收信号^各径150上的PD MODE信号。反相器264的输出 端通过信号路径266电连接至反相器268的输入端。反相器268的 输出端在信号^各径138上提供DPD DETECTED信号。
锁存电路250接收信号路径132上的DPD COMMAND信号， 以在信号路径252上提供信号。锁存电路250将DPD COMMAND 信号锁存和反相。响应于逻辑高DPD COMMAND信号，锁存电路 250在信号路径252上才是供逻辑j氐信号。响应于逻辑4氐DPD COMMAND信号，锁存电路250在信号路径252上提供逻辑高信 力一。
反相器258 ^/[言号^各径134上的DPD PAD IN信号反相，以在 信号路径260上提供信号。NAND门262接收信号路径252上的信 号和信号路径260上的信号，以在信号路径256上提供信号。响应于信号路径252上的逻辑高信号和信号路径260上的逻辑高信号， NAND门262在^f言号^各径256上|#出逻辑<氐信号。响应于信号^各径 252上的逻辑低信号或信号路径260上的逻辑低信号，NAND门262 在信号路径256上输出逻辑高信号。
NAND门254接收信号路径150上的PD MODE信号和信号路 径256上的信号，以在信号i 各径252上l是供信号。响应于逻辑高PD MODE信号和信号3各径256上的逻辑高信号，NAND门254在信号 路径252上输出逻辑低信号。响应于逻辑低PD MODE信号或信号 路径256上的逻辑低信号，NAND门254在信号路径252上输出逻 辑高信号。NAND门254和262形成复位/i殳置(reset/set, RS )NAND 锁存器。反相器264使信号路径256上的信号反相，以在信号路径 266上冲是供信号。反相器268 ^f吏信号^"径266上的信号反相，以在 信号路径138上提供DPD DETECTED信号。
在才喿作过程中，响应于逻辑高DPD COMMAND信号或逻辑高 DPD PAD IN信号，NAND门262在信号^各径256上输出逻辑高信 号。响应于信号路径256上的逻辑高信号，提供用于指示进入深度 <木眠才莫式请求的逻辑高DPD DETECED信号。响应于DPD PAD IN 信号和逻辑4氐PD MODE信号，NAND门262在信号i 各径256上输 出逻辑低信号。响应于信号路径256上的逻辑低信号，提供逻辑低 DPD DETECTED信号。
图5是示出了 DPD锁存电路140的一个实施例的示意图。DPD 锁存电路140包括反相器302、 306、 318、 324、 344、和348、 NOR 门310、延迟才莫^: 314和322、以及NAND门328、 332、 336、和 340。反相器302的输入端接收信号3各径138上的DPD DETECTED 信号。反相器302的输出端通过信号路径304电连接至NOR门310 的第一输入端。反相器306的输入端接收信号路径300上的通电 (POWER ON )信号。反相器306的输出端通过信号路径308电连
接至NOR门310的第二输入端。NOR门310的输出端通过信号^各 径312电连接至延迟模块314的输入端。
延迟才莫块314的賴r出端通过4言号5l4圣316电连4妄至NAND门 332的第一输入端和反相器318的输入端。反相器318的输出端通 过信号路径320电连接至延迟模块322的输入端。延迟模块322的 输出端通过信号3各径323电连接至NAND门332的第二输入端。 NAND门332的第三llT入端和NAND门340的第一输入端接收信 号^各径350上的初始化(INIT)信号。NAND门332的输出端通过 信号3各径334电连接至NAND门336的第一输入端。
反相器324的输入端接收信号路径134上的DPD PAD IN信号。 反相器324的输出端通过信号路径326电连接至NAND门328的第 一输入端。NAND门328的第二输入端接收信号路径144上的CKE 信号。NAND门328的输出端通过信号^各径330电连接至NAND 门340的第二输入端。NAND门340的输出端通过信号^各径342电 连接至NAND门336的第二输入端。NAND门336的输出端通过 信号^各径338电连4妄至NAND门340的第三输入端和反相器344的 输入端。反相器344的输出端通过信号路径346电连接至反相器348 的输入端。反相器348的输出端在信号路径142上提供DPD MODE 信号。
反相器302 ^f吏信号路径138上的DPD DETECTED信号反相， 以在信号路径304上提供信号。反相器306使信号路径300上的 POWER ON信号反相，以在信号路径308上提供信号。NOR门接 收信号路径304上的信号和信号路径308上的信号，以在信号路径 312上提供信号。响应于信号路径304上的逻辑低信号和信号路径 308上的逻辑低信号，NOR门310在信号^各径312上输出逻辑高信 号。响应于信号路径304上的逻辑高信号或信号路径308上的逻辑 高信号，NOR门310在信号路径312上输出逻辑低信号。
延迟才莫块314延迟信号^^径312上的信号，以在信号i 各径316 上提供信号。反相器318使信号路径318上的信号反相，以在信号 路径320上提供信号。延迟模块322延迟信号路径320上的信号， 以在信号^各径323上提供信号。
NAND门332接收信号路径316上的信号、信号路径323上的 信号、以及信号路径350上的INIT信号，以在信号路径334上提供 信号。响应于信号路径316上的逻辑高信号、信号路径323上的逻 辑高信号、以及逻辑高INIT信号，NAND门332在信号3各径334 上输出逻辑低信号。响应于信号路径316上的逻辑低信号、信号路 径323上的逻辑^f氐信号、或逻辑低INIT信号，NAND门332在信 号路径334上输出逻辑高信号。
反相器324使信号路径134上的DPDPADIN信号反相，以在 信号路径326上提供信号。NAND门328接收信号路径144上的 CKE信号和信号路径326上的信号，以在信号路径330上提供信号。 响应于逻辑高CKE信号和信号3各径326上的逻辑高信号，NAND 门328在信号路径330上输出逻辑低信号。响应于逻辑低CKE信号 或信号3各径326上的逻辑低信号，NAND门328在信号路径330上 输出逻辑高信号。
NAND门336接收信号路径334上的信号和信号路径342上的 信号，以在信号路径338上提供信号。响应于信号路径334上的逻 辑高信号和信号^各径342上的逻辑高信号，NAND门336在信号^各 径338上输出逻辑低信号。响应于信号路径334上的逻辑低信号或 信号路径342上的逻辑低信号，NAND门336在信号路径338上输 出逻辑高信号。
NAND门340接收信号路径338上的信号、信号路径350上的 INIT信号、和信号路径330上的信号，以在信号路径342上提供信
号。响应于信号路径338上的逻辑高信号、逻辑高INIT信号、和信 号路径330上的逻辑高信号，NAND门340在信号路径342上输出 逻辑低信号。响应于信号路径338上的逻辑低信号、逻辑低INIT 信号、或信号^各径330上的逻辑^f氐信号，NAND门340在信号^各径 342上输出逻辑高信号。NAND门336和340形成RS NAND锁存 器。反相器344使信号路径338上的信号反相，以在信号路径346 上提供信号。反相器348使信号路径346上的信号反相，以在信号 ^各径142上才是供DPD MODE信号。
在操作过程中，POWER ON信号是逻辑高，以指示存储器106 —皮通电；是逻辑^氐，以指示存储器106^皮^木眠。在初始化或复位程 序过程中，INIT信号跳至逻辑低以将由NAND门336和340形成 的RS NAND锁存器复位，以将DPD MODE信号设置成逻辑低。 在初始化或复位程序之后，INIT信号保持逻辑高。随着逻辑高 POWER ON信号和逻辑J氐DPD DETECTED信号，DPD MODE信 号保持逻辑低。响应于逻辑高POWER ON信号和逻辑高DPD DETECTED信号，NOR门310在信号路径312上提供逻辑高信号。 响应于信号路径312上的逻辑高信号，NAND门332在信号路径334 上输出逻辑低脉冲，以设置NAND门336和340形成的RS NAND 锁存器。随着NAND门336和340形成的RS NAND锁存器被设置， DPD MODE信号转变至逻辑高，以激活深度〗木眠才莫式。
DPD MODE信号保持逻辑高与CKE信号保持逻辑低以及DPD PAD IN信号保持逻辑高同样久。响应于逻辑高CKE信号和逻辑低 DPD PAD IN信号，NAND门328在信号^各径330上4是供逻辑低信 号，以复位NAND门336和340形成的RS NAND锁存器。随着 NAND门336和340形成的RS NAND锁存器寻皮复位，DPD MODE 信号转变至逻辑低，以解除深度休眠模式。
图6是示出了在操作过程中休眠电路108内的信号的一个实施 例的时序图400。时序图400包^^f言号3各径148上的CLK信号402、 DPD点110上的DPD PAD信号404、信号路径134上的DPD PAD IN信号406、信号路径144上的CKE信号408、信号路径138上的 DPD DETECTED信号410、信号路径142上的DPD MODE信号 412、以及信号路径150上的PD MODE信号414。
施加给DPD点110的外部DPD PAD信号404在410处转变至 逻辑高，用于指示进入深度休眠模式的请求。由于响应于DPDPAD 信号404的上升沿418的进入深度休眠模式请求是异步请求，所以 时钟信号402的值如在416处所指示那样无关紧要。响应于DPD PAD信号404的上升沿418,假信号保护电路124或者接收器118 (如果假信号保护电路124被旁路)提供DPD PAD IN信号406的 上升沿420。随着DPD PAD IN信号406为逻辑高，CKE信号408 的值如在422处所指示那样无关紧要。
响应于DPD PAD IN信号406的上升沿420， DPD 4企测电^各136 冲是供DPD DETECTED信号410的上升沿424，并且PD锁存电路 146才是供PD MODE^f言号414的上升沿428。响应于DPD DETECTED 信号410的上升沿424， DPD锁存电路140提供DPD MODE信号 412的上升沿426。随着PDMODE信号414为逻辑高，启动存4诸器 106的休眠模式。随着DPD MODE信号412为逻辑高，启动存储器 106的深度〗木眠才莫式。
施加给DPD点110的外部DPD PAD信号404在432处转变至 逻辑低，用于指示退出深度休眠模式的请求。主机102提供CKE 信号408的上升沿436。响应于CKE信号408的上升沿436，在430 处启用时钟信号402。响应于DPD PAD信号404的下降沿432 ， 4叚 信号保护电路124或者接收器118 (如果假信号保护电路124被旁 路)提供DPD PAD IN信号406的下降沿434。响应于CKE信号408 的上升沿436和DPD PAD IN信号406的下降沿434, DPD锁存电 路140提供DPD MODE信号412的下降沿440。响应于CKE信号 408的上升沿436和时钟信号402的上升沿444， PD锁存电路146 才是供PD MODE信号414的下卩争沿442。响应于PD MODE信号414 的下降沿442, DPD检测电路136提供DPD DETECTED信号410 的下降沿438。随着PD MODE信号414为逻辑l氐，使存储器106 的休眠模式失效。随着DPD MODE信号426为逻辑低，使存储器 106的深度Y木眠才莫式失效。
本发明的实施例提供了 一种用于存储器(例如，低功耗DRAM ) 的异步深度休眠模式。深度休眠模式电路包括可选的假信号保护电 路和控制电路，用于异步地进入和退出深度休眠才莫式。基于施加给 深度休眠输入点的外部信号而异步地进入和退出该深度休眠模式。
尽管在这里描述并说明了特定的实施例，但本领域普通技术人 员应该明了，在不背离本发明范围的情况下，多种替换和/或等效的 实施方式均可替换所示以及所说明的这些特定的实施例。其用于覆 盖这里所i仑述的特定实施例的4壬^p[多改形式或变体。因此，应该理 解，本发明仅由权利要求和其等效替换来限定。
权利要求
1.一种存储器，包括输入点，用于接收输入信号；第一电路，用于响应于所述输入信号来接收第一信号，并接收第二信号，以及响应于指示进入深度休眠模式请求的所述第一信号和所述第二信号中的至少一个来提供第三信号；以及第二电路，用于响应于所述第三信号来提供用于指示进入所述深度休眠模式的第四信号。
2. 根据权利要求1所述的存储器，其中，所述第二电路用于响应 于有效时钟使能信号和非指示进入所述深度休眠模式的请求 的所述第 一信号来提供用于指示退出所述深度休眠模式的第 四信号。
3. 根据权利要求1所述的存储器，还包括假信号保护电路，用于响应于在预定周期内具有恒定逻辑 电平的所述输入信号来提供所述第 一信号。
4. 根据权利要求3所述的存储器，其中，所述假信号保护电路响 应于熔断使能信号而禁用。
5. 根据权利要求1所述的存储器，还包括指令解码器，用于提供所述第二信号。
6. 根据权利要求1所述的存储器，还包括旁漏器，连接至所述输入点。
7. 根据权利要求1所述的存储器，还包括第三电路，用于响应于指示进入所述深度^f木眠^^莫式请求的 所述第一信号，提供用于指示进入休眠模式的第五信号。
8. 根据权利要求7所述的存储器，其中，所述第一电路用于响应 于指示退出所述休眠模式的所述第五信号，提供指示退出所述 深度休眠模式的所述第三信号。
9. 一种存储器，包括输入点，用于接收指示进入深度休眠模式请求的输入信假信号保护电路，用于响应于所述输入信号来提供第一信 号，而不受假信号影响；深度休眠检测电路，用于响应于所述第一信号和第二信号 中的至少一个来提供深度休眠已检测信号；以及深度休眠锁存电路，用于响应于所述深度休眠已检测信 号，启用深度休眠模式信号。
10. 根据权利要求9所述的存储器，还包括指令解码器，用于提供所述第二信号。
11. 根据权利要求9所述的存储器，还包括休眠锁存电路，用于响应于所述第一信号，启用休眠模式 信号。
12. 根据权利要求9所述的存储器，其中，所述深度休眠锁存电路 用于响应于未指示进入所述深度休眠模式的请求的所述第一 信号以及有效时钟使能信号，使所述深度休眠模式信号失效。
13. 根据权利要求9所述的存储器，其中，所述存储器包括动态随 机存取存储器。
14. 一种存储器，包括用于接收输入信号的装置；用于响应于所述输入信号接收第一信号并响应于解码的 指令来接收第二信号，以及响应于指示进入所述深度休眠模式 的请求的所述第一信号和所述第二信号中的至少一个来提供深度休眠已才企测信号的装置；以及用于响应于所述深度休眠已检测信号来启用深度休眠模 式信号以及响应于有效时钟使能信号和非指示进入所述深度 休眠模式的请求的所述第一信号来使所述深度休眠模式信号 失效的装置。
15. 根据权利要求14所述的存储器，还包括信号来提供所述第一信号的装置。
16. 根据权利要求15所述的存储器，还包括用于将提供所述第一信号的所述装置选择性地启用以及 选择性地禁用两者中的 一种的装置。
17. 根据权利要求14所述的存储器，还包括用于响应于指示进入所述深度休眠模式的请求的所述第 一信号来提供休眠模式信号的装置。
18. —种用于操作存储器的方法，所述方法包括以下步骤接收输入信号；响应于所述输入信号，接收第一信号；响应于已解码的指令信号，接收第二信号；响应于指示进入深度休眠模式请求的所述第一信号和所 述第二信号中的至少一个，提供第三信号；以及响应于所述第三信号，启用第四信号，以进入所述深度^木 眠模式。
19. 根据权利要求18所述的方法，还包括响应于在预定周期内具有恒定逻辑电平的所述输入信号， 提供所述第一信号。
20. 根据权利要求18所述的方法，还包括响应于指示进入所述深度休眠模式的请求的所述第一信 号，提供第五信号，以进入休眠模式。
21. 4艮据—又利要求18所述的方法，还包括响应于有效时钟使能信号和非指示进入所述深度休眠模 式的请求的所述第一信号，禁用所述第四信号，以退出所述深 度休眠模式。
22. —种用于4喿作存储器的方法，所述方法包括以下步骤接收用于指示异步进入深度休眠模式的请求的外部输入 信号；响应于所述外部输入信号来提供第一信号，而不受假信号 的影响；响应于所述第 一信号和第二信号中的至少 一个来提供深 度休眠已检测信号，其中，响应于已解码的指令信号来接收所 述第二信号；以及 响应于所述深度休眠已检测信号，启用深度休眠模式信
23. 根据权利要求22所述的方法，还包括响应于从逻辑高电平转变至逻辑低电平的所述外部输入 信号，将所述外部输入信号旁漏。
24. 根据权利要求22所述的方法，还包括响应于指示进入所述深度休眠模式的请求的所述第一信 号，提供休眠模式信号。
25. 根据权利要求22所述的方法，还包括响应于有效时钟使能信号和非指示进入所述深度休眠模 式的请求的所述第一信号，使所述深度休眠模式信号失效。
全文摘要
本发明提供了一种存储器，包括用于接收输入信号的输入点和第一电路。第一电路用于响应于输入信号来接收第一信号，并接收第二信号，以及响应于指示进入深度休眠模式请求的第一信号和第二信号中的至少一个来提供第三信号。该存储器包括第二电路，用于响应于第三信号，提供用于指示进入深度休眠模式的第四信号。
文档编号G11C11/4063GK101183560SQ20071016646
公开日2008年5月21日 申请日期2007年11月13日 优先权日2006年11月13日
发明者玛格丽特·克拉克·弗里伯恩 申请人:奇梦达北美公司