专利名称：确定评估时间或读取电荷电势与读取判定电压之差的方法
技术领域：
本发明大致涉及非易失性存储设备，更具体地涉及NAND型设备。
背景技术：
在读取或校验操作过程中非易失性NAND存储阵列的单元的编程或擦除 状态的评估时间通常在设备的晶片上测试(test on wafer)阶段期间被确定，或 者由已知的板上微控制器在该设备通电时通过执行所存储的自配置程^{戈石马以 及预先确定的配置itt设定。一种用于NAND存储设备的读取(评估)操作的典型的电路图在图1中 被描绘。该方案试图将与位线BL相连的电容充电至肿寺定的读取电压VI。参考图1 的图示以及图2的相对定时图，在时刻Tl，开关SW1打开，从而让位线BL 充电到读取电压V1。同时，所选择的单元所属的NAND串M31fi^軒马电路被 激舌，该fi^科马电路在电学上M51图1的开关SW2和相对电流发生器Icell来表示。'假设流过单元串的电流是恒定的并且仅仅取决于所选择的单元的阈值电压 和所选择的字线WL的电压，那么该电流发生器Icell开始使位线BL在时刻Tl放电。因此，位线BL上的电压根据以下公式展开VBL(t)=Vl-ICell*Teva]/CBL (1)评估时间间隔由以下公式给定Teval=T2-Tl (2) 根据以下判别式，在评估时间间隔Teval结束时，也就是在时刻T2，位线 BL上的电压和判定电压阈值V2的比较结果确定由判定电路DEC所识另啲值: 如果VBL(T2戶V2Cell@0否则Ce卿结束如果。 (3) 当编程时，单元阈值电压一直增加到施加给相对字线WL的预定电压(PV)，在评估时间结束时流过该单元的电流将减小到以下值 VBL(T2)^V2 (4) 并且该单元因此将被识别为具有逻辑"0"内容，如图3中所示。在平衡时，以下公式成立V^-IcelPTeval/CBL (5) 一旦电压电平VI和V2以及评估时间间隔Teval被确定，流过单元的电 流的最大值就将由相对位线BL的电糊定，艮PIcelKWCgL/Teval (6) 其中针对该最大值，该单元被识别为被编程到逻辑值"0"。如果存储阵列的所有位线的电容应当都相等，那么所有的单元将都具有相 同的放电电流。不幸的是，情况并非如此，因为在这些存储设备的设计规则手 册中通常所设计的位线的电容极其易变，通常以±50%的可变范围^^，如 在图4中用图形描绘的。作为结果，由关系式(6)给出的流过单元的电流的值具有大的方差。 在图5中描绘了在三个不同的位线BL的充电阶段(时间间隔0-Tl)期间 和在放电阶段期间(在从T1到T2的间隔中)M单元的电流，其中三个不同 的位线分别具有所^的可变范围的最小电容(Cmin)、典型电容(Ctyp)以 及最大电容(Cmax)。图6表示存储在相应位线中的电荷Q^、 Qc^和Qq^。 因此，单元的转折点在其特征曲线上显著偏移。所以，当设计存储设备时 必须确保对于单个阵列位线的电容的任一可能的值来说，将存在工作点(或 转折点电流)(Itum<ICmax)，该工作点将具有足够的安全裕度，以便避免特征 曲线的强烈非线性的区域(例如，图7的图示中底部和顶部较暗区域)。随,成结构的尺寸的持续减小，流过单元的最大电流(Icdl max)也减 小，而位线的寄生电容值的散布增大。这使得越来越难以规定所保证的正确运
行的工作区。发明内容测试活动已揭示，位线寄生电容值的ic布事实上组合了不同的fc布成分，也就是管芯内拓扑可变性、如图8中所示的晶片批次内散布、以及如图9中所 示的不同晶片批次之间的散布，其中该位线寄生电容值的散布通常在存储设备 的设计规贝俘册中被报告，以便使设计者在规定操作的操作点或操作区时能够确定足够安全的裕度因子，这将确保设备无故障iikit行。对设计规则手册中所指示的组合散布值的、上述位线寄生电容值散布成分 的相对权重的认识使申请人设想到一种有效的方式，艮卩，通过在晶片上测试阶 段期间或者甚至重复地在利用完成的存储设备时只此一次地基于针对*单独 设备所评定的存储单元阵列的位线的特定寄生电容值来确定合适的评估时间间 隔(Teval)的改进方法，对比存储设备的按比例縮减的单元阵列的电特性的安 全操作区的縮小。根据本发明，NAND存储阵列的单元的编程或擦除状态的评估时间 (Teval)通过以下方式针对单个存储设备来设置，使得在这些设备的大量生产 制^1程中至少部分地补偿阵歹啦线的寄生电容值的通常大的散布。当然，甚至可以通过调节读取充电电压(VI)和读取判定电压(V2)之 差来实现单个设备的工作参数的优化确定，或者替代地，评估时间(Teval)的 确定可以补偿这种电压差的过程散布，如对于本领域技术人员来说将是明显 的。根据本发明的雌实施例，在晶片上观赋阶段，针对特定晶片批次所评定 的存储阵列的单个位线的平均电容值被用于确定最合适的评估时间，从而利用 位线寄生电容值的与设备的设计规则手册中所指示的组合散布相比明显更窄的 批次内散布。更加 的实施例设想集成专用的内部电路结构，用于观懂单个设备的存 储单元阵列的位线的平均寄生电容。根据本发明的另 一个实施例，形成一个或多^"^t以位线以及相关的电路结 构，用于测量虚拟位线以所希望的电流Icella从读取充电电压VI放电到读取 判定电压V2所需的平均时间。假定可以合理地假设虚拟位线具有与用户可寻 址的位线相同的电容，那么评估时间Teval被确定为等于这样所测量的时间间隔。本发明由所附的权利要求所限定。
将参考附图来描述本发明的实施例，其中图1示意性地描绘非易失性NAND存储设备的位线和用于判定单元的状 态的电路；图2是在读取操作期间位线的充电电压的图表；图3描绘了存储单元的四个示例电压-电流特性曲线；图4描绘了设计规则手册中所指示的位线的平均电容值的示例公差范围；图5是在读取操作期间位线的最大、最小和典型放电电流的图表；图6是在读取操作期间存储在位线中的最大、最小和典型电荷的图表；图7突出显示了位线的电压-电流特性曲线的运行区域图8描绘了在晶片上测试(EWS)阶段期间所测量的存储设备的位线的平均电容值的典型公差范围；图9描述了在晶片上测试(EWS)阶段期间所测量的晶片的所有存储设备的位线的平均电容值的典型公差范围；图10是根据本发明的第一实施例的基本流程图，其示出了 EWS阶段是如何被改进的；图11描绘了非易失性NAND存储设备的位线的页缓冲器和选择开关；图12示出了位线与存储设备的不同部分的各种耦合电容；图13描绘了本发明的非易失性存储设备的第一实施例，其包括用于确定用来判定正被读取的单元的状态的评估时间的电路； 图14和图15示出了图13的设备的两个运行条件； 图16描绘了图14和图15的存储设备的主要信号的时间图； 图17描绘了本发明的非易失性存储设备的第二实施例，其包括用于确定用来判定正被读取的单元的状态的评估时间的另一电路； 图18描绘了图17的存储设备的主要信号的时间图； 图19示意性i标出了本发明鹏賜失性存储设备的第三实施例，其包括至少一个虚拟位线和虚拟页缓冲器，该虚拟位线和虚拟页缓冲器专门被设计用于确定可有效地用于用户的位线的评估时间；
图'20示意性ite出了集成在图19的存储设备中的微M器如何测MJ以 位线的评估时间以及如何^ffl该信息来控制存储器的页缓冲器；图21是图19和图20中所描绘的^J以页缓冲器的详细视图；图22描绘了图20和图21的存储设备的主要信号的时间图；图23a是在读取操作期间位线的位线电压的图表，其中根据本发明方法 的一个替代实施例，读取充电电压v1已经被调节；图23b是在读取操作期间位线的位线电压的图表，其中根据本发明方法 的另一个替代实施例，读取判定电压v2已经被调节；图24是根据本发明的另一个实施例的基本流程图，其示出ews阶段是 如何被改进的。
具体实施方式
本发明提供用于确定对于判定正在读取的存储单元的状态来说必要的评估时间的方法。本发明此外aai供一种在具有预先确定的评估时间的ews阶段期间禾,微调操作来确定读取充电电压vi和读取判定电压v2之差的方法，其中该微调操作例如是熔丝微调。以下将参考存储单元，这些存储单元可以采取两种可能的逻辑状态之一， 但是相同的考虑加以必要的变更也适用于能存储一位以上的存储单元。本发明的第一和第二种方法设想通过在晶片上测试(ews)阶段期间测 量位线的平均电容CeL并且以函数计算该平均电容和读取充电电压vi、读取判 定电压v2以及在读取操作期间ffl51单元的某一预先确定的放电电流Icell来确 定评估时间的操作。根据本发明的第一和第二种方法的创新方面，在ews阶段期间，评估时 间Teval可以通过微调非易失性存储设备只此一次地确定，或者可以在存储设 备每次通电时或者 除阶段或读取阶段开始时被确定。可以在所制造的设备的ews阶段期间M)1测量存储设备的位线的电容(图 8)或者相同晶片上的所有存储设备的位线的电容(图9)来确定位线的平均电 容值CBl。实际上，已经注意到，在该阶段中所观糧到的电容以适当小于设计 规则手册中所指示的范围(图4)的公差范围被确定，因此fOT这样计算出来 的平均，允许以更精确的方式确定评估时间Teval。明显的是，在所制造的nand存储设备(图11)上执《m种在图10中
示意性勾画的改进的EWS阶段将显著改善正在读取的单元的纟犬态的判定精 度，从而减小读取操作的误差概率。作为替代方案，可以禾佣与存储设备集 —起的专用电路测量位线的平均总电容值ca以及4OT该值cBIj来确定在存储设备通电时或者当擦除或读取操作开始时的评估时间，其中该平均总电容值是针難的总和(图12)。图13描绘了集成用于测量平均电容CeL的专用电路(用粗线画出)的本发明的存储设备。该专用电路允许通过并联连接公用线VIRPWR和存储设备的多个位线、例如偶数或奇数个位线来计算多个位线的总电落然后iffil用并联连接的位线的数量除总电容来获得平均电容Cbl。更详细地，总电容如下来测量。首先，存储器的所有位线M^接至忪用线VIRPWR而接地。当线VIRPWR处于地电势时，也就是当信号VIRPWRTOGND有效时，SM31使能信号DISCHE和DISCHO (图14)来完成。然后，通过分别禁止信号DISCHO或DISCHE并且使能信号SELBLO或 SELBLE来保持奇数或偶数个位线接地(图15)。当奇数或偶数个位线分别保 ，封妾地时，信号BLMEAS一N被禁止(图16)，因此让公用线VIRPWR浮动(三 态的)，并且fflii电阻器R3被充电。当三态的公用线VIRPWR上的EfeJl达到 由分压器R1、 R2产生的参考电压VREF时，则标志BLMEASOUT切换。ffl51测量对公用线VIRPWR充电所需的时间T，可以计算出偶数或奇数 个(或者所有)位线的总电容。实际上，<formula>formula see original document page 12</formula>并且公用线VIRPWR上的电压根据以下公式增大: <formula>formula see original document page 12</formula>其中n是与公用线VIRPWR并i^接的位线的数』 切换时，已经经过时间T， 使得<formula>formula see original document page 12</formula>通过测量该时间间隔T， 可以利用以下公式计算出平均电容值CBL<formula>formula see original document page 12</formula>值得注意的是，电阻器R3的制造公差可能增大CeL的不确定范围。为此， 根据本发明的另一个实施例，图17的电路是 的。其运纟亍^f以于图14的电 路的运行，但是公用线VIRPWR由通过存储设备的焊盘与其连接的电流发生 器lExr充电。在这种情况下，线VIRPWR上的电压根据以下公式增大(图18):因此时间T满足以下公式<formula>formula see original document page 13</formula>并且平均电容值Cj3L是<formula>formula see original document page 13</formula>因此，值C^不取决于电阻R3。根据本发明的另一个实施例，可以不测量位线的平均电容而确定评估时间 Teval。这可以在图19的存储设备中实现，该存储设备包括连接到由适当设计 的页缓冲器PB DUMMY所控制的虚拟(dummy)位线BLEDUMMY、 BLODUMMY上的备用存储单元。图20描绘了图19的存储设备的更详细的视图，其还示出了鹏制器 如何调节存储设备的所有页缓冲器。实际上，根据本发明的另一种用于确定评估时间Teval的方法，提出虚拟 位线BLEDUMMY或BLODUMMY的电容(^储设备的所有虚拟位线的平 均电容)基本上等于用户可寻址的位线的平均电容。在该假设的情况下，评估 时间Teval是虚拟位线BLEDUMMY(或BLODUMMY)在通过其抽取电流Icell 时从充电读取电压VI放电到判定读取电压V2所需的时间。更详细地，首先使信号SELBLE和SELBLEDUM等于电压V1，因此虚 拟位线BLEDUMMY (或BLODUMMY)以及用户可寻址的位线大致以电压 Vl被偏置(事实上，它们以电压V1-Vth被偏置，其中Vth ^Jt择开关的阈值 电压)。然后，信号SELBLE接地并且SELBLEDUM被设定为判定电压V2。同 时，微控制器使能开始标志STARTBLDISCH，并且电流发生器Icell开始 对^J以线BLEDUMMY放电。
当虚拟位线BLEDUMMY上的电压下降到关断相，择开关(也就是虚 拟位线上的电压为V2-Vth)时，虚拟页缓冲器PB DUMMY检测到该事件并 且切换标志ENDBLDISCH。因此，微处理器pC将时间Teval确定为开始标志 STARTBLDISCH的有效，和标志ENDBLDISCH的下一边缘之间的时间间隔。确定评估时间Teval的该方法特别便利，因为它可以在存i诸设备每次通电 时、或者在每个擦除或编程阶段开始时、或者甚至在执fi^个读取阶段之前实 施。因此，即使存储设备的可寻址位线的电容由于温度或者其它运行斜牛的波 动而改变，该技术也可以提供用于正确判定存储单元的状态的值Teval。图21是图20的虚拟页缓冲器PBDUMMY的样本实施例的详细视图。图22是图21的信号的时间图，其示出了以上描述的技术。值得注意的是，可以并联连接n个虚拟位线并且ffiil使用抽取电流n*ICell 的放电电流发生^^根据之前的技术来确定评估时间Teval。根据本发明的方法的替代实施例，读取充电电压VI和读取判定电压V2 之间的电压差取代评估时间Teval，该电JEMtt^tH过在EWS阶段期间微调 熔丝来确定。图23a和23b示出了这种差如何可以被微调。根据本发明，如果读取判定电压V2己经被确定(图23a)，那么通51分别 计算針设备a、 b、 c的电容CBLa、 CBLb、 CBLc并且利用用于估计相应充 电电压的相同的公式(5)来针对旨设备a、 b、 c调节读取充电电压Vl，使 得位线上的电压VBL以基本上等于Teval的放电时间穿过判定电压V2。替代地，读取充电电压V1和评估时间可以预先确定(图23b)，并且针对 4f^设备a、 b、 c调节读取判定电压V2，使得在基本上等于Teval的时间内， 位线上的电压VBL分别穿过判定电压V2a、 V2b、 V2c。可以利用熔丝微调操作来确定ElJl差Vl-V2，，丝微调操作在EWS测 试阶段期间被执行，如图24中示意性描绘的男附。还可以在存储设备每次通电时、或者在^if除阶段开始时、或者甚至在执fi^读取阶段之前确定电压差Vl-V2。在这种情况下，根据一般惯例，微调参数被7lC久地存〗诸在专用存储块中。己经公开了涉及可以采取两个逻辑状态(0和1)之一的单元的本发明方 法，但是如本领域技术人员将立即认识到的那样，相同的考虑加以必要的变更
适用于采用可以采^H个或更多逻辑状态之一的单元的多级存储器。例如，在 每单元两位的存储设备中，每个单元都可以采取四个不同的逻辑状态之一，因 此存在三个读取判定电压以及三个评估时间。所公开的方法还可以被用于确定 这种多级存储设备的每个单元的WH平估时间(或者读取充电电压和读取判定 电压之间的^差值)。
权利要求
1、一种确定非易失性NAND存储设备的单元行和列阵列的单元的编程或擦除状态的评估时间(Teval)的方法，其中该单元通过能以特定的读取电压电平充电的字线和位线单独可寻址，从以读取充电电压(V1)对所述单元的位线进行充电的时刻开始经过该评估时间，检测电路评定该单元的状态以便在存储设备的输出端上产生特定的读取数据，该方法包括以下步骤在设备的晶片上测试阶段(EWS)期间或者重复地在完成的存储设备的操作期间只此一次地根据至少位线的所述读取充电电压(V1)、读取判定电压(V2)和通过单元的特定的放电电流(Icell)确定每个存储设备的所述评估时间(Teval)。
2、 如权利要求1所述的方法，其特征在于包括以下步骤 ffl3i测量存储阵列的多个预定义的位线的电容来确定存储阵列的单个位线的平均电容值(CB1>根据位线的所述平均电容值(CBl)确定每个存储设备的所述评估时间 (Teval)。
3、 根据权利要求1所述的方法，其中在从通电阶段中选择的存储设备的 操作阶段和在擦除或编程或读取操作开始时确定所述评估时间(Teval)。
4、 根据权利要求2所述的方法，包括以下步骤 测量存储阵列的偶数或奇数个位线的总电条通过将所测量的电容除以并行地被充电到所述读取充电电压(VI)的偶 数或奇数个位线的数量来确定位线的所述平均电容值(Cbl)。
5、 如权利要求4的方法，包括以下步骤M31将存储阵列的所有偶数或所述奇数个位线与公用地线并联连接来使存 储阵列的所有偶数^0f述奇数个位线偏置；通过经由辅助电阻(R3)将所述公用线与存储设备的电源干线连接来并 ^亍i&X^所述位线进行充电；比较所述公用线上的电压与参考电压(V，)；观糧用于在所述公用线战到等于所述参考电压(v，)的顿的所述位线的充电时间(T);根据所述辅助电阻(R3)的所述充电时间(T)和所述参考电压(V鹏) 计算所述位线的总电容。
6、 如禾又利要求4的方法，包括以下步骤M31将存储阵列的所有偶数或奇数个位线与公用地线并联连接来使存储阵列的所有偶数或奇数个位线偏置；通过将所述公用线与特定的电流(1，)的恒定电流发生器连接来并行地 对所述位线进行充电；比较所述公用线上的电压与参考电压(V，)；测量用于在所述公用线上达到等于所述参考电压(v，)的电压的所述位线的充电时间(T);根据所述辅助电阻(R3)的所述充电时间(T)和所述参考电压(V，) 计算所述位线的总电容。
7、 如禾又利要求3的方法，其中所述存储设备包括附加的虚拟位线存储单元，该方&^括以下步骤以所述读取充电电压(VI) 4i^述^J以位线中的至少一个偏置； 以所述特定的预先确定的放电电流(Icell)对所述^f以位线进行放电； 通^测量所述虚拟位线从所述读取充电电压(VI)放电到所述读取判定电压电平(V2)所需的时间来确定所述评估时间(Teval)。
8、 一种确定非易失性NAND存储设备的单元行和列阵列的单元的编程或 擦除状态的读取充电电压(VI)和读取判定电压(V2)之差的方法，其中该 单元ffl31能以特定的读取电压电平充电的字线和位线单独可寻址，该存储设备 包括检测电路，该检测电路适于在从以读取充电电压(VI)对所述单元的位线 进行充电的时刻开始经过评估时间(Teval)时评定单元的状态，以便在存储设 备的输出端上产生特定的读取数据，该方法包括确定每个存储设备的所述评估 时间(Teval)的步骤，其特征在于，该方法包括在设备的晶片上测试阶段(EWS)期间或者重 复地在完成的存储设备的操作期间只此一次地根据所述评估时间(Teval)和通 过单元的特定的放电电流(Icell)确定读取充电电压(VI)和读取判定电压(V2) 之间的所述电压差(Vl-V2)的步骤。
9、 如权利要求8的方法，其特征在于包括以下步骤 il51测量存储阵列的多个预定义的位线的电容来确定存储阵列的单个位线的平均电容值(cBI>根据位线的所述平均电容值(Ca)确定^^存储设备的所述电压差(VI-V2)。
10、 根据权利要求8的方法，其中在,Affi电阶段中选择的存储设备的操作阶段和在擦除或编程或读,作开始时确定所述电压差(Vl-V2)。
11、 根据权利要求9所述的方法，包括以下步骤.-测量存储阵列的偶数或奇数个位线的总电条通过将所测量的电容除以并行地被充电到所述读取充电电压(VI)的偶 数或奇数个位线的数量来确定位线的所述平均电容值(Ce。。
12、 如权利要求ll的方法，包括以下步骤ffi31将存储阵列的所有偶数或所述奇数个位线与公用地线并联连接来使存储阵列的所有偶数^^f述奇iH^位线偏置；通过经由辅助电阻(R3)将所述公用线与存储设备的电源干线连接来并 份顿所述位线进行充电；比较所述公用线上的电压与参考电压(V，)；观糧用于在所述公用线上达到等于所述参考电压(V，)的电压的所述位线的充龟时间(T);根据所述辅助电阻(R3)的所述充电时间(T)和所述参考电压(V，) 计算所述位线的总电容。
13、 如权利要求ll的方法，包括以下步骤M:将存储阵列的所有偶数^^有奇数个位线与公用地线并联连接来使存 储阵列的所有偶数鄉万有奇数个位线偏置；通过将所述公用线与特定的电流(Iext)的恒定电流发生器连接来并行地 对所述位线进行充电；比较所述公用线上的电压与参考电压(V，)；测掌用于在所述公用线上达到等于所述参考电压(v，)的电压的所述位线的充电时间(T);根据所述辅助电阻(R3)的所述充电时间(T)和所述参考电压(V，)计算所述位线的总电容。
14、 一种非易失性NAND型存储设备，包括用于确定非易失性NAND存 储设备的单元行和列阵列的单元的编程或擦除状态的评估时间(Teval)的电路， 其中该单^iffi过能以特定的读取电压电平充电的字线和位线单独可寻址，从以 读取充电电压(VI)对所述单元的位线进行充电的时刻开始经过该评估时间， 检测电路评定该单元的状态以便在存储设备的输出端上产生特定的读取数据，所述用于确定评估时间(Teval)的电路包括接地并且通过由控制信号(BLMEANS一N)控制的开关连接到存储设备 的电源线的分压器(Rl、 R2)，产生参考电压(V咖)；比fe器，用于比较所述存储阵列的所述位线的公用线上的电压和所述参考 电压(Vrep)，当所述参考电压(V^)被超过时产生有效的标志 (BLMEASOUT);用于对所述位线的所述公用线进行充电的电路装置。
15、 如权禾腰求14的设备，其中所述电路體包括经由由所述控制信号 (BLMEAS_N)控制的第二开关连接到所述电源线的辅助电阻(R3)。
16、 如权利要求14的设备，其中所述电路，包括经由存储设备的焊盘 连接到所述电源电压线的电流发生器(Ij^)。
17、 一种非易失性NAND型存储设备，包括用于确定非易失性NAND存 储设备的单元行和列阵列的单元的编程或擦除状态的评估时间(Teval)的电路， 其中该单^ffi过能以特定的读取电压电平充电的字线和位线^^虫可寻址，从以 读取充电电压(VI)对所述单元的位线进行充电的时刻开始经过该评估时间， 检测电路评定该单元的状态以便在存储设备的输出端上产生特定的读取数据，该电路包括至少一个戯以位线；用于以所述读取充电电压(VI)对所述^^位线加载的装置；用于在通过控制信号(STARTBLDISCH)被使能时对所述虚拟位线进行 放电的恒定电流发生器(Mas);在所述虚拟位线达到预先确定的读取判定电压电平(V2)时有效的标志 产生电路(ENDBLDISCH);接收所述标志(ENDBLDISCH)、产生所述控制信号(STARTBLDISCH) 并根据禾又利要求7的方法确定评估时间(Teval)的微处理器。
18、 一种对非易失性NAND型存储设备进4亍晶片上测试(EWS)的方法， 该存储设备具有用于确定非易失性NAND存储设备的单元4f和列阵列的单元 的编程或擦除状态的评估时间(Teval)的电路，其中该单^M:能以特定的读 取电压电平充电的字线和位线单独可寻址，从以读取充电电压(VI)对所述单 元的位线进行充电的时刻开始经过该评估时间，检测电路评定该单元的状态以 便在存储设备的输出端上产生特定的读取数据，包括以下步骤fflil测量所述阵列的多个预定义的位线的电容来确定存储阵列的单个位线 的平均电容tt (CBI>根P至少位线的所述读取充电电压(VI )、读取判定电压电平(V2)、通 过单元的特定的放电电流(Icell)以及通过存储设备的微调装置的设置的所述 平均电容值(Cbl)确定^^存储设备的所述评估时间(Teval)。
19、 一种对非易失性NAND型存储设备进^亍晶片上测试(EWS)的方法， 该存储设备具有用于确定非易失性NAND存储设备的单元行和列阵列的单元 的编程或擦除状态的评估时间(Teval)的电路，其中该单^M过能以特定的读 取电压电平充电的字线和位线单独可寻址，从以读取充电电压(VI)对所述单 元的位线进行充电的时刻开始经过该评估时间，检测电路评定该单元的状态以 便在存储设备的输出端上产生特定的读取数据，包括以下步骤 :测量所述阵列的多个预定义的位线的电 定存储阵列的单个位线的平均电容值(Cbl);根据至少所述评估时间(Teval)、通过所述单元的特定的放电电流(Icell)、 以及通过存储设备的微调装置的设置的所述平均电容值(Cbl)确定位线的所 述读取充电电压(VI)和读取判定电压电平(V2)之差。
全文摘要
针对单个存储设备通过以下方式来设置NAND存储阵列的单元的编程或擦除状态的评估时间(Teval)或读取充电电压(V1)和读取判定电压(V2)之差，即在这些设备的大量生产制造过程中至少部分地补偿阵列位线的寄生电容值的大的散布。
文档编号G11C16/26GK101159167SQ20071018216
公开日2008年4月9日 申请日期2007年9月13日 优先权日2006年9月13日
发明者L·克里帕, R·拉瓦西奥, R·米彻洛尼 申请人:意法半导体股份有限公司;海力士半导体有限公司