存储器控制器及其信号同步方法

文档序号:6782066阅读:223来源:国知局
专利名称:存储器控制器及其信号同步方法
技术领域
本发明是有关于一种存储器控制器,更特别有关于一种具有时钟补偿功 能的存储器控制器。
背景技术
图1为已知存储器控制器10耦接DDR (double data rate)存储器12的 电路示意图。该存储器控制器10会输出时钟信号CLK供该DDR存储器12使 用,并通过双向的数据闪控信号DQS (data strobe signal),将数据信号 DQ(data signal)所含的数据由该DDR存储器12读出,或写入至该DDR存储 器12中。另外,该存储器控制器IO会输出控制信号CMD至该DDR存储器12, 以决定对该DDR存储器12进行数据读取或数据写入的操作。
于该存储器控制器10中,该时钟信号CLK是由时钟信号源(未显示)所产 生,并经过数个串联的反相器16而到达输出緩沖器18,以通过该输出緩冲 器18输出至该DDR存储器12。
现请参考图l、 2,于读取操作时,该存储器控制器10会在时间tO时通 过该控制信号CMD送出读取命令(cora歸nd)至该DDR存储器12,接着会等待 CAS延迟时间CL(CAS Latency)后,始通过该数据闪控信号DQS的升缘(rising edge)及降缘(falling edge)分别取样该DDR存储器12所送出的数据Dl、 D2。 该CAS延迟时间CL通常是以该时钟信号CLK的周期数目为计算单位,例如 图2所示的CAS延迟时间CL是等于该时钟信号CLK的两个周期时间。
一般而言,当该存储器控制器10通过该控制信号CMD送出读取命令时, 其内部是会利用计数电路20对该时钟信号CLK进行计数,并在计数至时间 tl时,由该计数器20输出致能信号EN去致能(enable)该数据闪控信号DQS, 使该数据闪控信号DQS能够开始对该数据信号DQ所含的数据Dl、 D2进行取 样。
该输出緩冲器18通常会具有延迟时间At,使得该DDR存储器12由该输 出緩冲器18所接收的时钟信号CLK及该等反相器16的输出端16a上的时钟
4信号CLK间是会存在有At的延迟时间,即具有相位差。因此,若该计数器 20直接接收该输出端16a上的时钟信号CLK并进行计数,则其将不能正确地 计数到时间U并致能该数据闪控信号DQS。
为了解决该输出緩沖器18的时间延迟所造成的问题,该计数器20经由 同样具有延迟时间△ t的延迟电路22而接收该输出端16a上的时钟信号CLK, 使得其所接收的时钟信号CLK能够与该DDR存储器12所接收的时钟信号CLK 同步,藉以能正确地计数至时间tl并致能该数据闪控信号DQS。
然而,该输出緩冲器18是设于输入/输出区域(1/0 region)24上,且采 3. 3伏特电压作为供应电压,而该等反相器16、该计数电路20及该延迟电路 22是属逻辑电路,且仅采1. 2或1. 3伏特电压作为供应电压。因此,当该存 储器控制器10的温度随工作时间增加而升高时,该输出緩冲器18与该延迟 电路22的各自的延迟时间△ t是会随工作温度的变异而有所差异。换言之, 当该存储器控制器10的温度随工作时间增加而升高时,该延迟电路22仍不 能有效补偿该输出緩冲器18所造成的时钟信号CLK的时间延迟。
图3为另一已知存储器控制器IO耦接DDR存储器12的电路示意图。该 存储器控制器10具有延时锁定环(delay locked loop; DLL)电路26。该DLL 电路26通常至少会由相位才企测器(phase detector)、电荷泉(charge pump) 及压控延迟线(voltage-control led delay line; VCDL)(未显示)所组成。另 外,该DLL电路26具有信号输入端26a,用以由时钟信号源(未显示)接收时 钟信号CLK,及反馈输入端26b,用以接收该输出緩沖器18欲输出至该DDR 存储器12的时钟信号CLK,使得该计数电路20所接收的时钟信号CLK与该 DDR存储器12所接收的时钟信号CLK可通过该DLL电路26的控制而得以同 步。藉此方式,该计数电路20能够正确地计数至时间tl并致能该数据闪控 信号DQS。
相较于图1所示的延迟电路22而言,该DLL电路26对于时间延迟的补 偿机制并不会随温度升高而受影响,且可有效使该计数电路20所接收的时钟 信号CLK与该DDR存储器12由该输出緩冲器18接收的时钟信号CLK同步。 然而,该DLL电路26通常至少会由相位检测器、电荷泵及压控延迟线(未显 示)所组成,因此其不仅会耗掉该存储器控制器10中用以实现电路的面积, 更会提高制造电路的成本。
有鉴于此,本发明提供一种存储器控制器,藉以解决上述先前技术的问题。

发明内容
本发明的一目的是在于提供一种存储器控制器,该存储器控制器可正确 将其内部计数电路与外部存储器各自所接收的时钟信号调整至同步,藉以解
决先前技术中的问题。
为了达到上述的目的,本发明提供一种存储器控制器,其包含输出緩沖 器、复制緩冲器及复制緩冲器,其中该输出緩沖器用以接收时钟信号,并将
该时钟信号输出至外部存储器;该复制緩冲器用以接收该时钟信号,并将该 时钟信号输出至该计数电路;其中该复制緩冲器与该输出緩冲器具有相同的 延迟时间,使得该计数电路所接收的时钟信号可与该外部存储器所接收者同 步,因此该计数电路可根据该时钟信号而准确地计数至预定时间,并输出致 能信号去致能数据控制信号。
本发明还提供一种信号同步方法,用以控制存储器的信号输出,其包含 接收第 一 时钟信号,并根据该第 一 时钟信号输出第二时钟信号至该存储器, 其中该第二时钟信号相对于该第 一时钟信号是延迟了预定时间;接收该第一 时钟信号,并根据该第一时钟信号输出第三时钟信号,其中该第三时钟信号 相对于该第一时钟信号是延迟了该预定时间;以及接收该第三时钟信号,并 对该第三时钟信号计数至预定数值,以输出控制信号。
根据本发明实施例的复制緩冲器为该输出緩沖器的复制电路,使得该复 制緩冲器与该输出緩沖器的延迟时间随工作温度的变异是会相同;因此,该 复制緩冲器即使在工作温度升高的情况下,亦可准确补偿该输出緩沖器所造 成的时钟信号的时间延迟。
于本发明的一实施例中,该复制緩沖器是直接设于电源输入区域或接地 输入区域中,其可节省该存储器控制器中用以实现电路所需的面积。


图1为一已知存储器控制器耦接DDR存储器的电路示意图。
图2为图1中的信号CMD、 CLK、 DQS及DQ的时序图。
图3为另一已知存储器控制器耦接DDR存储器的电路示意图。
图4是显示根据本发明实施例的存储器控制器耦接DDR存储器的局部电路示意图。
图5为图4中的输入/输出垫上的信号CLK、 CMD、 DQS、 DQ以及致能信号 EN的时序图。
图6是显示根据本发明另一实施例的存储器控制器耦接DDR存储器的局 部电路示意图。 t0、 tl 时间 VDD 电源电压 延迟时间 时钟信号 数据闪控信号
a
CLK
DQ EN 10 16 18 22 26 26b 100 104 104b 106a
致能信号
存储器控制器 反相器 输出缓冲器 延迟电路 延时锁定环电路 反馈输入端 存储器控制器 输出緩冲器 输出端
106b、 106c、 106d 反相器 108、 110、 112、 114 输入/输出垫 116 复制緩冲器 116b 输出端
118a、 118b、 118c、 118d 反相器
120 计数电路
124 输入/输出区域
200 存储器控制器
GND 接地电位 Dl、 D2 数据
DQS 数据闪控信号
CMD 控制信号
12 DDR存储器
16a ^T出端
20 计数电路
24 输入/输出区域
26a 信号输入端
102 DDR存储器 104a 输入端
106 时钟树电路
116a 输入端
118 复制时钟树电路
122 输入/输出区域 126 输入/输出垫
具体实》乾方式图4是显示根据本发明的一实施例的存储器控制器100耦接DDR (double data rate)存储器102的示意图。该存储器控制器IOO会输出时钟信号CLK 供该DDR存储器102使用,并通过双向的数据闪控信号DQS(daU strobe signal),将数据信号DQ由该DDR存储器102读出,或写入至该DDR存储器 102中。该存储器控制器IOO具有输出緩冲器104及时钟树(clock tree)电 路106。该时钟树电路106是由多个反相器106a、 106b、 106c及106d所串 联而成,并通过该反相器106a接收时钟信号源(未显示)所产生的时钟信号 CLK。该时钟信号CLK由该反相器106a接收后,其会依序通过该反相器106b、 106c及106d并到达该输出緩冲器104的输入端104a。该输出缓沖器104由 该输入端104a接收该反向器106d所输出的时钟信号CLK,并将该时钟信号 CLK由其输出端104b驱动至输入/输出垫(I/O pad)108上,使得该时钟信号 CLK可通过该输入/输出垫108传送至该DDR存储器102。该输出緩沖器104 具有延迟时间At,因此其输出端104b所输出的时钟信号CLK相对于其输入 端104a所接收的时钟信号CLK是延迟了该延迟时间At,即具有相位差。另 外,该存储器控制器100具有输入/输出垫110用以输出控制信号CMD至该 DDR存储器102,藉以决定对该DDR存储器102进行数据读取或数据写入的操 作、输入/输出垫112用以传输该数据闪控信号DQS、及输入/输出垫114用 以传输该数据信号DQ。
该存储器控制器100另具有复制(Replica)缓沖器116、复制时钟树 (clock tree)电路118及计数电路120。该复制緩沖器116具有输入端116a 连接至该反相器106a,用来接收该时钟信号源(未显示)所产生的时钟信号 CLK,复制缓冲器116另具有输出端116b藉以将该时钟信号CLK驱动至该复 制时钟树电路118。该复制时钟树电路118是由多个反相器118a、 118b、 118c 及118d所串联而成,且是通过该反相器118a接收该复制緩冲器116所输出 的时钟信号CLK,并由该反相器118d将该时钟信号CLK传送至该计数电路 120。该计数电路120可由多个暂存器(register)所组成,且该计数电路120 自该复制时钟树电路118的反相器108d接收该时钟信号CLK,并对该时钟信 号CLK计数至预定数值(即预定时间),以输出致能信号EN去致能(enable) 该数据闪控信号DQS。
于此实施例中,该复制緩冲器116为该输出緩沖器104的复制(replica) 电路(即相同电路),且复制缓冲器116具有相同的延迟时间At,并以相同的电源电压VDD作为供应电压。另外,该复制时钟树电路118为该时钟树电路 106的复制电路(其意指相同电路)。该复制时钟树电路118与该时钟树电路 106皆具有相同的延迟时间Atl,并以相同的另一电压源(未显示)作为供应 电压。因此,该时钟信号CLK通过该复制緩冲器116与该复制时钟树电路118 所需的时间是会相同于其通过该时钟树电路106与该输出緩冲器104所需的 时间,藉此使该计数电路120由该反相器118d所接收的时钟信号CLK能够与 该DDR存储器102由该输入/输出垫108所接收的时钟信号CLK得以同步。
图5为图4中输入/输出垫108、 110、 112、 114上的信号CLK、 CMD、 DQS、 DQ以及该计数电路120所输出的致能信号EN的时序图,用以说明该存储器 控制器10Q对该DDR存储器102的读取操作。
于读取操作时,该存储器控制器100会在时间t0时通过该控制信号CMD 送出读取命令(command)至该DDR存储器102,接着会等待CAS延迟时间 CL(CAS Latency)后,始通过该数据闪控信号DQS的升缘(rising edge)及降 缘(falling edge)分别取样该DDR存储器102所送出的数据Dl、 D2。该CAS 延迟时间CL通常是以该时钟信号CLK的周期数目为单位,且会依不同的存储 器规格及速度而不同。于此实施例中,该CAS延迟时间CL为该输入/输出垫 108上的时钟信号CLK的两个周期时间。
当该存储器控制器100通过该控制信号CMD送出读取命令时,该计数电 路120会对该反相器108d所输出的时钟信号CLK进行计数,并在计数至时间 U时输出致能信号EN去致能(enable)该数据闪控信号DQS,使该数据闪控信 号DQS能够开始对该数据信号DQ所含的数据Dl、 D2进行取样。应了解到, 由于该反相器118d所输出的时钟信号CLK是与该输入/输出垫108上的时钟 信号CLK同步,因此该计数电路120能够正确地计数至时间U并致能该数据 闪控信号DQS。另外,虽然该致能信号EN于时间tl时是由低电位转变为高 电位去致能该数据闪控信号DQS,但本发明的范围并不以此为限。于另一替 代实施例中,该致能信号EN亦可通过高电位转变为低电位去致能该数据闪控 信号DQS。
于该存储器控制器100中,该输出緩沖器104是设于输入/输出区域(1/0 region)122上,且该复制緩冲器116是设于另 一输入/输出区域124上。在 一实施例中,该输入/输出区域124为电源输入区域,用以直接由输入/输出 垫126接收电源电压VDD。在另一实施例中,该复制緩沖器116是与该电源电压VDD作为其电源供应电压。在另一实施 例中,该输出緩冲器10 4亦与该电源电压V D D电性连接,并以该电源电压V D D 作为其电源供应电压。
另外,在一实施例中,该输入/输出区域124为接地输入区域,用以直接 由该输入/输出垫126接收接地电位GND。在另 一实施例中,该复制緩沖器116 是与该接地电位GND电性连接,并以该接地电位GND作为其参考电位。在另 一实施例中,该输出缓冲器104亦与该接地电位GND电性连接,并以该接地 电位GND作为其参考电位。
上述实施例中,该"输入/输出区域"是指该存储器控制器IOO对外部其 它电路输入或输出信号的区域。该存储器控制器100内部具有多个输入/输出 区域,每一输入/输出区域的面积大小为固定。该多个输入/输出区域可分为 多个信号输入/输出区域、至少一电源输入区域、及至少一接地输入区域。每 一信号输入/输出区域具有至少一输入或输出緩沖器设置于内。另外,该电源 输入区域与该接地输入区域仅各自具有二极管用以防止静电放电 (electrostatic discharge; ESD),无任何输入或输出緩沖器设置于内,因 此该电源输入区域与该接地输入区域内仍有空的部分区域可被利用。于本发 明的一实施例中,该复制緩冲器U6是设置于该电源输入区域或该接地输入 区域的该空的部分区域内,因此并不会额外浪费形成该复制緩沖器116所需 的面积。
于此实施例中,该复制緩冲器116及该复制时钟树电路118是各自相同 于该输出缓冲器104与该时钟树电路106,以致于该复制緩沖器116及该复 制时钟树电路118的延迟时间随工作温度的变异是会相同于该输出緩冲器 104与该时钟树电路106者。因此,该复制緩冲器116及该复制时钟树电路 118即使在工作温度升高的情况下,亦可准确补偿该输出緩冲器104与该时 钟树电路106所造成的时钟信号CLK的时间延迟,使该计数电路120由该反 相器lt)8d所接收的时钟信号CLK能够与该DDR存储器102所接收的时钟信号 CLK得以同步。
图6是显示根据本发明另一实施例的存储器控制器200耦接DDR (double data rate)存储器102的示意图。图6与图5中的相同元件是以相同标号表 示,且不加以赘述。于该存储器控制器2 00中,该复制緩沖器116的输入端 116a是直接连接至该反相器106d的输出端与该输出缓冲器104的输入端
10104a,以接收自反相器106d输出的该时钟信号CLK,且该复制缓沖器116的 输出端116b是直接连接至该计数电路120,以将该所接收的时钟信号CLK直 接驱动至该计数电路120。于此实施例中,由于该复制缓冲器116与该输出 緩冲器104是完全相同,因此该计数电路120所接收的时钟信号CLK是能够 与该DDR存储器102所接收的时钟信号CLK得以同步,使该计数电路120可 准确计数至时间tl而输出一致能信号EN去致能该数据闪控信号DQS。
应了解到,根据本发明实施例的存储器控制器100与200并不限于应用 在控制DDR存储器,其亦可应用在控制任何其它型态动态随机存取存储器 (DRAM)。再者,该数据闪控信号DQS与数据信号DQ可为其它型态动态随机存 取存储器中的数据控制信号与数据信号,并不限于DDR存储器规范中的数据 闪控信号DQS与数据信号DQ。
虽然本发明已以前述较佳实施例揭示,然其并非用以限定本发明,任何 本领域技术人员,在不脱离本发明的精神和范围内,当可作各种的更动与修 改。因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1、一种存储器控制器,用以控制存储器,其包含第一缓冲器,具有输入端,用以接收第一时钟信号,及输出端,用以输出第二时钟信号至该存储器,其中该第二时钟信号相对于该第一时钟信号是延迟了预定时间;第二缓冲器,具有输入端,用以接收该第一时钟信号,及输出端,用以输出第三时钟信号,其中该第三时钟信号相对于该第一时钟信号是延迟了该预定时间;以及计数电路,用以接收该第三时钟信号,并对该第三时钟信号计数至预定数值,以输出控制信号。
2、 根据权利要求1所述的存储器控制器,还包含第一输入/输出区域与 第二输入/输出区域,其中该第一緩沖器是设于该第一输入/输出区域上,及 该第二緩沖器是设于该第二输入/输出区域上。
3、 根据权利要求2所述的存储器控制器 电源输入区域,用以接收电源电压。
4、 根据权利要求3所述的存储器控制器, 电压电性连接。
5、 根据权利要求3所述的存储器控制器, 压电性连4妄。
6、 根据权利要求2所述的存储器控制器 接地输入区域,用以接收外部接地电位。
7、 根据权利要求6所述的存储器控制器, 接地电位电性连接。
8、 根据权利要求6所述的存储器控制器, 位电性连接。
9、 根据权利要求1所述的存储器控制器 时钟信号源,用以产生该第一时钟信号;至少 一第 一反向器,耦接于该时钟信号源与该第 一緩冲器的输入端间;以及至少一第二反向器,耦接于该第二缓冲器的输出端与该计数电路间。,其中该第二输入/输出区域为 其中该第二緩沖器是与该电源其中该第一緩冲器与该电源电 ,其中该第二输入/输出区域为 其中该第二緩冲器是与该外部其中该第一緩冲器与该接地电 ,还包含
10、 根据权利要求1所述的存储器控制器,还包含 第一延迟电路,耦接于该时钟信号源与该第一緩沖器的输入端间;以及 第二延迟电路,耦接于该第二緩冲器的输出端与该计数电路间。
11、 一种信号同步方法,用以控制存储器的信号输出,其包含 接收第 一时钟信号,并根据该第一时钟信号输出第二时钟信号至该存储器,其中该第二时钟信号相对于该第一时钟信号是延迟了预定时间;接收该第一时钟信号,并根据该第一时钟信号输出第三时钟信号,其中该第三时钟信号相对于该第 一 时钟信号是延迟了该预定时间;以及接收该第三时钟信号,并对该第三时钟信号计数至预定数值,以输出控制信号。
全文摘要
一种存储器控制器包含输出缓冲器,用以接收时钟信号,并将该时钟信号输出至外部存储器;及复制缓冲器,用以接收该时钟信号,并将该时钟信号输出至计数电路;其中该复制缓冲器与该输出缓冲器具有相同的延迟时间,使得该计数电路所接收的时钟信号可与该外部存储器所接收者同步,因此该计数电路可根据该时钟信号而准确地计数至预定时间,并输出致能信号去致能数据控制信号。本发明还提供一种该存储器控制器的信号同步方法。
文档编号G11C7/10GK101527163SQ20081008314
公开日2009年9月9日 申请日期2008年3月7日 优先权日2008年3月7日
发明者陈逸琳, 黄怡智 申请人:瑞昱半导体股份有限公司
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