一种适于cmos集成的暂态存贮电路的制作方法

文档序号:6740023阅读:212来源:国知局
专利名称:一种适于cmos集成的暂态存贮电路的制作方法
技术领域
本实用新型涉及射频识别(Radio Frequency Identification, RFID) 技术领域,特别是无源射频识别系统中射频标签芯片的适于CMOS 集成的暂态存贮器。
背景技术
无线射频识别技术是一种非接触式自动识别技术,利用射频信号 和空间耦合传输特性,实现对被识别目标的自动识别。无源电子标签 以其体积小、重量轻、成本低、寿命长、便于携带等突出优点,成为 近几年射频识别领域的研究热点。参看图l,带有暂态存贮功能的无 源射频识别标签1由天线及其匹配电路、射频前端模块、数字基带处 理模块、不挥发存贮器和暂态存贮电路五部分组成。
在无源射频识别应用中,会有多种原因使识别过程中已经进入识 别状态的无源标签芯片能量不够甚至标签芯片短时掉电的情况出现。 例如,标签完成一次通讯后离场;或者读卡器关闭射频发射;或者由 于识别环境多径效应等影响,造成读卡器场区分布不均,存在场强盲 区;或者标签和读卡器存在相对运动;或者识别过程中有其它物体突 然进入场区改变了场区的场强分布;或者识别过程中突然发生功耗很 大的操作等原因均可以导致标签芯片掉电。如果标签芯片没对掉电之 前识别过程中的重要通讯状态和结果进行保存,那么,在标签重新上电后就无法获取掉电之前的通讯信息,有可能需要重复掉电之前的识 别过程,从而增加识别的时间成本,降低识别效率。对于受干扰影响 较大的应用环境,该影响表现得更加突出,甚至可能导致识别无法进 行。
要解决上述问题,需要将掉电之前的重要通讯信息在两次间隔不 长的上电过程之间的较短时间里保存下来,由于需要保存的通讯信息 数据量不大,故所需的存贮容量较小, 一般在几个字节以内。并且, 该数据只需要在两次间隔不长的上电过程之间的较短时间里短暂保
存即可。现有技术中,使用的NVM (不挥发存贮器)虽能够永久保 存数据,但是,其功耗一般都较大,特别是写入功耗较大,访问控制 逻辑复杂,擦写时间较长,面积较大,不适合使用它来保存掉电前的 通讯信息。 发明内容
为了解决上述现有技术中存在的问题,本实用新型的目的是提供 一种适于CMOS集成的暂态存贮电路。它能有效解决无源射频识别 应用中由于标签芯片短时掉电造成识别效率下降的问题,降低了标签 识别的时间成本,提高了无源射频标签的识别效率,具有经济、简便 的特点。
为了实现上述发明目的,本实用新型技术方案以如下方式实现
方案一
一种适于CMOS集成的暂态存贮电路,其结构特点是,它由依 次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路的复位信号PODR和输入数据信号D_IN经访问控制电 路写入暂态存贮单元,暂态存贮单元的暂存数据输出Vc经输出灵敏 放大器放大后由数据线D—OUT输出。
在上述适于CMOS集成的暂态存贮电路中,所述访问控制电路按 照复位信号的复位方式不同为如下两种结构的一种
1) 对于复位信号PODR髙电平复位有效,低电平正常工作的数 字系统,输入数据信号D—IN分别连接到或非门二的一个输入 端和经反相器一连接到或非门一的一个输入端,复位信号 PODR分别连接到或非门一和或非门二的另一个输入端,或 非门一的输出为访问控制电路的输出信号IN,或非门二的输 出为访问控制电路的输出信号&;
2) 对于复位信号PODR低电平复位有效,高电平正常工作的数 字系统,输入数据信号D—IN分别连接到或非门二的一个输入 端和经反相器一连接到或非门一的一个输入端,复位信号 PODR经反相器二后分别连接到或非门一和或非门二的另一 个输入端,或非门一的输出为访问控制电路的输出信号IN, 或非门二的输出为访问控制电路的输出信号5 。
在上述适于CMOS集成的暂态存贮电路中,所述访问控制电路 的输出信号IN和输出信号!S满足如下关系(其中,"",表示摩尔与 运算).-
1)复位信号PODR高电平复位有效,低电平正常工作的数字系统,输入输出信号满足IN = PODR*D—IN, 5 = PODR*D —IN ;
2)复位信号PODR低电平复位有效,高电平正常工作的数字系 统,输入输出信号满足IN = PODR*D—IN,玩二POD"D —IN。
在上述适于CMOS集成的暂态存贮电路中,所述暂态存储单元为 如下三种结构的一种
1) 访问控制电路的输出^与NMOS晶体管一的栅极相连,访问 控制电路的输出IN与NMOS晶体管二的栅极相连,NMOS 晶体管一的漏极和NMOS晶体管二的漏极分别与电源VDD 相连,NMOS晶体管一的源极、NMOS晶体管四的栅极和 NMOS晶体管三的漏极相连接,NMOS晶体管二的源极、 NMOS晶体管三的栅极、NMOS晶体管四的漏极和储能电容 的正极板相连,NMOS晶体管三的源极、NMOS晶体管四的 源极和储能电容的负极板都接地GND,储能电容的正极板为 暂态存储单元的输出Vc。
2) 访问控制电路的输出玩与NMOS晶体管二的漏极相连,访问 控制电路的输出IN与NMOS晶体管一的漏极相连,NMOS 晶体管一的栅极和NMOS晶体管二的栅极相连,NMOS晶体 管二的源极、NMOS晶体管四的栅极和NMOS晶体管三的漏 极相连接,NMOS晶体管二的栅极连接到访问控制电路的输 出EN, NMOS晶体管一的源极、NMOS晶体管三的栅极、 NMOS晶体管四的漏极和储能电容的正极板相连,NMOS晶 体管三的源极、NMOS晶体管四的源极和储能电容的负极板都接地GND,储能电容的正极板为暂态存储单元的输出Vc。 3)访问控制电路的输出S与NMOS晶体管二的栅极相连,访问 控制电路的输出IN与NMOS晶体管一的栅极相连,NMOS 晶体管一的漏极连接到电源VDD, NMOS晶体管二的源极和 储能电容的负极板都接地GND, NMOS晶体管一的源极、 NMOS晶体管二的漏极和储能电容的正极板相连,储能电容 的正极板为暂态存储单元的输出Vc。
在上述适于CMOS集成的暂态存贮电路中,所述输出灵敏放大器 为如下两种结构的一种
1) 暂态存贮单元的输出Vc和标签射频前端电压参考源的输出 参考电压Vref分别与比较器的正相输入端和负相输入端相 连,比较器的输出经缓冲器连接到数据输出端D一OUT,输出 灵敏放大器的比较判决电平VM = Vref;
2) 暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器 四反相后分别与比较器的正相输入端和负相输入端相连,比 较器的输出经缓冲器连接到数据输出端D_OUT,输出灵敏放 大器的比较判决电平VM为反相器四的开关阈值。
在上述适于CMOS集成的暂态存贮电路中,所述暂态存贮单元的 数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄 漏电流Ie(t)、与暂态存贮电容相连的NMOS晶体管的衬底泄漏电流 Ii(t)、电源电压V。D、写入电路NMOS管的漏源电压V。s以及输出灵敏放大器的比较判决电平vM满足如下关系
J"。Th {Ie (t) + IXt"dt《(V。D —VDS—VM)。
方案二
一种适于CMOS集成的暂态存贮电路,其结构特点是,它由依 次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成。标签 芯片数字电路的复位信号PODR、输入数据信号DJN和写使能信号 WEN经访问控制电路写入暂态存贮单元,暂态存贮单元的暂存数据 输出Vc经输出灵敏放大器放大后由数据线D_OUT输出。
在上述适于CMOS集成的暂态存贮电路中,所述访问控制电路 按照复位信号的复位方式不同为如下四种结构的一种
1) 对于复位信号PODR高电平复位有效,低电平芯片正常工作, 写使能信号WEN低电平时向暂态存贮电路写有效,WEN高 电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号D一IN分别连接到或非门二的一个输入端和经反相器 一连接到或非门一的一个输入端,复位信号PODR和写使能 信号WEN分别与或门的输入端连接,或门的输出端分别连 接到或非门一和或非门二的另一个输入端,或门的输出为 EN,或非门一的输出为访问控制电路的输出信号IN,或非 门二的输出为访问控制电路的输出信号5;
2) 对于复位信号PODR高电平复位有效,低电平芯片正常工作, 写使能信号WEN高电平时向暂态存贮电路写有效,WEN低电平时暂态存贮电路处于数据暂态保持状态的系统,输入数
据信号D—IN分别连接到或非门二的一个输入端和经反相器 一连接到或非门一的一个输入端,写使能信号WEN经反相 器三后和复位信号PODR分别与或门的输入端连接,或门的 输入端分别连接到或非门一和或非门二的另一个输入端,或 门的输出为EN,或非门一的输出为访问控制电路的输出信号 IN,或非门二的输出为访问控制电路的输出信号^;
3) 对于复位信号PODR低电平复位有效,高电平芯片正常工作, 写使能信号WEN高电平时向暂态存贮电路写有效,WEN低 电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号D—IN分别连接到或非门二的一个输入端和经反相器 一连接到或非门一的一个输入端,复位信号PODR和写使能 信号WEN分别与与非门的输入端连接,与非门的输出端分 别连接到或非门一和或非门二的另一个输入端,与非门的输 出为EN,或非门一的输出为访问控制电路的输出信号IN, 或非门二的输出为访问控制电路的输出信号5;
4) 对于复位信号PODR低电平复位有效,高电平芯片正常工作, 写使能信号WEN低电平时向暂态存贮电路写有效,WEN高 电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号D—IN分别连接到或非门二的一个输入端和经反相器 一连接到或非门一的一个输入端,写使能信号WEN经反相 器三后和复位信号PODR分别与与非门的输入端连接,与非门的输出端分别连接到或非门一和或非门二的另一个输入
端,与非门的输出为EN,或非门一的输出为访问控制电路的 输出信号IN,或非门二的输出为访问控制电路的输出信号 S。
在上述适于CMOS集成的暂态存贮电路中,所述访问控制电路 的输出信号IN和输出信号^满足如下关系(其中,、"表示摩尔与 运算)
1) 复位信号PODR高电平复位有效,低电平芯片正常工作,写 使能信号WEN低电平时向暂态存贮电路写有效,写使能信 号WEN高电平时暂态存贮电路处于数据暂态保持状态的系 统,输入输出信号满足
IN = PODR*WEN*D_IN, 5 = PODR* WEN*D —IN ;
2) 复位信号PODR高电平复位有效,低电平芯片正常工作,写 使能信号WEN高电平时向暂态存贮电路写有效,写使能信 号WEN低电平时暂态存贮电路处于数据暂态保持状态的系 统,输入输出信号满足
IN = PODR*WEN*D —IN ,WEN*D —IN ;
3) 复位信号PODR低电平复位有效,高电平正常工作,写使能 信号WEN低电平时向暂态存贮电路写有效,写使能信号WEN高电平时暂态存贮电路处于数据暂态保持状态的系统,
输入输出信号满足
IN = PODR*WEN*D —IN, IS = PODR*WEN D —IN ;
4)复位信号PODR低电平复位有效,高电平正常工作,写使能 信号WEN高电平时向暂态存贮电路写有效,写使能信号 WEN低电平时暂态存贮电路处于数据暂态保持状态的系统, 输入输出信号满足
IN = PODR*WEN*D —IN,WEN參DIN 。
在上述适于CMOS集成的暂态存贮电路中,所述暂态存储单元为
如下三种结构的一种
1) 访问控制电路的输出5与NMOS晶体管一的栅极相连,访问 控制电路的输出IN与NMOS晶体管二的栅极相连,NMOS 晶体管一的漏极和NMOS晶体管二的漏极分别与电源VDD 相连,NMOS晶体管一的源极、NMOS晶体管四的栅极和 NMOS晶体管三的漏极相连接,NMOS晶体管二的源极、 NMOS晶体管三的栅极、NMOS晶体管四的漏极和储能电容 的正极板相连,NMOS晶体管三的源极、NMOS晶体管四的 源极和储能电容的负极板都接地GND,储能电容的正极板为 暂态存储单元的输出Vc;
2) 访问控制电路的输出iS与NMOS晶体管二的漏极相连,访问控制电路的输出IN与NMOS晶体管一的漏极相连,NMOS 晶体管一的栅极和NMOS晶体管二的栅极相连,NMOS晶体 管二的源极、NMOS晶体管四的栅极和NMOS晶体管三的漏 极相连接,NMOS晶体管二的栅极连接到访问控制电路的输 出EN, NMOS晶体管一的源极、NMOS晶体管三的栅极、 NMOS晶体管四的漏极和储能电容的正极板相连,NMOS晶 体管三的源极、NMOS晶体管四的源极和储能电容的负极板 都接地GND,储能电容的正极板为暂态存储单元的输出Vc;
3)访问控制电路的输出^与NMOS晶体管二的栅极相连,访问 控制电路的输出IN与NMOS晶体管一的栅极相连,NMOS 晶体管一的漏极连接到电源VDD,NMOS晶体管二的源极和 储能电容的负极板都接地GND, NMOS晶体管一的源极、 NMOS晶体管二的漏极和储能电容的正极板相连,储能电容 的正极板为暂态存储单元的输出Vc。
在上述适于CMOS集成的暂态存贮电路中,所述输出灵敏放大 器为如下两种结构的一种
1) 暂态存贮单元的输出Vc和标签射频前端电压参考源的输出 参考电压Vref分别与比较器的正相输入端和负相输入端相 连,比较器的输出经缓冲器连接到数据输出端D—OUT,输出 灵敏放大器的比较判决电平VM =Vref;
2) 暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器 四反相后分别与比较器的正相输入端和负相输入端相连,比较器的输出经缓冲器连接到数据输出端D—OUT,输出灵敏放 大器的比较判决电平VM为反相器四的开关阈值。 在上述适于CMOS集成的暂态存贮电路中,所述暂态存贮单元 的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的 泄漏电流Ie(t)、与暂态存贮电容相连的NMOS晶体管的衬底泄漏电 流l《t)、电源电压V。D、写入电路NMOS管的漏源电压V。s以及输出 灵敏放大器的比较判决电平VM满足如下关系 j"。、Ut)+I,(t))dt^C(VDD—VDS—VM)。
同现有技术相比,本实用新型的技术特点及效果
1) 本实用新型实现了无源射频标签芯片掉电后或者标签芯片掉 电前正常工作时对电路信息的短时存贮,避免了标签由于某 种原因短时掉电而造成识别过程的反复,从而降低了标签识 别的时间成本,提高了无源射频识别系统的识别效率。
2) 本实用新型电路读写时序简单,易于控制,便于内嵌到射频
识别标签芯片中,不会因此明显增加控制逻辑。
3) 本实用新型不依赖于某种特定的射频识别协议,只要支持有 暂态存贮要求的协议的标签芯片都可以应用本电路实现暂态 存贮功能。
4) 本实用新型的暂态存贮时间和写入时间可以通过改变存贮电 容大小、电源电压、输出灵敏放大器的比较电平、写入电流 的大小等进行调整,可以适应不同的暂态存忙应用对暂态存 贮数据保持时间和写入时间的要求。5) 本实用新型电路写入功耗低,并且,只在写入状态有功耗消 耗,在数据保持状态和读出状态除了很小的CMOS泄漏功耗 夕卜,没有其它功耗损失。
6) 本实用新型电路结构简单,除了基本的电阻电容以及NMOS、 PMOS器件外,没有应用其它特殊的器件,无需增加额外的 掩模层,不会增加制造成本。
7) 本实用新型适于CMOS集成,对工艺依赖性较小、便于进行 工艺移植。
以下结合附图和具体实施方式
对本实用新型做进一步说明。

图1为现有技术射频识别标签芯片的结构框图2为本实用新型方案一暂态存贮电路的结构框图3为本实用新型方案一中第一种访问控制电路的结构示意图4为本实用新型方案一中第二种访问控制电路的结构示意图5为本实用新型方案二暂态存贮电路的结构框图6为本实用新型方案二中第一种访问控制电路的结构示意图7为本实用新型方案二中第二种访问控制电路的结构示意图8为本实用新型方案二中第三种访问控制电路的结构示意图9为本实用新型方案二中第四种访问控制电路的结构示意图10为本实用新型中第一种暂态存贮单元的结构示意图11为本实用新型中第二种暂态存贮单元的结构示意图12为本实用新型中第三种暂态存贮单元的结构示意图;图13为本实用新型中第一种输出灵敏放大器的结构示意图; 图14为本实用新型中第二种输出灵敏放大器的结构示意图; 图15为本实用新型方案一的具体实施例中暂态存贮电路的结构 示意图16为本实用新型方案一的具体实施例中暂态存贮电路的IO波 形图17为本实用新型方案二的具体实施例中暂态存贮电路的结构 示意图18本实用新型方案二的具体实施例中暂态存贮电路的IO波形图。
具体实施方式
实施例一
参看图2至图4和图10至图14,本实用新型暂态存贮电路由依 次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成。标签 芯片数字电路的复位信号PODR和输入数据信号D—IN经访问控制电 路写入暂态存贮单元,暂态存贮单元的暂存数据输出Vc经输出灵敏 放大器放大后由数据线D—OUT输出。访问控制电路按照复位信号的 复位方式不同为如下两种结构的一种
1)复位信号PODR高电平复位有效,低电平正常工作的数字系统, 输入数据信号DJN分别连接到或非门二 15的一个输入端和经 反相器一 13连接到或非门一 14的一个输入端,复位信号PODR 分别连接到或非门一 14和或非门二 15的另一个输入端。或非门一 14的输出为访问控制电路的输出信号IN,或非门二 15的 输出为访问控制电路的输出信号^。 2)复位信号PODR低电平复位有效,高电平正常工作的数字系统, 输入数据信号D一IN分别连接到或非门二 15的一个输入端和经 反相器一 13连接到或非门一 14的一个输入端,复位信号PODR 经反相器二 16后分别连接到或非门一 14和或非门二 15的另一 个输入端。或非门一 14的输出为访问控制电路的输出信号IN, 或非门二 15的输出为访问控制电路的输出信号玩。
访问控制电路的输出信号IN和输出信号^满足如下关系(其中, *"表示摩尔与运算)
1) 复位信号PODR高电平复位有效,低电平正常工作的数字系 统,输入输出f言号满足IN = PODR*D—IN, 5 = PODR*D —IN;
2) 复位信号PODR低电平复位有效,高电平正常工作的数字系 统,输入输出信号满足IN = PODR*D—IN, !S = PODR * D —IN 。
暂态存储单元为如下三种结构的一种 1)访问控制电路的输出S与NMOS晶体管一 38的栅极相连, 访问控制电路的输出IN与NMOS晶体管二 39的栅极相连, NMOS晶体管一 38的漏极和NMOS晶体管二 39的漏极分 别与电源VDD相连。NMOS晶体管一 38的源极、NMOS 晶体管四41的栅极和NMOS晶体管三40的漏极相连接, NMOS晶体管二 39的源极、NMOS晶体管三40的栅极、NMOS晶体管四41的漏极和储能电容42的正极板相连。 NMOS晶体管三40的源极、NMOS晶体管四41的源极和储 能电容42的负极板都接地GND。储能电容42的正极板为 暂态存储单元的输出Vc。
2) 访问控制电路的输出^与NMOS晶体管二 39的漏极相连, 访问控制电路的输出IN与NMOS晶体管一 38的漏极相连, NMOS晶体管一 38的栅极和NMOS晶体管二 39的栅极相 连。NMOS晶体管二 39的源极、NMOS晶体管四41的栅极 和NMOS晶体管三40的漏极相连接,NMOS晶体管二 39 的栅极连接到访问控制电路的输出EN。 NMOS晶体管一 38 的源极、NMOS晶体管三40的栅极、NMOS晶体管四41 的漏极和储能电容42的正极板相连,NMOS晶体管三40的 源极、NMOS晶体管四41的源极和储能电容42的负极板都 接地GND。储能电容42的正极板为暂态存储单元的输出Vc。
3) 访问控制电路的输出^与NMOS晶体管二 39的栅极相连, 访问控制电路的输出IN与NMOS晶体管一38的栅极相连, NMOS晶体管一 38的漏极连接到电源VDD, NMOS晶体管 二 39的源极和储能电容42的负极板都接地GND。 NMOS 晶体管一 38的源极、NMOS晶体管二 39的漏极和储能电容 42的正极板相连,储能电容42的正极板为暂态存储单元的 输出Vc。
输出灵敏放大器为如下两种结构的一种1) 暂态存贮单元的输出Vc和标签射频前端电压参考源的输出 参考电压Vref分别与比较器51的正相输入端和负相输入端相
连,比较器51的输出经缓冲器52连接到数据输出端D—OUT, 输出灵敏放大器的比较判决电平VM = Vref 。
2) 暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器 四53反相后分别与比较器51的正相输入端和负相输入端相 连,比较器51的输出经缓冲器52连接到数据输出端D—OUT。 输出灵敏放大器的比较判决电平VM为反相器四(53)的开关 阈值。
暂态存贮单元的数据信息存贮时间Th、暂态存贮电容的容值C、 暂态存贮电容的泄漏电流Ie(t)、与暂态存贮电容相连的NMOS晶体 管的衬底泄漏电流Ii(t)、电源电压V。D、写入电路NMOS管的漏源电 压VDS以及输出灵敏放大器的比较判决电平VM满足如下关系 £Th {Ic (t)+1, (t)}dt=C(VDD—VDS—VM)。
参看图15和图16,暂态存贮电路由第一种访问控制电路、第一 种暂态存储单元和第一种输出灵敏放大器串联组成。暂态存贮电路在 芯片掉电后对通讯信息进行暂态保存,复位信号PODR高电平复位 有效,暂态存贮电路处于数据暂态保持状态,低电平标签正常工作的 无源射频标签,它的使用方法步骤如下
1)标签芯片上电,标签射频前端模块产生上电复位信号,复位 信号PODR置为上电有效的逻辑电平,数字基带处理模块处于复位状态,暂态存贮电路处于读取状态,标签芯片从暂态
存贮电路中读取数据并将暂态存贮电路的输出D—OUT加载 到目标寄存器锁存。此时,处于读取状态的暂态存贮电路保 持所存贮的数据,不能向暂态存贮电路内写入数据,输入信 号D—IN置为低电平。
2) 标签芯片上电完毕,芯片电源VDD达到正常工作电压,复 位信号PODR置为无效的逻辑电平,暂态存贮电路进入写入 状态,并在芯片下电以前始终处于写入状态,在此期间,标 签通过改变输入信号D一IN为逻辑低电平或者逻辑高电平向 暂态存贮电路写入逻辑0或者逻辑1,暂态存贮电路的写入
时间Tw满足T^《h (Th为暂态存贮电路的数据保持时间);
3) 标签芯片下电,暂态存贮电路进入数据保持状态,标签射频 前端模块产生下电复位信号,复位信号PODR置为下电有效 的逻辑电平,输入信号D一IN置为低电平;
4) 标签芯片掉电,芯片电源VDD低于芯片正常工作所需的电 压,暂态存贮电路的复位信号PODR和输入数据信号D—IN 均为低电平,暂态存贮电路进入数据保持状态,在芯片掉电 后的时间Th内,暂态存贮电路保持掉电前所存贮的数据,下 次标签上电时,标签可以从该暂态存贮中读取掉电前所存Jt! 的数据,以重复掉电前的通讯过程;芯片掉电时间超过Th, 暂态存贮电路中的数据丢失,下次标签芯片上电时,暂态存 贮电路输出逻辑低电平;5)当标签再次上电,则重复步骤l)至4)的过程。
当然,按照上述的技术方案,其中访问控制电路、暂态存贮单元 和输出灵敏放大器也可以换成上述的其他各回路,均属本实用新型的 保护范围。
实施例二
参看图5至图14,本实用新型暂态存贮电路由依次相连的访问 控制电路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路 的复位信号PODR、输入数据信号D—IN和写使能信号WEN经访问 控制电路写入暂态存贮单元,暂态存贮单元的暂存数据输出Vc经输 出灵敏放大器放大后由数据线D一OUT输出。访问控制电路按照复位 信号的复位方式不同为如下四种结构的一种
1)复位信号PODR高电平复位有效,低电平芯片正常工作,写 使能信号WEN低电平时向暂态存贮电路写有效,WEN高电
平时暂态存贮电路处于数据暂态保持状态的系统。输入数据 信号D—IN分别连接到或非门二 15的一个输入端和经反相器 一 13连接到或非门一 14的一个输入端,复位信号PODR和 写使能信号WEN分别与或门20的输入端连接,或门20的 输出端分别连接到或非门一 14和或非门二 15的另一个输入 端。或门20的输出为EN,或非门一 14的输出为访问控制电 路的输出信号IN,或非门二 15的输出为访问控制电路的输出信号s^。
2) 复位信号PODR高电平复位有效,低电平芯片正常工作,写 使能信号WEN高电平时向暂态存贮电路写有效,WEN低电 平时暂态存贮电路处于数据暂态保持状态的系统。输入数据 信号D—IN分别连接到或非门二 15的一个输入端和经反相器 一 13连接到或非门一 14的一个输入端,写使能信号WEN 经反相器三24后和复位信号PODR分别与或门20的输入端 连接,或门20的输出端分别连接到或非门一 14和或非门二 15的另一个输入端。或门20的输出为EN,或非门一 14的 输出为访问控制电路的输出信号IN,或非门二 15的输出为 访问控制电路的输出信号^。
3) 复位信号PODR低电平复位有效,高电平芯片正常工作,写 使能信号WEN高电平时向暂态存贮电路写有效,WEN低电 平时暂态存贮电路处于数据暂态保持状态的系统。输入数据 信号D—IN分别连接到或非门二 15的一个输入端和经反相器 一 13连接到或非门一 14的一个输入端,复位信号PODR和 写使能信号WEN分别与与非门30的输入端连接,与非门30 的输出端分别连接到或非门一 14和或非门二 15的另一个输 入端。与非门30的输出为EN,或非门一 14的输出为访问控 制电路的输出信号IN,或非门二 15的输出为访问控制电路 的输出信号^。
4) 复位信号PODR低电平复位有效,高电平芯片正常工作,写使能信号WEN低电平时向暂态存贮电路写有效,WEN高电
平时暂态存贮电路处于数据暂态保持状态的系统。输入数据 信号D—IN分别连接到或非门二 15的一个输入端和经反相器 一 13连接到或非门一 14的一个输入端,写使能信号WEN 经反相器三24后和复位信号PODR分别与与非门30的输入 端连接,与非门30的输出端分别连接到或非门一 14和或非 门二 15的另一个输入端。与非门30的输出为EN,或非门一 14的输出为访问控制电路的输出信号IN,或非门二 15的输 出为访问控制电路的输出信号^。
访问控制电路的输出信号IN和输出信号5满足如下关系(其中, ,"表示摩尔与运算)
1) 复位信号PODR高电平复位有效,低电平芯片正常工作,写 使能信号WEN低电平时向暂态存贮电路写有效,写使能信 号WEN高电平时暂态存贮电路处于数据暂态保持状态的系 统,输入输出信号满足
IN = PODR*WEN D—IN, 5二PODR争WEN參D —IN o
2) 复位信号PODR高电平复位有效,低电平芯片正常工作,写 使能信号WEN高电平时向暂态存贮电路写有效,写使能信 号WEN低电平时暂态存贮电路处于数据暂态保持状态的系 统,输入输出信号满足IN = PODR*WEN*D — IN , IN = PODR*WEN*D_IN 。
3) 复位信号PODR低电平复位有效,高电平正常工作,写使能 信号WEN低电平时向暂态存贮电路写有效,写使能信号 WEN高电平时暂态存贮电路处于数据暂态保持状态的系统, 输入输出信号满足
IN = PODR*WEN*D —IN, f^ = PODR*WEN*D IN。
4) 复位信号PODR低电平复位有效,高电平正常工作,写使能 信号WEN高电平时向暂态存贮电路写有效,写使能信号 WEN低电平时暂态存贮电路处于数据暂态保持状态的系统, 输入输出信号满足
IN = PODR*WEN*D—IN, 5 = PODR攀WEN.D一IN 。
暂态存储单元为如下三种结构的一种
1)访问控制电路的输出5与NMOS晶体管一 38的栅极相连, 访问控制电路的输出IN与NMOS晶体管二 39的栅极相连, NMOS晶体管一 38的源极和NMOS晶体管二 39的漏极分别 与电源VDD相连。NMOS晶体管一 38的漏极、NMOS晶体 管四41的栅极和NMOS晶体管三40的漏极相连接,NMOS 晶体管二 39的源极、NMOS晶体管三40的栅极、NMOS晶 体管四41的漏极和储能电容42的正极板相连。NMOS晶体 管三40的源极、NMOS晶体管四41的源极和储能电容42的负极板都接地GND,储能电容42的正极板为暂态存储单 元的输出Vc。
2) 访问控制电路的输出5与NMOS晶体管二 39的漏极相连, 访问控制电路的输出IN与NMOS晶体管一 38的漏极相连, NMOS晶体管一 38的栅极和NMOS晶体管二 39的栅极相 连。NMOS晶体管二 39的源极、NMOS晶体管四41的栅极 和NMOS晶体管三40的漏极相连接。NMOS晶体管二 39 的栅极连接到访问控制电路的输出EN。 NMOS晶体管一 38 的源极、NMOS晶体管三40的栅极、NMOS晶体管四41的 漏极和储能电容42的正极板相连,NMOS晶体管三40的源 极、NMOS晶体管四41的源极和储能电容42的负极板都接 地GND,储能电容42的正极板为暂态存储单元的输出Vc。
3) 访问控制电路的输出i^与NMOS晶体管二 39的栅极相连, 访问控制电路的输出IN与NMOS晶体管一 38的栅极相连, NMOS晶体管一 38的漏极连接到电源VDD。 NMOS晶体管 二 39的源极和储能电容42的负极板都接地GND, NMOS 晶体管一 38的源极、NMOS晶体管二 39的漏极和储能电容 42的正极板相连,储能电容42的正极板为暂态存储单元的 输出Vc。
输出灵敏放大器为如下两种结构的一种 1)暂态存贮单元的输出Vc和标签射频前端电压参考源的输出
参考电压Vref分别与比较器51的正相输入端和负相输入端相连,比较器51的输出经缓冲器52连接到数据输出端D—OUT, 输出灵敏放大器的比较判决电平VM = Vref 。 2)暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器 四53反相后分别与比较器51的正相输入端和负相输入端相 连,比较器51的输出经缓冲器52连接到数据输出端0_0171, 输出灵敏放大器的比较判决电平VM为反相器四53的开关阈 值。
暂态存贮单元的数据信息存贮时间Th、暂态存贮电容的容值C、 暂态存贮电容的泄漏电流Ie(t)、与暂态存贮电容相连的晶体管的衬底 泄漏电流Ii(t)、电源电压V。D、写入电路NMOS管的漏源电压V。s以 及输出灵敏放大器的比较判决电平VM满足如下关系
J"o丁h {Ic (t) +1, (t)}dt=C(VDD—VDS—VM)。
参看图17和图18,暂态存贮电路由第二种访问控制电路、第三 种暂态存储单元和第二种输出灵敏放大器串联组成。暂态存贮电路在 芯片掉电后对通讯信息进行暂态保存,复位信号PODR高电平复位 有效,低电平芯片正常工作,写使能信号WEN高电平时,向暂态存 贮电路写有效,WEN为低电平时,暂态存贮电路处于数据暂态保持 状态的无源射频识别标签,它的使用方法步骤如下
1)标签芯片从无电状态上电时,标签射频前端模块产生上电复 位信号,复位信号PODR置为有效的逻辑电平,写使能信号 WEN为无效的逻辑电平,芯片从暂态存忙电路读取数据并将 暂态存贮电路的输出D—OUT加载到目标寄存器锁存。此时,处于读取状态的暂态存贮电路保持所存贮的数据,不能向暂 态存贮电路内写入数据,输入信号DJN置为低电平;
2) 标签芯片上电完毕,芯片电源VDD达到正常工作电压,复 位信号PODR置为无效的逻辑电平,向暂态存贮电路写入数 据时,写使能信号WEN置为有效的逻辑电平,暂态存贮电 路进入写入状态,并在芯片下电以前始终处于写入状态,在 此期间,标签通过改变输入信号DJN为逻辑低电平或者逻 辑高电平向暂态存贮电路写入逻辑0或者逻辑1,暂态存贮 电路的写入时间Tw满足Tw Th (Th为暂态存贮电路的数据 保持时间);写入成功后,写使能信号WEN置为无效的逻辑 电平,暂态存贮电路进入保持状态,在写使能WEN无效后 的时间Th内,暂态存贮电路保持最近一次写入的数据,在写 使能WEN无效后的时间Th以后,暂态存贮电路内存贮的数 据丢失,暂态存贮电路输出逻辑低电平;
3) 标签芯片下电,电源VDD从正常工作电压开始下降时,标 签射频前端模块产生下电复位信号,复位信号PODR置为下 电有效的逻辑电平,写使能信号WEN为无效逻辑电平,暂 态存贮电路进入数据保持状态,暂态存贮的输入信号D一IN 置为低电平;
4) 标签芯片已经掉电,电源VDD低于芯片正常工作所需的电 压时,暂态存贮电路的复位信号PODR、写使能信号WEN 和输入信号DJN均为低电平,暂态存贮电路进入保持状态,在芯片掉电后的时间Th内,暂态存贮电路保持掉电前所存贮 的数据,下次标签上电时,标签芯片可以从该暂态存贮中读 取掉电前所存贮的数据,以重复掉电前的通讯过程;芯片掉 电时间超过Th,暂态存贮电路中的数据丢失,下次标签芯片 上电时,暂态存贮电路输出逻辑低电平; 5)标签再次上电,则重复上述步骤l)至步骤4)的过程。 当然,按照上述的技术方案,其中访问控制电路、暂态存贮单元 和输出灵敏放大器也可以换成上述的其他各回路,均属本实用新型的
保护 范围。
权利要求1.一种适于CMOS集成的暂态存贮电路,其特征在于,它由依次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成,标签芯片数字电路的复位信号PODR和输入数据信号D_IN经访问控制电路写入暂态存贮单元,暂态存贮单元的暂存数据输出Vc经输出灵敏放大器放大后由数据线D_OUT输出。
2. 如权利要求1所述的适于CMOS集成的暂态存贮电路,其特征在于,所述访问控制电路按照复位信号的复位方式不同为如下两 种结构的一种1)对于复位信号PODR高电平复位有效,低电平正常工作的数 字系统,输入数据信号D一IN分别连接到或非门二 (15)的一 个输入端和经反相器一 (13)连接到或非门一 (14)的一个 输入端,复位信号PODR分别连接到或非门一 (14)和或非 门二 (15)的另一个输入端,或非门一 (14)的输出为访问 控制电路的输出信号IN,或非门二 (15)的输出为访问控制 电路的输出信号^;1)对于复位信号PODR低电平复位有效,高电平正常工作的数 字系统,输入数据信号D—IN分别连接到或非门二 (15)的 一个输入端和经反相器一 (13)连接到或非门一 (14)的一 个输入端,复位信号PODR经反相器二 (16)后分别连接到 或非门一 (14)和或非门二 (15)的另一个输入端,或非门一(14)的输出为访问控制电路的输出信号IN,或非门二(15) 的输出为访问控制电路的输出信号^。
3.如权利要求l或2所述的适于CMOS集成的暂态存贮电路,其 特征在于,所述暂态存储单元为如下三种结构的一种1) 访问控制电路的输出^与NMOS晶体管一 (38)的栅极相 连,访问控制电路的输出IN与NMOS晶体管二 (39)的栅 极相连,NMOS晶体管一 (38)的漏极和NMOS晶体管二(39) 的漏极分别与电源VDD相连,NMOS晶体管一 (38) 的源极、NMOS晶体管四(41)的栅极和NMOS晶体管三(40) 的漏极相连接,NMOS晶体管二 (39)的源极、NMOS 晶体管三(40)的栅极、NMOS晶体管四(41)的漏极和储 能电容(42)的正极板相连,NMOS晶体管三(40)的源极、 NMOS晶体管四(41)的源极和储能电容(42)的负极板都 接地GND,储能电容(42)的正极板为暂态存储单元的输出 Vc;2) 访问控制电路的输出iS与NMOS晶体管二 (39)的漏极相 连,访问控制电路的输出IN与NMOS晶体管一 (38)的漏 极相连,NMOS晶体管一 (38)的栅极和NMOS晶体管二(39)的栅极相连,NMOS晶体管二 (39)的源极、NMOS 晶体管四(41)的栅极和NMOS晶体管三(40)的漏极相连 接,NMOS晶体管二 (39)的栅极连接到访问控制电路的输 出EN, NMOS晶体管一 (38)的源极、NMOS晶体管三(40)的栅极、NMOS晶体管四(41)的漏极和储能电容(42)的 正极板相连,NMOS晶体管三(40)的源极、NMOS晶体管 四(41)的源极和储能电容(42)的负极板都接地GND,储 能电容(42)的正极板为暂态存储单元的输出Vc; 3)访问控制电路的输出^与NMOS晶体管二 (39)的栅极相 连,访问控制电路的输出IN与NMOS晶体管一 (38)的栅 极相连,NMOS晶体管一 (38)的漏极连接到电源VDD, NMOS晶体管二 (39)的源极和储能电容(42)的负极板都 接地GND, NMOS晶体管一 (38)的源极、NMOS晶体管 二 (39)的漏极和储能电容(42)的正极板相连,储能电容 (42)的正极板为暂态存储单元的输出Vc。
4.如权利要求3所述的适于CMOS集成的暂态存贮电路,其特征 在于,所述输出灵敏放大器为如下两种结构的一种1) 暂态存贮单元的输出Vc和标签射频前端电压参考源的输出参考电压Vref分别与比较器(51)的正相输入端和负相输入端相连,比较器(51)的输出经缓冲器(52)连接到数据输 出端D_OUT,输出灵敏放大器的比较判决电平VM =Vref;2) 暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器 四(53)反相后分别与比较器(51)的正相输入端和负相输 入端相连,比较器(51)的输出经缓冲器(52)连接到数据 输出端D_OUT,输出灵敏放大器的比较判决电平VM为反相 器四(53)的开关阈值。
5. 如权利要求4所述的适于CMOS集成的暂态存贮电路,其特征 在于,所述暂态存贮单元的数据信息存贮时间Th、暂态存贮电 容的容值C、暂态存贮电容的泄漏电流Ie(t)、与暂态存贮电容相 连的NMOS晶体管的衬底泄漏电流I,(t)、电源电压V。D、写入电 路NMOS管的漏源电压V。s以及输出灵敏放大器的比较判决电 平VM满足如下关系-<formula>formula see original document page 5</formula>
6. —种适于CMOS集成的暂态存贮电路,其特征在于,它由依次 相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成,标 签芯片数字电路的复位信号PODR、输入数据信号D_IN和写使 能信号WEN经访问控制电路写入暂态存贮单元,暂态存贮单元 的暂存数据输出Vc经输出灵敏放大器放大后由数据线D一OUT 输出。
7. 如权利要求6所述的适于CMOS集成的暂态存忙电路,其特征 在于,所述访问控制电路按照复位信号的复位方式不同为如下 四种结构的一种1)对于复位信号PODR高电平复位有效,低电平芯片正常工作, 写使能信号WEN低电平时向暂态存贮电路写有效,WEN高 电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号D一IN分别连接到或非门二 (15)的一个输入端和经 反相器一 (13)连接到或非门一 (14)的一个输入端,复位 信号PODR和写使能信号WEN分别与或门(20)的输入端连接,或门(20)的输出端分别连接到或非门一 (14)和或 非门二 (15)的另一个输入端,或门(20)的输出为EN,或 非门一 (14)的输出为访问控制电路的输出信号IN,或非门 二 (15)的输出为访问控制电路的输出信号m;2) 对于复位信号PODR高电平复位有效,低电平芯片正常工作, 写使能信号WEN高电平时向暂态存贮电路写有效,WEN低电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号DJN分别连接到或非门二 (15)的一个输入端和经 反相器一 (13)连接到或非门一 (14)的一个输入端,写使 能信号WEN经反相器三(24)后和复位信号PODR分别与 或门(20)的输入端连接,或门(20)的输出端分别连接到 或非门一 (14)和或非门二 (15)的另一个输入端,或门(20) 的输出为EN,或非门一 (14)的输出为访问控制电路的输出 信号IN,或非门二 (15)的输出为访问控制电路的输出信号3) 对于复位信号PODR低电平复位有效,高电平芯片正常工作, 写使能信号WEN高电平时向暂态存贮电路写有效,WEN低 电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号DJN分别连接到或非门二 (15)的一个输入端和经 反相器一 (13)连接到或非门一 (14)的一个输入端,复位 信号PODR和写使能信号WEN分别与与非门(30)的输入 端连接,与非门(30)的输出端分别连接到或非门一 (14)和或非门二 (15)的另一个输入端,与非门(30)的输出为 EN,或非门一 (14)的输出为访问控制电路的输出信号IN, 或非门二 (15)的输出为访问控制电路的输出信号i^; 4)对于复位信号PODR低电平复位有效,高电平芯片正常工作, 写使能信号WEN低电平时向暂态存贮电路写有效,WEN高 电平时暂态存贮电路处于数据暂态保持状态的系统,输入数 据信号DJN分别连接到或非门二 (15)的一个输入端和经 反相器一 (13)连接到或非门一 (14)的一个输入端,写使 能信号WEN经反相器三(24)后和复位信号PODR分别与 与非门(30)的输入端连接,与非门(30)的输出端分别连 接到或非门一 (14)和或非门二 (15)的另一个输入端,与 非门(30)的输出为EN,或非门一 (14)的输出为访问控制 电路的输出信号IN,或非门二 (15)的输出为访问控制电路的输出信号iS。
8.如权利要求6或7所述的适于CMOS集成的暂态存jJt电路,其 特征在于,所述暂态存储单元为如下三种结构的一种 1)访问控制电路的输出!^与NMOS晶体管一(38)的栅极相连, 访问控制电路的输出IN与NMOS晶体管二 (39)的栅极相 连,NMOS晶体管一 (38)的源极和NMOS晶体管二 (39) 的漏极分别与电源VDD相连,NMOS晶体管一 (38)的漏 极、NMOS晶体管四(41)的栅极和NMOS晶体管三(40) 的漏极相连接,NMOS晶体管二 (39)的源极、NMOS晶体管三(40)的栅极、NMOS晶体管四(41)的漏极和储能电 容(42)的正极板相连,NMOS晶体管三(40)的源极、NMOS 晶体管四(41)的源极和储能电容(42)的负极板都接地GND, 储能电容(42)的正极板为暂态存储单元的输出Vc;2) 访问控制电路的输出^与NMOS晶体管二(39)的漏极相连, 访问控制电路的输出IN与NMOS晶体管一 (38)的漏极相 连,NMOS晶体管一 (38)的栅极和NMOS晶体管二 (39) 的栅极相连,NMOS晶体管二 (39)的源极、NMOS晶体管 四(41)的栅极和NMOS晶体管三(40)的漏极相连接,NMOS 晶体管二(39)的栅极连接到访问控制电路的输出EN,NMOS 晶体管一 (38)的源极、NMOS晶体管三(40)的栅极、NMOS 晶体管四(41)的漏极和储能电容(42)的正极板相连,NMOS 晶体管三(40)的源极、NMOS晶体管四(41)的源极和储 能电容(42)的负极板都接地GND,储能电容(42)的正极 板为暂态存储单元的输出Vc;3) 访问控制电路的输出lTJ与NMOS晶.体管二(39)的栅极相连, 访问控制电路的输出IN与NMOS晶体管一 (38)的栅极相 连,NMOS晶体管一 (38)的漏极连接到电源VDD, NMOS 晶体管二(39)的源极和储能电容(42)的负极板都接地GND, NMOS晶体管一 (38)的源极、NMOS晶体管二 (39)的漏 极和储能电容(42)的正极板相连,储能电容(42)的正极 板为暂态存储单元的输出Vc。
9.如权利要求8适于CMOS集成的暂态存贮电路,其特征在于,所述输出灵敏放大器为如下两种结构的一种1) 暂态存贮单元的输出Vc和标签射频前端电压参考源的输出 参考电压V^分别与比较器(51)的正相输入端和负相输入 端相连,比较器(51)的输出经缓冲器(52)连接到数据输 出端D一OUT,输出灵敏放大器的比较判决电平VM =Vref;2) 暂态存贮单元的输出Vc和暂态存贮单元的输出Vc经反相器 四(53)反相后分别与比较器(51)的正相输入端和负相输 入端相连,比较器(51)的输出经缓冲器(52)连接到数据 输出端D一OUT,输出灵敏放大器的比较判决电平VM为反相 器四(53)的开关阈值。
10.如权利要求9所述的适于CMOS集成的暂态存贮电路,其特征在于,所述暂态存贮单元的数据信息存贮时间Th、暂态存贮电容的容值C、暂态存贮电容的泄漏电流Ic(t)、与暂态存贮电容相连的NMOS晶体管的衬底泄漏电流Il(t)、电源电压V。D、写入电路NMOS管的漏源电压V。s以及输出灵敏放大器的比较判决电平VM满足如下关系 .nT"{Ic(t) +I1(t)}dt《(VDD—VDS—VM)
专利摘要一种适于CMOS集成的暂态存贮电路,涉及射频识别(Radio Frequency Identification,RFID)技术领域。本实用新型的一种暂态存贮电路由依次相连的访问控制电路、暂态存贮单元和输出灵敏放大器组成。标签芯片数字电路的复位信号PODR和输入数据信号D_IN经访问控制电路写入暂态存贮单元,暂态存贮单元的暂存数据输出Vc经输出灵敏放大器放大后由数据线D_OUT输出。本实用新型能解决无源射频识别应用中由于标签芯片短时掉电造成识别效率下降的问题,降低了标签识别的时间成本,提高了无源射频标签的识别效率,具有经济、简便的特点。
文档编号G11C14/00GK201323066SQ20082012299
公开日2009年10月7日 申请日期2008年10月27日 优先权日2008年10月27日
发明者吴行军, 马长明 申请人:北京同方微电子有限公司
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