专利名称：具有用于测试快闪存储器的串行接口的嵌入式架构的制作方法
技术领域：
本发明涉及用于快闪存储器的测试电路，且涉及改善筛选快闪存储器阵列所需的时间。更特定来说，本发明涉及具有板上测试电路的快闪存储器集成电路。
背景技术：
众所周知筛选快闪阵列占据快闪存储器测试期间所花费的时间的大部分。快闪阵列筛选通常由擦除所述阵列、用模式编程所述阵列及读取并检验写入到所述阵列中的所述模式的序列组成。如果所编程的模式可通过检验，那么认为所述阵列无缺陷，否则，如果发生错误，那么检测到一些缺陷。用不同的模式重复所述序列允许着重不同类型的故障。
因此，测试阵列中的关键一点是确定是否可通过替代所述阵列的冗余行或列来修复缺陷，并计算冗余信息，所述冗余信息一旦永久地存储在装置中，便将在芯片的整个生命循环期间用于替代所述阵列的有故障部分。
随着技术特征按比例缩减且快闪存储器密度变得越来越大，阵列筛选期间，外部测试器与快闪存储器之间的互动总数目增加，从而成为真正的瓶颈。这主要是由于用于介接快闪存储器与外部测试器的频率低所致。由于长的电缆连接探针卡与测试设备，因此需要此低频率来避免跳动及噪声。
为处理此问题，测试策略中的一者是将对测试所述阵列来说必要的所有逻辑及电路嵌入在芯片上，由此减少测试器与阵列之间的互动数目。此策略又称作B.I.S.T.(内置自测试)。
用以减少测试时间的另一常见策略通常是增加并行测试的裸片的数目。以此方式，成本转移到具有较大的地址及数据总线的昂贵探针卡，且复杂性变为较长的软件代码。
发明内容
本发明呈现用于嵌入式测试快闪存储器的架构。本发明改善总测试时间，由此减少总的裸片成本。其组合用以增加并行测试的裸片数目的串行接口与能够筛选存储器阵列且减少与外部测试器之间的互动的数目的芯片上逻辑。
在本发明的一个方面中，一种快闪存储器装置包含快闪存储器阵列、一组非易失性冗余寄存器、串行接口及耦合到所述串行接口的测试逻辑。所述测试逻辑经配置以接受来自外部测试器的串行命令集；擦除所述阵列；用测试模式编程所述阵列；读取所述阵列并将结果与所期望的结果相比较以识别错误；确定是否可通过替代所述阵列的冗余行或列来修复所述错误，且如果是这样的话，那么产生冗余信息；及将所述冗余信息编程到所述非易失性冗余寄存器中。
在本发明的另一方面中，揭示一种用于测试快闪存储器装置上的快闪存储器阵列的方法。所述快闪存储器装置包含一组非易失性冗余寄存器、串行接口及耦合到所述串行接口的测试逻辑。所述方法包括所述测试逻辑的以下步骤接受来自外部测试器的串行命令集；用测试模式编程所述阵列；读取所述阵列且将结果与所期望的结果相比较以识别错误；确定是否可通过替代所述阵列的冗余行或列来修复所述错误，且如果是这样的话，那么产生冗余信息；及将所述冗余信息编程到所述非易失性冗余寄存器中。
本发明目的在于通过以下方法减少快闪存储器的测试时间组合用以在不过分增加探针卡上的电线总数目的条件下增加并行测试的裸片数目的串行接口(本文中将称作S2I_LOGIC)与用以加速对阵列执行测试例程从而最小化外部测试器与快闪装置之间的数据交换的总数目的嵌入式逻辑(本文中将称作BIST_LOGIC)。
为实现此任务，本发明的架构能够接受来自外部测试器的串行命令集且开始其操作；擦除所述阵列；使用标准模式编程所述阵列；读取所述阵列并将结果与所期望的模式相比较；计算是否可通过替代冗余行或列来修复错误及计算相关冗余信息；将所述冗余信息存储在其易失性寄存器内部；将存储在其易失性寄存器中的冗余信息编程到非易失性寄存器中；及将存储在所述非易失性寄存器中的信息读取到其易失性寄存器中。
图1是显示根据本发明原理配置的耦合到测试器的快闪存储器装置的方框图。
图2是根据本发明的集成电路的方框图。
图3是显示根据本发明的BIST架构的方框图。
图4是显示根据本发明的S2I_LOGIC块的图。
图5是更详细显示根据本发明的S2I_LOGIC块的方框图。
图6是根据本发明的状态图。
具体实施例方式 所属领域的技术人员将认识到本发明的下述说明仅是说明性而决非限制性。所述所属领域的技术人员将易于构想出本发明的其它实施例。
本发明的架构可延伸到具有N个由K个位组成的冗余资源的芯片，其中N是装置上可用冗余资源的数目且K是完全描述单个资源所需的位的数目。
现在参考图1，方框图显示根据本发明原理配置且包含S2I逻辑块14及BIST逻辑块16的两个快闪存储器装置10及12。快闪存储器装置10及12经由5线总线20耦合到测试器18。所述5线总线20包含Vpp，可用于编程快闪存储器装置10及12的电位；VDD，用以向快闪存储器装置10及12供应标准功率；GND，用以向快闪存储器装置10及12供应标准接地参考；I/O，用于在测试器与快闪存储器装置10及12之间交换数据的双向串行数据线；及CLK，用于同步化测试器与快闪存储器装置10及12之间的数据交换的时钟信号。
现在参考图2，方框图显示具有根据本发明的特征的说明性集成电路30。如图2中所示，集成电路30包含若干电路。MICRO 32是执行指令的处理器。ROM 34是存储可由MICRO 32执行的指令的只读存储器。S2I_LOGIC 36是解码来自外部测试器的串行命令且发送回关于当前内部操作的状况(正在进行或已结束)的信息的电路。PADS38是由S2I规范界定的五个装置I/O垫。地址计数器26连接到S2I_LOGIC 36，且解码器28连接到地址计数器26及阵列42。
BIST_LOGIC 40是逻辑电路，其通过读取/检验感测放大器44读取来自阵列42的数据、界定待存储到其易失性寄存器中的冗余信息、加载编程逻辑46以用标准测试模式编程阵列42、加载编程逻辑46以编程熔丝阵列48，及将来自熔丝阵列48的冗余信息加载到其易失性寄存器中。
现在参考图3，方框图显示根据本发明原理的BIST逻辑电路50的架构。以下论述假设快闪存储器芯片具有每一者为K个位的N个冗余资源。所属领域的技术人员将易于能够用冗余资源的其它配置来配置此架构。
BIST_LOGIC电路50包含若干电路块。模式产生器52是由来自S2I的命令驱动的电路，其在给定当前行及列地址(例如，ALL0、ALL1、棋盘、对角线等)的情况下产生参考数据模式。加扰器54是以标准格式加扰从快闪阵列读取的数据的电路(即，如果装置并行读取每一者具有16个位的四个字，那么加扰器可(例如)从左到右且从最高有效位(MSB)到最低有效位(LSB)按第四字、第三字、第二字、第一字之序列排序所述字)。
XOR 56是将来自阵列的经加扰数据与来自模式产生器52的参考模式相比较且输出当前错误向量的电路。解码器58是在给定当前冗余配置的情况下，解码已检测到的错误(先前错误向量)的电路。SUB 60是减法器电路，其确定新的错误向量，从来自XOR的当前错误向量中减去来自解码器的先前错误向量。加法器62是加法器电路，其计数新的错误向量中新的错误的数目。检查冗余规则64是确定新的错误是否可修复的电路(如用户所界定，可实施许多不同的规则)。如果一个或一个以上新的错误不可修复，那么检查冗余规则64发布FATAL_ERROR_INT信号。作为一实例，如果在当前页中存在多于两个的新的错误，那么在两个冗余资源为可用时可实施的简单规则是断言信号FATAL_ERROR_INT。
选择冗余资源66是确定要使用的冗余资源的电路。在图3中所示的架构中，假设一实例具有两个冗余资源。如果要使用资源[1]，那么从选择冗余资源66驱动信号EN_REG[1]为高。如果要使用资源[2]，那么从选择冗余资源66驱动信号EN_REG[2]为高。如果要使用两个资源，那么从选择冗余资源66驱动信号EN_REG[1]及EN_REG[2]两者为高。如果不需要资源，那么从选择冗余资源66驱动信号EN_REG[1]及EN_REG[2]两者为低。取决于芯片冗余架构，可实施不同的填充序列。
冗余编码器68是使用加扰器54所使用的信息来编码新错误的位置的电路。然后，其可编码对字及其中发生错误的所述字内的特定输出进行识别的数据。
BIST_REG[N:1]70是一组每一者具有K个位的N个易失性寄存器，其可加载有存储在熔丝阵列中的冗余的当前状况或更新有由嵌入式冗余逻辑依据多路复用器72的状态计算的新的冗余。
FF[N:1]74是用于同步化SAVE_BIST信号的上升沿上的N个信号EN_REG[N:1]的N个触发器。FF
76是用于同步化SAVE_BIST信号的上升沿上的信号FATAL_ERROR_INT的触发器。线78上的UPDATE_BIST[N:1]是用于选择性地触发寄存器BIST_REG[N:1]70的N个信号。
BIST_LOGIC具有若干输入。用来自图2的读取/检验感测放大器44的从快闪阵列读出的一页数据驱动数据_总线80。CONF 82是来自图2的S2I_LOGIC 36的用于选择当前所需参考模式的任何数目的信号。SAVE_BIST 84是每次从阵列读取一新页时由图2的MICRO 32在执行扫描例程期间所发布的脉冲。READ_RED_BIST 86是图2的MICRO 32发布的信号以切换多路复用器72以使得可将当前冗余状况加载到BIST_REG 70中。FUSE_RESOURCE[N:1]88是来自快闪存储器的N个非易失性寄存器的NxK个位的冗余信息。
BIST_LOGIC具有若干输出。BIST_REG[N:1]70是由K个位组成的N个易失性寄存器，每一者均与芯片的N个冗余资源中的一者相关联。FATAL_ERROR 92是显示是否可通过替代冗余行或列来修复从阵列读取的上一页中的新错误的信号。
用于检验模式及计算并存储所需冗余的简单扫描例程的实例包含以下程序 1.加载来自熔丝的当前冗余状况； 2.读取一页； 3.触发SAVE_BIST脉冲； 4.检查FATAL_ERROR信号； 5.如果FATAL_ERROR＝1，那么退出并丢弃所述裸片； 6.如果FATAL_ERROR＝0，那么增加当前页地址； 7.跳转至步骤2直到完成扫描为止。
现在参考图4，一图显示根据本发明控制S2I接口的S2I_LOGIC块。S2I_LOGIC是控制接口的逻辑电路且具有若干输入及输出线。FUSE输入100控制如果经编程，那么永久地停用S2I接口的熔丝。CLOCK输入102携载用于同步化快闪存储器装置与测试器之间的数据交换的时钟信号。BUSY输入104携载来自MICRO 32显示当前例程是否正执行或已完成的信号。FATAL_ERROR输入106是来自BISTLOGIC 40显示是否可通过替代冗余行或列来修复阵列的当前部分的信号。RESET输入108是重设S2I_LOGIC的信号。
BUFFER_DISAB输出110是一旦所述垫为浮动便切断缓冲器泄露的信号。I/O 112是双向线。其接受来自测试器的输入命令且其输出用于通知测试器是否发生不可修复的错误的FATALERROR或者用于通知外部测试器内部操作何时结束的BUSY。取决于正在进行的操作的当前状况，内部状态机将改变I/O线112上的信息。I/O_DIRECTION线114输出显示I/O 112是处于输出模式还是输出模式的信号。测试器及其耦合到的快闪存储器装置两者必须共享相同协议以了解I/O线何时处于输入或者输出模式中。MICRO_CONTROL输出116是一组用于触发MICRO 32且使其执行正确测试例程的信号。
本发明有利地利用用于触发将由嵌入式测试逻辑执行的所有操作的命令集。实例性命令集显示于以下表中。所属领域的技术人员将了解，本发明并不限于本文中所示的命令集且可规定其它可用命令用于操作本文中所揭示的设备。所属领域的技术人员将了解，取决于用于实施本文图式中所揭示的电路块的确切电路，用于提供此命令集的软件或固件将不同。对于所属领域的技术人员来说，提供此类软件或硬件是一种日常练习。
命令表 现在参照图5，方框图更详细地显示S2I_LOGIC块36。时钟输入102及I/O输入112用来操作移位寄存器120。在本发明的一个实施例中，使用25个触发器形成移位寄存器120。移位寄存器120用来从串行I/O输入112获取指令代码(20个位)、地址(25个位)及待编程的数据(16个位)。
在本发明的一个实施例中，计数器122是6位计数器，且也自时钟输入102驱动。计数器122的输出呈现给计数器掩码(counter mask)124。计数器掩码124中形成的三个输出Cnt_25(参考编号126)、Cnt_20(参考编号128)及Cnt_16(参考编号130)分别指示指令代码、地址及数据的完全获取。
输入解码器132解码自移位寄存器120提供的20位指令代码且界定将执行由以上命令表中所示的命令所界定的操作中的哪一者。由组合逻辑144及状况触发器134形成的状态机基于当前状态及组合逻辑144的输入的状况确定未来状态，所述输入的状态包含线136上来自输入解码器132的经解码命令、S2I_LOGlC块的BUSY输入104、计数器掩码124的Cnt_25、Cnt_20及Cnt_16输出及S2I_LOGIC块的FUSE输入100。触发器134的输出包含线138上的驱动移位寄存器120及计数器122的启用输入的一个位。
来自状况触发器134的线140上的其它输出位驱动组合逻辑142。基于当前状态及移位寄存器数据，组合逻辑142通过断言S2I_LOGIC块的线114上的信号来控制S2I_LOGIC块的I/O线112上的数据方向且提供具有参考图4所论述的若干输入的嵌入式微控制器32(图2)。
现在参考图6，显示对应于由组合逻辑144及状况触发器134形成的状态机的状态图150。在状态152处，发布LOAD_COMMAND。如果存在LATCH SETTINGCOMMAND，那么在返回到状态152之前在状态154处发布TLATCH命令。
如果在状态152处发布BIST_CMD，那么在步骤158中进行到BIST之前，在步骤156处发布SET BIST REG命令。在状态158处，只要BUSY信号等于1(即，当前例程仍在执行)，状态机就循环回到状态158。如果BUSY信号等于0(即，当前例程完成)且存在编程或擦除命令，那么状态机返回到状态152。如果BUSY信号等于0且存在检验命令，那么状态机进行到状态160，其中在返回到状态152之前输出FATAL_ERROR信号。
如果在状态152处发布LATCH_ADD_CMD，那么在状态162处发布ENABLELATCH ADD命令。然后，状态机进行到状态164，其中发布INPUT_ADD命令直到Cnt_25值等于1为止。如果Cnt_25值等于1，那么状态机进行到状态166，其中在返回到状态152之前实施LATCH_ADD脉冲。
如果在步骤152处发布RESET_FLASH_CMD，那么在返回到状态152之前在状态168处实施RESET脉冲。
虽然已显示并描述了本发明的实施例及应用，但所属领域的技术人员将明了可做出比上述修改更多的修改而不背离本文中本发明概念。因此，本发明仅受限于以上权利要求书的精神。
权利要求
1、一种快闪存储器装置，其包含
快闪存储器阵列；
一组非易失性冗余寄存器；
串行接口；
测试逻辑，其耦合到所述串行接口且经配置以
接受来自外部测试器的串行命令集；
擦除所述阵列；
用测试模式编程所述阵列；
读取所述阵列并将结果与所期望的结果相比较以识别错误；
确定是否可通过替代所述阵列的冗余行或列来修复所述错误，且如果是这样的话，那么产生冗余信息；及
将所述冗余信息编程到所述非易失性冗余寄存器中。
2、如权利要求1所述的快闪存储器装置，其中所述串行接口包括由状况触发器及具有多个输入的第一组合逻辑块形成的状态机，所述状态机经配置以基于当前状态及所述多个输入确定未来状态。
3、如权利要求2所述的快闪存储器装置，其中所述多个输入包含
携载指示例程当前正被执行或已完成的信号的忙输入；
控制所述串行接口的永久停用的熔丝输入；
指示指令代码的完全获取的指令输入；
指示地址的完全获取的地址输入；及
指示数据的完全获取的数据输入。
4、如权利要求1所述的快闪存储器装置，其进一步包括感测放大器，其中所述测试逻辑经配置以通过所述感测放大器从所述阵列读取数据。
5、如权利要求1所述的快闪存储器装置，其中所述测试逻辑进一步包括经配置以基于从所述串行接口接收的命令产生所述所期望的结果的模式产生器。
6、如权利要求5所述的快闪存储器装置，其中所述测试逻辑进一步包括经配置以接收并加扰从所述阵列读取的数据的加扰器电路。
7、如权利要求6所述的快闪存储器阵列，其中所述测试逻辑进一步包括经配置以将从所述模式产生器接收的所述所期望的结果与从所述加扰器电路接收的所述经加扰数据相比较的电路。
8、一种用于测试快闪存储器装置上的快闪存储器阵列的方法，所述快闪存储器装置包含一组非易失性冗余寄存器、串行接口及耦合到所述串行接口的测试逻辑，所述方法包括所述测试逻辑
接受来自外部测试器的串行命令集；
擦除所述阵列；
用测试模式编程所述阵列；
读取所述阵列并将结果与所期望的结果相比较以识别错误；
确定是否可通过替代所述阵列的冗余行或列来修复所述错误，且如果是这样的话，那么产生冗余信息；及
将所述冗余信息编程到所述非易失性冗余寄存器中。
9、如权利要求8所述的方法，其中所述串行接口包括由状况触发器及具有多个输入的第一组合逻辑块形成的状态机，所述状态机经配置以基于当前状态及所述多个输入确定未来状态。
10、如权利要求9所述的方法，其中所述多个输入包含
携载指示例程当前正被执行或者已完成的信号的忙输入；
控制所述串行接口的永久停用的熔丝输入；
指示指令代码的完全获取的指令输入；
指示地址的完全获取的地址输入；及
指示数据的完全获取的数据输入。
11、如权利要求8所述的方法，其进一步包括感测放大器，其中所述测试逻辑经配置以通过所述感测放大器从所述阵列读取数据。
12、如权利要求8所述的方法，其中所述测试逻辑进一步包括经配置以基于从所述串行接口接收的命令产生所述所期望的结果的模式产生器。
13、如权利要求12所述的方法，其中所述测试逻辑进一步包括经配置以接收并加扰从所述阵列读取的数据的加扰器电路。
14、如权利要求13所述的方法，其中所述测试逻辑进一步包括经配置以将从所述模式产生器接收的所述所期望的结果与从所述加扰器电路接收的所述经加扰数据相比较的电路。
全文摘要
本发明揭示一种快闪存储器装置，其包含快闪存储器阵列、一组非易失性冗余寄存器、串行接口及耦合到所述串行接口的测试逻辑，所述测试逻辑经配置以接受来自外部测试器的串行命令集；擦除所述阵列；用测试模式编程所述阵列；读取所述阵列且将结果与所期望的结果相比较以识别错误；确定是否可通过替代所述阵列的冗余行或列来修复所述错误，且如果是这样的话，那么产生冗余信息；及将所述冗余信息编程到所述非易失性冗余寄存器中。
文档编号G11C29/12GK101611456SQ200880005124
公开日2009年12月23日 申请日期2008年2月15日 优先权日2007年2月16日
发明者里卡尔多·雷焦里, 法比奥·塔桑卡塞, 米雷拉·马尔塞拉, 莫尼卡·马尔齐亚尼 申请人:爱特梅尔公司