专利名称：用于输入/输出缓冲器的动态阻抗控制的制作方法
技术领域：
本发明涉及用于输入/输出缓冲器的阻抗控制。
背景技术：
同步动态随机存取存储器(SDRAM)存储器控制器用在个人计算机中并且广泛用
在多种电子产品中，通常微处理器和SDRAM被嵌入产品中来限定产品的控制特性和用户接
口 。 SDRAM存储器控制器允许微处理器在运行程序时有效存取高速SDRAM。 随着芯片制造商持续减小硅工艺部件的尺寸，驱动硅工艺趋向越来越好的电气和
电子性能，每一次更新换代后时钟和数据速率通常翻倍，这使得严重的信号完整性问题出
现在系统应用中的芯片之间的物理接口中。在更高的时钟速率下，主要由于存储器控制器
芯片和SDRAM芯片之间的互连中的传输线效应，信号完整性被破坏。 传输线效应，包括反射、衰减、串扰和接地反弹，所有这些都会在芯片之间的互连 中削弱信号质量。芯片至芯片之间的互连中的反射如果没有被正确地管理，就能够彻底破 坏任一高速系统中的信号完整性。 所有的传输线具有通过导体的几何构形和围绕导体的绝缘介质的介电常数所限 定的特征阻抗和特征信号速度。传输线上来回传播的信号反射如果没有被控制就能够将信 号质量削弱到不存在的地步。然而，如果驱动传输线一端的电路的源阻抗和该传输线的另 一端处的电路的端接阻抗匹配该传输线的特征阻抗，则传输线中不产生信号反射。当使用 半导体电路，典型地CMOS (互补金属氧化物半导体)晶体管，将芯片外信号驱动到印刷电路 板(PCB)迹线上以便被该印刷电路板上的其他芯片上的半导体电路所接收时，如果迹线的 接收端没有端接紧密匹配该传输线阻抗的一些阻抗，则经常会产生显著的信号反射。
之前，使用具有低于PCB迹线的特征阻抗的输出阻抗的1/0(输入/输出)缓冲器 驱动高速信号。使用具有与该迹线的特征阻抗相匹配的电阻值的固定的电阻器端接该PCB 迹线。在一些应用中，固定的电阻器还和驱动缓冲器串行布置来改进信号完整性。DDR(双 数据率)SDRAM的出现驱动半导体工业来找到将源和端接阻抗内部化以便布置匹配这些新 存储器系统中PCB迹线的阻抗所需的固定的外部电阻器。该动机总是来降低成本并且减小 功耗。已经很清楚的证明了当存在匹配的端接阻抗时在DDR存储器系统中可以获得良好的 信号完整性。只要端接吸收了传播到线路的端部的信号，就不会发生反射。在这些系统中， 驱动该线路的电路的源阻抗被有意地做得低于PCB迹线的特征阻抗，以产生更大的信号摆 幅用于更好的抗扰度。 CMOSI/0电路可以被设计来在特定条件下很好地匹配传输线阻抗，而在对于该电 路所期望的整个工艺、电压和温度(PVT)范围上展示出大的阻抗变化，通常超过2 : 1。为了阻遏PVT变化，电路设计者已经建立起一些针对芯片外驱动(0CD)和片内端接(ODT)的 适应能力。 用于可编程输出阻抗的多个解决方案在今天特别用在高速收发器逻辑(HSTL)和 DDR应用中。在许多情况中，存在少到两个用于输出阻抗控制的驱动设置。在许多情况中， 输出阻抗并不根据阻抗基准值来动态设置。
发明内容
根据一个宽的方面，本发明提供一种组合的驱动和端接电路，包括可变阻抗上拉 网络；可变阻抗下拉网络；用于设置该上拉网络的配置的至少一个控制输入；用于设置该 下拉网络的配置的至少一个控制输入；该设备具有操作的端接模式，在该端接模式中该可 变阻抗上拉网络被配置成具有上拉网络端接阻抗并且可变阻抗下拉网络被配置成具有下 拉网络端接阻抗，该上拉网络和下拉网络组合用作分裂端接；该设备具有操作的驱动模式， 其中为了驱动高输出，该上拉网络被配置为在接通时产生特定阻抗；为了驱动低输出，下 拉网络被配置为在接通时产生特定阻抗。
在一些实施例中，设备包括核心逻辑；多个I/0(输入/输出)，每一个具有相应
的1/0焊盘；对于每一个I/O的如上概述的相应组合的驱动和端接电路；该组合的驱动和
端接电路用来从核心逻辑产生输出并且用来端接用于该核心逻辑的外部输入。
在一些实施例中，当在驱动和端接模式之间转换时，上拉和下拉网络在两个阻抗
设置之间动态切换。 在一些实施例中，该设备还包括对于每个I/O的，包括AND-OR-AND(与或与)逻 辑的预驱动器逻辑，其接收用来指示驱动高的第一输入、用来指示驱动低的第二输入、和用 来指示端接的第三输入，并且相应地在两个阻抗设置之间切换。 在一些实施例中，该电路与用来根据阻抗基准值来校准阻抗的校准逻辑相组合。
在一些实施例中，设备包括核心逻辑；多个输入和多个输出，其中每一个输入具 有相应的输入焊盘且每一个输出具有相应的输出焊盘；对于每一个输入焊盘，如上概述的 相应组合的驱动和端接电路永久配置成处在端接模式中；对于每一个输出焊盘，如上概述 的相应组合的驱动和端接电路永久地配置成处在驱动模式中。
在一些实施例中，设备包括如上概述的组合的驱动和端接电路；控制器，用于根
据该组合的驱动和端接电路是处于驱动模式还是端接模式而产生控制输入。 在一些实施例中，上拉网络包括并行连接在一起的多个晶体管。通过选择性地导
通该多个晶体管中的一些来控制上拉网络的可变阻抗；该下拉网络包括并行连接在一起的
多个晶体管，通过选择性地导通该多个晶体管中的一些来控制该下拉网络的可变阻抗。
在一些实施例中，设备包括如上概述的组合的驱动和端接电路；用于执行校准
的该组合的驱动和端接电路的至少一部分的复制品。 在一些实施例中，设备还包括控制以以下四个步骤执行的校准的控制器1)当 数据输出为逻辑高时用于驱动模式的上拉网络校准；2)当数据输出为逻辑低时用于驱动 模式的下拉网络校准；3)用于端接模式的上拉网络校准；和4)用于端接模式的下拉网络校 准。 在一些实施例中，上拉网络包括多个P型M0SFET晶体管，并且下拉网络包括多个
6N型M0SFET晶体管，设备还包括控制以以下四个步骤执行的校准的控制器1)N装置输出阻 抗校准来确定在数据输出为逻辑低时对于驱动模式启用多少个N型晶体管；2)P装置输出 阻抗校准来确定在数据输出为逻辑高时对于驱动模式启用多少个P型晶体管；3)N装置端 接校准来确定对于端接模式启用多少个N型晶体管；4)P装置端接校准来确定对于端接模 式启用多少个P型晶体管。 在一些实施例中，上拉网络和下拉网络中的每一个整体由P型晶体管或者N型晶
体管形成，设备还包括控制以以下两个步骤执行的校准的控制器1)当数据输出是逻辑
高时用于驱动模式的上拉网络校准；和2)用于端接模式的上拉网络校准。 在一些实施例中，上拉网络包括多个N型MOSFET晶体管，并且下拉网络包括多个
N型M0SFET晶体管，设备还包括控制以以下两个步骤执行的校准的控制器1)N装置输出阻
抗校准来确定在数据输出为逻辑低时对于驱动模式启用多少个N型晶体管；2)N装置端接
校准来确定对于端接启用多少个N型晶体管。 在一些实施例中，设备还包括将公共校准值传递到每一个组合的驱动和端接电路 的互连。 在一些实施例中，互连使用一个或者多个温度计码来递送校准值。 在一些实施例中，上拉网络包括P型晶体管，并且下拉网络包括N型晶体管，并且
其中互连递送第一校准值，其当数据输出为逻辑低时对于驱动模式设置启用多少个N型
晶体管；第二校准值，其当数据输出为逻辑高时对于驱动模式设置启用多少个P型晶体管；
第三校准值，其对于端接模式设置启用多少个N型晶体管；和第四校准值，其对于端接模式
设置启用多少个P型晶体管。 在一些实施例中，设备包括如上概述的多个组合的驱动和端接电路；将公共校 准值传递给每一个组合的驱动和端接电路的互连；用于每一个组合的驱动和端接电路的预 驱动器电路，其根据该特定的组合的驱动和端接电路是在输出逻辑低或者输出逻辑高的驱 动模式还是在端接模式中选择性地应用该校准值之一。 根据另一个宽的方面，本发明提供包括兼任端接晶体管的驱动晶体管的组合的 0DT (片内端接)和0CD (芯片外驱动)电路。 根据另一个宽的方面，本发明提供一种芯片上端接电路，包括连接到至少一个下 拉晶体管的至少一个上拉晶体管；连接在上拉晶体管和下拉晶体管之间的输入，该至少一 个上拉晶体管和该至少一个下拉晶体管用来端接该输入。 在一些实施例中，该至少一个上拉晶体管包括可以选择性启用的第一多个晶体 管，和该至少一个下拉晶体管包括可以选择性启用的第二多个晶体管，所启用的第一和第 二多个晶体管的数量设置电路的端接阻抗。 根据另一个宽的方面，本发明提供一种提供组合的驱动和端接的方法，该方法包 括在操作的端接模式中，配置可变阻抗上拉网络以具有上拉网络端接阻抗并且配置可变 阻抗下拉网络以具有下拉网络端接阻抗，该上拉网络和下拉网络组合用作分裂端接；在操 作的驱动模式中，为了驱动高输出，配置该上拉网络以产生第一驱动阻抗；在操作的驱动模 式中，为了驱动低输出，配置下拉网络以产生第二驱动阻抗。 在一些实施例中，该方法还包括在端接模式和驱动模式之间选择操作模式。
在一些实施例中，配置上拉网络以具有上拉端接阻抗包括选择性地接通形成上拉网络的多个晶体管中的一些；配置下拉网络以具有下拉端接阻抗包括选择性地接通形成下 拉网络的多个晶体管中的一些。 在一些实施例中，该方法还包括执行校准来校准上拉端接阻抗、下拉端接阻抗、 第一驱动阻抗和第二驱动阻抗。 在一些实施例中，执行校准包括当数据输出为逻辑高时校准用于驱动模式的上 拉网络；当数据输出为逻辑低时校准用于驱动模式的下拉网络；校准用于端接模式的上拉 网络；和校准用于端接模式的下拉网络校准。 在一些实施例中，执行校准包括当数据输出为逻辑高时校准用于驱动模式的上 拉网络以产生第一校准结果；当数据输出为逻辑低时使用该第一校准结果来校准用于驱动 模式的下拉网络；校准用于端接模式的上拉网络以产生第二校准结果；使用该第二校准结 果校准用于端接模式的下拉网络。
现在将参照附图仅通过示例描述本发明的实施例，其中 图1是比较传统单元架构和本发明的实施例所提供的单元架构的平面图； 图2A是本发明的实施例所提供的合并的芯片上驱动/片内端接的框图； 图2B是本发明的实施例所提供的合并的芯片上驱动/片内端接的框图，适合用于
四数据率应用； 图2C是示出如何执行校准的电路图； 图2D是本发明的实施例所提供的合并的芯片上驱动/片内端接的框图，适合用于 DDR3应用； 图3是本发明的实施例所提供的I/O单元架构的详细框图； 图4A是图3的核心逻辑功能性的逻辑图； 图4B是用于图4A的逻辑图的真值表； 图5是提供组合的驱动和端接的方法的流程图； 图6是校准图5的方法的第一方法的流程图；禾口 图7是校准图5的方法的第二方法的流程图。
具体实施例方式
现在参见图1，所示为两种不同DDR输入/输出(I/O)单元架构的平面图。总的在 30处示出的是传统单元架构，包括核心接口逻辑10、电平变换器和输入缓冲器12、预驱动 器14、片内端接(0DT)16、芯片外驱动(0CD)18、静电放电(ESD)钳位二极管20和结合/探针 焊盘22。示例参见JedecStandard(Jedec标准)；DDR2 SDRAM规范，JESD79-2E (JESD79-2D 的修订版)，2008年4月。 总的在32处示出的是本发明的实施例所提供的单元架构，其中也包括核心10、电 平变换器和输入缓冲器12、预驱动器14、ESD 20和焊盘22。然而在此实施例中，片内端接 16和芯片外驱动18不是分立部件，而是提供组合的芯片外驱动/片内端接(0CD/0DT)34。
虽然图1的单元1/0架构32期望用作连接到诸如SDRAM存储器装置的存储器装 置的存储器控制器的1/0，但是该1/0架构可以找到其他的应用，诸如实际存储器装置本身上和任一高速CMOS芯片到芯片互连，例如包括CPU、FPGA、控制器、存储器等等。
注意到在传统架构30中，存在分立的0DT和0CD ;在可能的特定实现尺寸的示例 设置中，总的高度是260iim并且宽度是40iim。典型地使用电阻器来实现ODT 16并且典型 地使用晶体管来实现OCD 18。 对于新的单元架构32，存在合并的ODT/OCD，并且其结果是在可能的特定实现尺 寸的示例设置中，单元架构的总的高度是200 m。使用共享的晶体管来实现ODT和OCD。
图1是OCD/ODT功能可以在单元架构中实现的特定例子。更一般地，此处提供的 合并的OCD/ODT电路可以被用在需要端接和驱动二者的任一单元架构中。在又一个实施例 中，在具有专用的端接和驱动功能的单元中实现合并的OCD/ODT电路，同时对于这两个功 能中的每一个采用该同一电路的各自不同的实例，从而简化了设计和测试。
现在参见图2A，所示为合并的ODT/OCD的简化框图。所示可变电阻上拉网络40 分别通过开关50和52连接到可变电阻下拉网络42。开关50在闭合时将上拉网络40连 接到I/O焊盘46和ESD结构(未示)。开关50具有提供用于整个ODT/OCD上拉网络的动 态接通/关断控制的输入41。开关52在闭合时将下拉网络42连接到I/O焊盘46和ESD 结构。类似地，开关52具有提供用于整个ODT/OCD下拉网络的动态接通/关断控制的输入 43。控制41允许以高速接通和关断用于ODT和OCD功能性中的每一个的上拉网络。类似 地，控制43允许以高速接通和关断用于ODT和OCD功能性中的每一个的下拉网络。第一和 第二接通/关断控制41、43动态地切换上拉和下拉电阻网络至接通或者关断，以用于产生 输出或者接收输入。典型地，焊盘46经由PCB迹线连接到诸如SDRAM(未示)的存储器装 置。上拉网络40具有提供用于0DT和0CD的每一个的阻抗控制输入的控制输入48。下拉 网络42具有提供用于ODT和OCD的每一个的阻抗控制的控制输入53。还示出输入缓冲器 51。输入缓冲器被连接以接收来自焊盘46的信号，并且将其经由接收器电路(也未示)传 递到核心(未示)。可变电阻网络40、42二者主要是具有可变电阻的晶体管网络。在一些 实施例中，这些可变电阻网络包括可以接入该电路或者从该电路移出以相应地改变电路的 导通电阻的一组晶体管。网络的断开电阻基本是仅显示漏电流的断路的电阻。在一些实施 例中，第一和第二电阻控制(48，53)是准静态控制，其状态一旦设置用于特定校准电阻，则 只要电阻网络的操作条件没有导致电阻显著变化，该状态就不需要再次改变。重新校准时， 可以改变电阻控制的状态，来获取用于不同的操作条件的期望电阻。 为了在ODT模式中操作，第一和第二接通/关断控制41、43分别接通上拉网络40 和下拉网络42。此外，阻抗控制输入48、53用来将上拉网络40和下拉网络42的电阻设置 到用于端接的校准值。接收的信号经由焊盘46被输入、传递通过输入缓冲器51并且传递 到电路的剩余部分(未示)。通过并发地接通上拉网络和下拉网络二者中的晶体管，输出驱 动器可以被用于建立分裂端接电阻器网络的阻抗行为。换句话说，控制器的输出晶体管可 以被用来端接输入信号。 为了在OCD模式中操作，当逻辑高成为输出时，控制输入41、43接通上拉网络40 并且关断下拉网络42。此外，阻抗控制48用来将上拉网络40的电阻设置到上拉网络用于 驱动的校准值。当逻辑低成为输出时，控制输入41、43接通下拉网络42并且关断上拉网络 40。此外，阻抗控制输入53用来将下拉网络的电阻设置到下拉网络用于驱动的校准值。注 意到OCD和ODT功能是互相排斥的。
四数据率(QDR)SRAM(静态随机存取存储器)是具有独立输入和输出焊盘的一类SRAM。因为公共I/0单元设计的各自不同的实例可以用于输入和输出，所以合并的ODT/OCD可以找到用于连接到这样的装置的应用，从而简化了设计。在此情况中，给定的合并的ODT/OCD实例将永久配置成为ODT或者OCD。图2B示出功能类似于图1的合并的ODT/OCD被用于通过电路径和四数据率(QDR)SRAM通信的QDR SRAM控制器的特定例子。在所示例子中，从控制器到SRAM的电路径包括控制器的芯片结合焊盘80、控制器的封装引线82、球状件84、电路板迹线86、另一个球状件88、SRAM的封装引线90、和SRAM的芯片结合焊盘92。该图并非按比例绘制，典型地，电路板迹线86显著长于该电路径的其他元件的全部。该电路径没有表现为理想的互连节点，以及由此一些寄生电阻、自感和电容与该电路径相关联，这样的电路径可以使高速信号经受严重的传输线效应。注意到并未示出附加的接收电路(例如，接收缓冲器等)，但是至少对于用于0DT的电路的实例而言是存在的。
输出阻抗关于接通的QDR输出驱动器中的晶体管的数量相反地变化。参见图2B，在上拉网络40中典型地存在至少多个(例如，16个)NM0S晶体管43，并且在下拉网络42中也存在相同数量的NM0S晶体管45。在一些实现过程中，为了校准目的，因为两个网络A和B中的晶体管是相同类型(此例中的NMOS)并且其尺寸设计成能提供在校准电压(V。=VDDQ/2)处的相同的上拉和下拉阻抗，所以仅上拉网络40需要接通。 参考图2C，示出在具有由相同类型的晶体管形成的上拉网络和下拉网络的电路中如何执行校准的示例模型。1/0单元的复制品被用于校准目的。上拉网络描述为RPU200并且下拉网络描述为Rp。202。开关被配置为使得Rpu总是连接，并且RpD总是断开。所示为单个开关203，但也可以使用相当于图2A的开关50、52的一对开关和/或使用实现可变电阻上拉和下拉网络的晶体管来实现，RPU的连接相当于图2A的开关50总是打开，并且开关52闭合。复制电路通过焊盘204连接到在所示例子中是50欧姆的基准电阻器R^复制电路的输出201还连接到模拟比较器206的一个输入。模拟比较器206具有连接到在所示例子中设为VDDQ/2的基准电压的第二输入203。当电路的输出201低于基准电压203时，模拟比较器206的输出ZOTP208为低，并且当电路的输出201大于基准电压203时，模拟比较器206的输出ZOTP208为高。当输出V。201等于基准电压202时，输出ZTOMP208是不确定的。为了校准输出阻抗，(通过改变电路配置，例如通过改变对电阻有贡献的晶体管的数量)改变Rpu200，直到Z,208从"零"变为"一"。当这发生时，输出电压正好超过基准电压，并且电路配置被识别用于设置实际1/0单元的输出阻抗。注意到当输出V。201很接近于V。d。/2时，由于在具有相同电流的每一电阻器的两端的相等电压，所以上拉电阻在数值上很接近于校准电阻器!^的数值。 在一些实施例中，使用DDR输入缓冲器来实现模拟比较器206 。这样的缓冲器是专用的模拟比较器，其是为速度而不是为精确度或者增益而设计的。这样的模拟比较器的输出是数字的并且被设计为根据其模拟输入的相对值从一个逻辑电平突然转变到另一个逻辑电平。 例如，为了校准输出阻抗使得其匹配图2C中所示的50欧姆电阻，通过改变应用到基准驱动器上拉网络的上拉晶体管的栅极的选择/启用信号，逐渐改变接通的晶体管的数量，直到输出V。201大于但尽可能接近于VDDQ/2为止。对于QDR输出驱动器的正确的校准将在此设置，并且一旦设置了基准QDR输出驱动器，在共享该校准基准驱动器设置的所有QDR
10驱动器中的正确数量的输出驱动器晶体管(X)将在正常操作期间被导通。例如，当线路被驱动至高时，上拉网络中的16个晶体管中的X个将被导通，当线路被驱动至低时，下拉网络中的16个晶体管中的X个将被导通。 图2B的上拉网络和下拉网络都由N型晶体管形成。这特别适合用于QDR应用。如上详细描述，这使得能够执行简化的校准。更一般地，在上拉网络和下拉网络是由相同类型的晶体管形成的任一实现中，由于校准值对于上拉网络和下拉网络都相同，对于0DT和0CD的每一个仅需要校准上拉和下拉网络中的一个或者另一个。 在图2A和2B的例子中，示出上拉网络和启用上拉网络的开关元件相分离的情况，并且示出下拉网络和启用下拉网络的开关元件相分离的情况。然而，在一些实施例中，通过形成上拉网络和下拉网络的一部分的晶体管来实现该开关功能。 图2D中示出用于DDR3控制器的输出驱动器的例子。DDR3输出驱动器部分类似于图2B中所示的QDR控制器输出驱动器；然而，上拉网络40由PM0S晶体管47而不是N0MS晶体管组成。由于这个原因，因为PM0S和NM0S晶体管具有不同的电阻特征，则有必要分别执行上拉网络和下拉网络的校准。还存在用于ODT模式操作的接收缓冲器(未示)。使用DDR3，在互相排斥期间，每一个I/0在输入和输出模式二者中均起作用。
通过并发接通上拉网络和下拉网络中的晶体管，DDR3输出驱动器可以用来建立分裂端接电阻器网络的阻抗行为。换句话说，DDR3控制器的输出晶体管可以用来端接输入信号。 参考图3来描述和图1的单元架构32 —致的I/O单元架构的详细实现。如下所描述的，图3所示的电路包括用于测试目的的测试输入，和正常输入。可以理解测试输入和对应的电路可以略去，而不会影响电路的正常操作。和图1的元件相同的元件被做同样的标记。更具体地，所示电路包括核心逻辑10、电平变换器12、预驱动器14、包括上拉P型晶体管P〈15:0〉110和下拉N型晶体管N〈15:0〉112的组合的0CD/0DT晶体管34、包括ESD钳位二极管116和ESD钳位二极管118的ESD 20，以及焊盘120。对于该例，假设预驱动器14包括驱动16个上拉晶体管110的16个预驱动器88，和驱动16个下拉晶体管112的16个预驱动器90，但该数量是特定的实现方案。上拉晶体管IIO在标以PAD内部网格(PADI)的点处连接到下拉晶体管112。还示出将PADI连接到焊盘22的电阻Rp117。电阻器RP是大的布局区域的扩散类型电阻器，该大的布局区域被用来保护输出晶体管免受破坏性ESD效应。该电阻器限制ESD电流进入输出晶体管，如果过量，该ESD电流可以触发该晶体管中的快速返回(sn即back)，使它们损毁。将此电阻器用来阻止快速返回的产生。电阻器Rp是PAD ESD结构20的一部分。PADI还在114处连接到输入缓冲器(未示)。该电路具有用于VDD60、VSS62、VDDQ61和VSSQ63的连接。这些都是1/0单元的功率轨端子。功率轨是用来将功率分配到沿着硅芯片的外围布置的1/0单元的金属总线。V。D。连接到1/0电源，例如其标称值设为对于DDR1为2. 5V、对于DDR2为1. 8V并且对于DDR3为1. 5V。 VSSQ是用于VDDQ电源
的1/0接地回路。VDD端子连接到核心电源，其对于现代深亚微米技术典型地将电压设置为
1.0到1.2伏特的范围中。V^是用于VDD电源的核心接地回路。尽管都标称为0.0伏特，但是V^和V^是分立的管芯上接地网格。两个接地被分开以将核心与1/0开关噪声隔离。
核心逻辑10包括接收包括SJ、D0、DJ、0E、0J、TE的输入66的电路64。这些输入的功能如下所述
SJ为低时选择正常输入(DO和OE)并且为高时选择测试输入(DJ和OJ); DO是当OE = 1时到焊盘的正常数据输出。当DO = 1时焊盘为高，并且当DO = 0
时焊盘为低。 DJ是当OJ = 1时到焊盘的测试数据输出。当DJ = 1时焊盘为高，并且当DJ = 0时焊盘为低。 OE是正常输出使能。当OE二 l时启用芯片外驱动器(OCD)并且禁用片内端接(ODT)。当OE = 0时，禁用OCD(三态)并且如果TE二 1启用ODT。
OJ是测试输出使能，并且具有和OE —样的功能性；禾口 TE是端接使能。这使得焊盘驱动器晶体管用作分裂端接。当TE = 1时，当OCD是三态(OE(或者OJ) = 1)时该端接将启用。这通常对于仅驱动的应用为低并且对于数据I/O应用为高。 核心逻辑64的输出包括DPU 68、 TON 70和DPD 72，其按照如下方式产生作用
DPU是驱动上拉控制。当其为高时，导致驱动上拉晶体管导通。当其为低时，驱动上拉晶体管关断。 DPD是驱动下拉控制。当其为高时，导致驱动下拉晶体管导通。当其为低时，驱动下拉晶体管关断。 而且TON是端接启用控制。当其为高时，在OE或者OJ变低时，上拉和下拉晶体管都被启用一起导通来形成分裂端接。当其为低时，端接功能完全禁用并且不受OE或者OJ的状态影响。 三个输出DPU 68、T0N 70和DPD 72被输入到电平变换器12，该电平变换器12产生用于驱动I/O预驱动器88和90的DPU 68、 TON 70和DPD 72的高电压版本DPUH 78、TONH 80、 DPDH 82禾口 TONH 84。 存在称为ZI0H〈63:0〉、用来控制上拉晶体管110和下拉晶体管112的64位阻抗控制总线。该阻抗控制总线ZI0H是如何实现图2A的阻抗控制输入的特定例子。每一个预驱动器接收阻抗控制总线的特定位，以及如下所述的电平变换的输出DPUH 78、T0NH 80、DPDH82和TONH 84的特定一个。ZI0H〈63:0〉包括如下用于在OCD模式中控制上拉晶体管110的16位ZI0H〈31:16〉，每个晶体管一位；
用于在ODT模式中控制上拉晶体管110的16位ZI0H〈63:48>，每个晶体管一位；
用于在OCD模式中控制下拉晶体管112的16位Z10H〈 15:10> ，每个晶体管一位；和
用于在ODT模式中控制下拉晶体管112的16位ZI0H〈47:32>，每个晶体管一位。
每一个预驱动器88包括AND(与)门92和AND门94，其各自的输出连接到0R(或)门96，该OR门96具有通过相应的反相缓冲器98馈送的输出，该输出驱动上拉晶体管110的其中一个的栅极。AND门92接收DPUH 78(A1)和ZI0H〈31:16>的其中一位(A2) 。 AND门94接收TONH 80 (Bl)和ZI0H〈63:48〉的其中一位(B2)。 类似地，每一个预驱动器90包括AND门100和AND门102，各自的输出连接到OR门104，该0R门104具有通过相应的非反相缓冲器106馈送的输出，该输出驱动上拉晶体管120的其中一个的栅极。AND门100接收DPDH 82 (CI)和ZI0H〈15:0〉的其中一位(C2)。AND门102接收TONH 84 (Dl)和ZI0H〈47:32〉的其中一位(D2)。 内建到预驱动器88、90中的AND-OR-AND逻辑用作对于驱动器和端接阻抗的独立控制的高速多路复用器。AND-OR-AND逻辑允许任一数量的上拉和下拉晶体管在驱动时交替导通和关断，并且任一数量的上拉和下拉晶体管在端接时一起导通和关断。预驱动器逻辑将没有被ZI0H〈63:0〉总线76选择的所有0CD/0DT晶体管34关断，并且阻止它们切换。只有被选择的0CD/0DT晶体管以高速切换。 图4A中示出图3的电路64的详细的示例实现。如图3中，存在输入66 (包括SJ、D0、DJ、0E、0J、TE)和输出DPU 68、DPD 70和TON 72。 DO和DJ被输入到用于产生输出DD204的第一多路复用器200。 OE和OJ被输入到用于产生输出EE 206的第二多路复用器202。 DD 204连接AND门208的第一输入并且连接到AND门210的反相输入，该AND门208的输出是DPU68。 EE 206连接AND门208的第二输入并且连接到AND门210的第二输入，该AND门210的输出是DPD 70。 EE 206还连接到AND门212的第一反相输入。TE连接到AND门212的第二输入，该AND门212的输出是TON 72。 在图4B中总的在214处标示的是用于示出DPU、 DPD和TON如何作为SJ、 DO、 DJ、OE、 OJ和TE的函数而产生的电路64的真值表。 预驱动器88、90作为电平转换的DPUH、 TONH、 TPDH的函数而工作。以下相对于类似的测试操作来描述正常操作(SJ = 0)。
OCD模式 在OCD模式操作中，OE将是高电平来启用输出。只要OE为高，则TE的状态就是不相关的。DO在反应所产生的输出的任一给定瞬时将是O或者1。如果D0是1(行216，217)，则对于ZI0H〈31:16〉中每一个'l'上拉晶体管110中的相应的一个由预驱动器88导通。类似地，如果DO是0 (行218 、 219)，则对于Z10H〈 15: 0>中的每一个'1'下拉晶体管112
中的相应的一个被导通。
ODT模式 产生激活的ODT模式的唯一一组输入OE为低来禁用输出并且TE = l来启用0DT(T0N=1)。这是真值表214的行220。如果TON为1，则对于ZI0H〈63:48〉中每一个'1'上拉晶体管110的相应的一个由预驱动器88导通，并且对于ZI0H〈47:32〉中的每一个'1'下拉晶体管112中的相应的一个被导通。
校准 在一些实施例中，提供校准机制用来识别用在ODT和OCD模式中的晶体管的适合数量，并且特别对于这些模式的每一个来识别有多少个上拉和/或下拉晶体管导通。在一些实施例中，在装置操作期间周期性地动态执行校准，来允许在改变操作条件下调整。
在一些实施例中，如下执行四个阶段的校准 1) N装置输出阻抗校准_这确定在DO = 0时对于OCD模式启用多少个N型晶体管112 ; 2) P装置输出阻抗校准_这确定在DO = 1时对于OCD模式启用多少个P型晶体管
110 ; 3)N装置端接校准-这确定对于ODT启用多少个N型晶体管112 ;禾口 4)P装置端接校准-这确定对于ODT模式启用多少个P型晶体管110。 更一般地，上拉网络校准和下拉网络校准可以以相同的方式来执行。所描述的电
路最大程度基于每个引脚被复制。然而，在一些实施例中，并不基于每个引脚执行校准。而
13是执行一次校准，期望同样的校准结果可以应用到所有的引脚。假设用于多个引脚的组合的0CD/0DT的晶体管将是同一集成电路的一部分并且因此具有相同的特性，则该期望是合理的。在一些实施例中，组合的OCD/ODT的复制品被用于所有I/O的校准。
包括在组合的OCD/ODT中的晶体管的数量可以根据可编程性的期望范围、和晶体管的电阻/驱动特征来进行选择。在一些实施例中，使用一组晶体管，其提供从30欧姆到90欧姆的可编程性的范围，而这当然是专用的实现过程。 在一些实施例中，控制器使用格雷码对电阻编码，并且其随后转变为温度计码输出。温度计码的每一个码字具有单组零或者多个l，之后是单组零或者多个零来填满码字。使用这样的温度计码确保一组连续晶体管(上拉或者下拉)被启用。在特定例子中，4位格雷码被用来指示16个可能的排列的其中一个，并且其被转变为包括每晶体管一位的16位温度计码。可以使用格雷码至温度计码的译码方案，而不是二进制至温度计的方案，以便阻止在改变阻抗码(ZI0H〈63:0〉)的同时在驱动器的输出上产生假信号。
所示例子所有涉及组合的0CD/0DT电路。更一般地，提供了用于提供组合的驱动和端接的电路。 图5是提供组合的驱动和端接的方法的流程图。在该方法在步骤5-l开始，在操作
的端接模式中，配置可变电阻上拉网络以具有上拉网络端接电阻并且配置可变电阻下拉网
络以具有下拉网络端接电阻，该上拉网络和下拉网络组合起分裂端接的作用。在步骤5-2，
在操作的驱动模式中，为了驱动高输出，配置该上拉网络以产生第一驱动阻抗。在步骤5-3，
在操作的驱动模式中，为了驱动低输出，配置下拉网络以产生第二驱动阻抗。图5中的步骤
的执行顺序明显依赖于驱动和端接的序列，以及依赖于在驱动模式中驱动的数据。 图6是校准图5的方法的第一方法的流程图。该方法在步骤6-1开始，当数据输
出为逻辑高时校准用于驱动模式的上拉网络。该方法进行到步骤6-2，当数据输出为逻辑低
时校准用于驱动模式的下拉网络。该方法继续执行到步骤6-3，校准用于端接模式的上拉网
络。该方法进行到步骤6-4，校准用于端接模式的下拉网络校准。 图7是校准图5的方法的第二方法的流程图。该方法在步骤7-1开始，当数据输出为逻辑高时校准用于驱动模式的上拉网络以产生第一校准结果。该方法进行到步骤7-2，当数据输出为逻辑低时使用该第一校准结果来校准用于驱动模式的下拉网络。假设用于下拉网络和上拉网络的晶体管使用同样工艺形成，并且由此使用同样的校准用于这二者。该方法进行到步骤7-3，校准用于端接模式的上拉网络以产生第二校准结果。该方法进行到步骤7-4，使用第二校准结果校准用于端接模式的下拉网络。 所描述的实施例涉及可变电阻上拉网络、可变电阻下拉网络、端接电阻和电阻基准。更一般地，实施例可以使用可变阻抗上拉网络、可变阻抗下拉网络、端接阻抗和阻抗基准。 本发明的多个修改和变化在上述教导的指引下是可以实现的。因此可以理解在所附权利要求的范围内，本发明可以以此处描述之外的方式来实现。
1权利要求
一种组合的驱动和端接电路，包括可变阻抗上拉网络；可变阻抗下拉网络；用于设置该上拉网络的配置的至少一个控制输入；用于设置该下拉网络的配置的至少一个控制输入；该设备具有操作的端接模式，其中该可变阻抗上拉网络被配置为具有上拉网络端接阻抗并且该可变阻抗下拉网络被配置为具有下拉网络端接阻抗，该上拉网络和下拉网络组合用作分裂端接；该设备具有操作的驱动模式，其中为了驱动高输出，该上拉网络被配置为在接通时产生特定阻抗；为了驱动低输出，该下拉网络被配置为在接通时产生特定阻抗。
2. —种设备，包括 核心逻辑；多个I/O (输入/输出)，每一个具有相应的I/O焊盘；对于每一个I/O的根据权利要求1所述的相应的组合的驱动和端接电路； 该组合的驱动和端接电路用于从所述核心逻辑产生输出并且端接用于该核心逻辑的 外部输入。
3. 权利要求2的设备，其中当在驱动和端接模式之间转换时，该上拉和下拉网络在两 个阻抗设置之间动态切换。
4. 权利要求2或3中的任一项的设备，还包括对于每个I/O的包括AND-OR-AND(与或与)逻辑的预驱动器逻辑，其接收用来指示驱 动高的第一输入、用来指示驱动低的第二输入、和用来指示端接的第三输入，并且相应地在 两个阻抗设置之间切换。
5. 与用来根据阻抗基准校准阻抗的校准逻辑组合的如权利要求1所述的电路。
6. —种设备，包括 核心逻辑；多个输入和多个输出，每一个输入具有相应的输入焊盘，每一个输出具有相应的输出 焊盘；对于每一个输入焊盘的、根据权利要求1、5的任一个的相应的组合的驱动和端接电 路，其永久配置为在端接模式中；对于每一个输出焊盘的、根据权利要求1的相应的组合的驱动和端接电路，其永久配 置为在驱动模式中。
7. —种设备，包括根据权利要求1、5的任一个的组合的驱动和端接电路；控制器，用于根据该组合的驱动和端接电路是处于驱动模式还是处于端接模式来产生 控制输入。
8. 权利要求1、5的任一个的组合的驱动和端接电路，其中，该上拉网络包括并行连接在一起的多个晶体管，通过选择性地接通该多个晶体管中的 一些来控制该上拉网络的可变阻抗；该下拉网络包括并行连接在一起的多个晶体管，通过选择性地接通该多个晶体管中的 一些来控制该下拉网络的可变阻抗。
9. 一种设备，包括权利要求1、5、8的任一个的组合的驱动和端接电路； 用在执行校准中的该组合的驱动和端接电路的至少一部分的复制品。
10. 权利要求9的设备，还包括 控制以以下四个步骤执行校准的控制器1) 当数据输出为逻辑高时，用于驱动模式的上拉网络校准；2) 当数据输出为逻辑低时，用于驱动模式的下拉网络校准；3) 用于端接模式的上拉网络校准；禾口4) 用于端接模式的下拉网络校准。
11. 权利要求9的设备，其中，所述上拉网络包括多个P型MOSFET晶体管，并且所述下拉 网络包括多个N型MOSFET晶体管，该设备还包括控制以以下四个步骤执行校准的控制器1) N装置输出阻抗校准来确定在数据输出为逻辑低时对于驱动模式启用多少个N型晶 体管；2) P装置输出阻抗校准来确定在数据输出为逻辑高时对于驱动模式启用多少个P型晶 体管；3) N装置端接校准来确定对于端接模式启用多少个N型晶体管；禾口4) P装置端接校准来确定对于端接模式启用多少个P型晶体管。
12. 权利要求9的设备，其中，所述上拉网络和下拉网络的每一个整体上由P型晶体管 或者N型晶体管形成，该设备还包括控制以以下两个步骤执行校准的控制器1) 当数据输出是逻辑高时，用于驱动模式的上拉网络校准；禾口2) 用于端接模式的上拉网络校准。
13. 权利要求9的设备，其中，所述上拉网络包括多个N型MOSFET晶体管，并且所述下 拉网络包括多个N型MOSFET晶体管，该设备还包括控制以以下两个步骤执行校准的控制器1) N装置输出阻抗校准来确定在数据输出为逻辑低时对于驱动模式启用多少个N型晶 体管；2) N装置端接校准来确定对于端接启用多少个N型晶体管。
14. 权利要求9的设备，还包括将公共校准值传递到每一个组合的驱动和端接电路的互连。
15. 权利要求14的设备，其中，所述互连使用一个或者多个温度计码来递送该校准值。
16. 权利要求15的设备，其中，所述上拉网络包括P型晶体管，并且所述下拉网络包括 N型晶体管，并且其中所述互连递送第一校准值，用于当数据输出为逻辑低时对于驱动模式设置启用多少个N型晶体管； 第二校准值，用于当数据输出为逻辑高时对于驱动模式设置启用多少个P型晶体管； 第三校准值，对于端接模式设置启用多少个N型晶体管；禾口 第四校准值，对于端接模式设置启用多少个P型晶体管。
17. —种设备，包括多个如权利要求1、5、8的任一个所述的组合的驱动和端接电路； 将公共校准值传递给每一个组合的驱动和端接电路的互连；用于每一个组合的驱动和端接电路的预驱动器电路，其根据该特定的组合的驱动和端 接电路是在输出逻辑低或者输出逻辑高的驱动模式中还是在端接模式中选择性地应用校 准值之一。
18. —种包括兼作端接晶体管的驱动晶体管的组合的0DT(片内端接)和0CD(芯片外 驱动)电路。
19. 一种芯片上端接电路，包括连接到至少一个下拉晶体管的至少一个上拉晶体管；连接在上拉晶体管和下拉晶体管之间的输入，该至少一个上拉晶体管和该至少一个下 拉晶体管用于端接该输入。
20. 权利要求19的电路，其中，该至少一个上拉晶体管包括能被选择性启用的第一多 个晶体管，并且该至少一个下拉晶体管包括能被选择性启用的第二多个晶体管，所启用的 第一和第二多个晶体管的数量设置该电路的端接阻抗。
21. —种提供组合的驱动和端接的方法，该方法包括在操作的端接模式中，配置可变阻抗上拉网络以具有上拉网络端接阻抗，并且配置可 变阻抗下拉网络以具有下拉网络端接阻抗，该上拉网络和下拉网络组合用作分裂端接； 在操作的驱动模式中，为了驱动高输出，配置该上拉网络以产生第一驱动阻抗； 在操作的驱动模式中，为了驱动低输出，配置该下拉网络以产生第二驱动阻抗。
22. 权利要求21的方法，还包括在该端接模式和该驱动模式之间选择操作模式。
23. 权利要求21或22的任一个的方法，其中，配置上拉网络以具有上拉端接阻抗包括选择性地接通形成该上拉网络的多个晶体管 中的一些；配置下拉网络以具有下拉端接阻抗包括选择性地接通形成该下拉网络的多个晶体管 中的一些。
24. 权利要求21-23的任一个的方法，还包括执行校准来校准该上拉端接阻抗、下拉端接阻抗、第一驱动阻抗和第二驱动阻抗。
25. 权利要求24的方法，其中，所述执行校准包括 当数据输出为逻辑高时校准用于驱动模式的上拉网络； 当数据输出为逻辑低时校准用于驱动模式的下拉网络； 校准用于端接模式的上拉网络；禾口 校准用于端接模式的下拉网络校准。
26. 权利要求24的方法，其中，所述执行校准包括当数据输出为逻辑高时校准用于驱动模式的上拉网络以产生第一校准结果； 当数据输出为逻辑低时使用该第一校准结果来校准用于驱动模式的下拉网络； 校准用于端接模式的上拉网络以产生第二校准结果； 使用该第二校准结果来校准用于端接模式的下拉网络。
全文摘要
提供一种执行芯片外驱动(OCD)和片内端接(ODT)的系统和方法，其使用包括晶体管的公共上拉网络和包括晶体管的公共下拉网络来执行这些功能。在驱动模式中，上拉网络被配置为在“接通”输出生成时产生经校准的驱动阻抗，并且下拉网络被配置为当“关断”输出生成时产生经校准的驱动阻抗。在端接模式中，上拉网络和下拉网络分别被配置为产生经校准的上拉电阻和下拉电阻，使得它们一起形成分裂端接。
文档编号G11C7/10GK101779373SQ200880102264
公开日2010年7月14日 申请日期2008年6月6日 优先权日2007年6月8日
发明者B·米勒 申请人:莫塞德技术公司