专利名称：能降低耦合效应的移位寄存器的制作方法
技术领域：
本发明涉及一种移位寄存器，尤其涉及一种能降低耦合效应的移位寄存器。
背景技术：
由于液晶显示器(liquid crystal display)具有低辐射、体积小及低耗能等优 点，已逐渐取代传统的阴极射线管显示器(cathode ray tube display),因而被 广泛地应用在笔记本电脑、个人数字助理(personal digital assistant, PDA)、 平面电视，或移动电话等信息产品上。传统液晶显示器的方式是利用外部驱 动芯片来驱动面板上的像素以显示图像，但为了减少元件数目并降低制造成 本，近年来逐渐发展成将驱动电路结构直接制作于显示面板上，例如将栅极 驱动电路(gate driver)整合于液晶面板(gate on array, GOA)的技术。
请参考图1，图1为现有技术中液晶显示装置100的简化方块示意图。 图1仅显示了液晶显示装置100的部分结构，包含多条栅极线GL(1) GL(N)、 移位寄存器(shift register) 110、时钟脉冲产生器120和电源产生器130。时 钟脉冲产生器120可提供移位寄存器IIO运作所需的起始脉冲信号VST和两 个时钟脉冲信号CLK1和CLK2,而电源产生器130可提供移位寄存器110 运作所需的操作电压VDD和VSS。移位寄存器IIO包含有多级串接的移位 寄存单元SR (1) SR (N)，其输出端分别耦接于相对应的栅极线GL(1) GL(N)。依据时钟脉冲信号CLK1、 CLK2和起始脉冲信号VST，移位寄存器 110可分别通过移位寄存单元SR (1) SR (N)依序输出栅极驱动信号 GS(1) GS(N)至相对应的栅极线GL(1) GL(N)。
请参考图2，图2为现有技术的多级移位寄存单元SR (1) SR (N) 中第n级移位寄存单元SR (n)的示意图(n为介于l和N之间的整数)。 移位寄存单元SR (n)包含输入端IN (n)、输出端OUT (n)、输入电路 (input circuit) 10、提升电路20 (pull-up circuit)、两个下拉电路(pull-down
6circuit) 30和34，以及维持电路40。移位寄存单元SR (N)的输入端IN (n) 耦接于前一级移位寄存单元SR (n-1)的输出端OUT (n-1)，而移位寄存 单元SR (n)的输出端OUT (n)耦接于下一级移位寄存单元SR (n+1)的 输入端IN (n+1)和栅极线GL(n)。
输入电路10包含晶体管开关T1，其栅极和漏极耦接于输入端IN (n)， 其源极耦接于端点Q(n)，因此能依据栅极驱动信号GS(n-l)来控制的输入端 IN (n)和端点Q(n)之间的信号导通路径。提升电路20包含晶体管开关T2， 其栅极耦接于端点Q(n)，漏极耦接于时钟脉冲产生器120以接收时钟脉冲信 号CLK1，而源极耦接于输出端OUT (n)，因此能依据端点Q(n)的电位来 控制时钟脉冲信号CLKl和输出端OUT (n)之间的信号导通路径。
下拉电路30包含晶体管开关T3 T6，串接的晶体管开关T3和T4在栅 极分别接收彼此反向的时钟脉冲信号CLK1和CLK2，并依此产生控制信号 至晶体管开关T5和T6的栅极，因此晶体管开关T5能依据其栅极的电位来 控制端点Q(n)和电压源VSS之间的信号导通路径，而晶体管开关T6能依据 其栅极的电位来控制输出端OUT (n)和电压源VSS之间的信号导通路径。 下拉电路34包含晶体管开关T7 T10，串接的晶体管开关T7和T8在栅极 分别接收彼此反向的时钟脉冲信号CLK2和CLK1，并依此产生控制信号至 晶体管开关T9和T10的栅极，因此晶体管开关T9能依据其栅极的电位来控 制端点Q(n)和电压源VSS之间的信号导通路径，而晶体管开关T10能依据 其栅极的电位来控制输出端OUT (n)和电压源VSS之间的信号导通路径。
维持电路40包含晶体管开关T11 T13，晶体管开关Tll的栅极耦接于 输出端OUT (n)，用来在栅极驱动信号GS(n)为高电位时，将晶体管开关 T5和T6的栅极维持在低电位VSS;晶体管开关T12的栅极耦接于输入端IN (n)，用来在栅极驱动信号GS(n-l)为高电位时，将晶体管开关T9和T10 的栅极维持在低电位VSS;晶体管开关T13的栅极耦接于输出端OUT(n)， 用来在栅极驱动信号GS(n)为高电位时，将晶体管开关T9和T10的栅极维持 在低电位VSS。
请参考图3,图3为现有技术的液晶显示装置100在运作时的时序图。 在现有技术的液晶显示装置100中，时钟脉冲信号CLK1和CLK2的占空比 (dutycycle)皆为1/2，且具相反相位。第一级移位寄存单元SR (1)依据起始脉冲信号VST产生第一级栅极驱动信号GS(l)，而第二级至第N级移位寄存 单元SR (2) SR (N)则分别依据前一级移位寄存单元的输出信号来产生 第二级至第N级栅极驱动信号GS(2) GS(N)(图3仅显示栅极驱动信号 GS(l)、 GS(n-l)和GS(n))。亦即，栅极驱动信号GS(1) GS(N-1)分别为致 能移位寄存单元SR (2) SR (N)所需的起始脉冲信号。
现有技术的液晶显示装置100于时间点tl至t3之间执行上拉动作，于 时间点t3之后执行下拉动作。在时间点tl和t2之间，时钟脉冲信号CLK1 具有低电位，而时钟脉冲信号CLK2和栅极驱动信号GS(n-l)具高电位，此 时晶体管开关T1会被导通，端点Q(n)的电位会被拉高至高电位VDD，而晶 体管开关T2也会被导通。在时间点t2时，时钟脉冲信号CLK1由低电位切 换至高电位，因此能通过导通的晶体管开关T2在时间点t2和t3之间(时钟 脉冲信号CLK1具高电位时)提供具高电位的栅极驱动信号GS(n)。另一方 面，下拉电路30和40以互补方式运作，分别负责50%的下拉动作。在时间 点t3和t4之间，时钟脉冲信号CLK1为低电位，时钟脉冲信号CLK2为高 电位，且移位寄存单元SR (N)的输入信号(栅极驱动信号GS(n-l))和输 出信号(栅极驱动信号GS(n))皆为低电位，此时晶体管开关T5和T6的栅 极实质上维持在低电位VSS，晶体管开关T9和T10的栅极实质上维持在高 电位VDD。同理，在时间点t4和t5之间，时钟脉冲信号CLK1为高电位， 时钟脉冲信号CLK2为低电位，且移位寄存单元SR(N)的输出信号(栅极 驱动信号GS(n))为低电位，此时晶体管开关T5和T6的栅极实质上维持在 高电位VDD，晶体管开关T9和T10的栅极实质上维持在低电位VSS。针对 第n级移位寄存单元SR (n)而言，端点Q(n)的电位只需在时间点tl和t3 之间有所变动，其它时间则希望能够稳定地维持在低电位。理想情形下，晶 体管开关T2可被完全地关闭，此时时钟脉冲信号CLK1不会影响端点Q(n) 的电位。然而在实际情形下，时钟脉冲信号CLK1会通过晶体管开关T2的 寄生电容耦合到端点Q(n)，使得端点Q(n)的电位会随着时钟脉冲信号CLK1 而产生波动(例如在时间点t4、 t5和t6时)，因此会影响液晶显示装置100 的运作
发明内容
为克服现有技术的缺陷，本发明提供一种能降低耦合效应的移位寄存 器，其包含多个串接的移位寄存单元，其中每一移位寄存单元包含输入端，
用来接收输入电压；输出端，用来提供输出电压；节点；输入电路，用来依 据第三时钟脉冲信号来将该输入电压传至该节点；提升电路，用来依据第一 时钟脉冲信号和该节点的电位在该输出端提供该输出电压；第一下拉电路， 用来依据第二时钟脉冲信号来提供第一电压至该节点；及补偿电路，耦接于 该输入电路、该第一下拉电路和该节点，用来依据该第二或该第三时钟脉冲 信号来维持该节点的电位。
如上所述的移位寄存器，其中该提升电路包含第一开关，该第一开关包 含第一端，用来接收该第一时钟信号；第二端，耦接于该输出端；以及控 制端，耦接于该节点。
如上所述的移位寄存器，其中该第一开关包含薄膜晶体管。 如上所述的移位寄存器，其中该输入电路包含第二开关。该第二开关 包含第一端，耦接于该输入端；第二端，耦接于该节点；以及控制端，耦 接于该输入端。
如上所述的移位寄存器，其中该输入电路还包含第三开关。该第三开 关包含第一端，耦接于该输入端；第二端，耦接于该节点；以及控制端， 用来接收该第三时钟信号。
如上所述的移位寄存器，其中该补偿电路包含第一电容，耦接于该节 点和该第三开关的控制端之间，用来依据该第三时钟信号来维持该节点的电 位。
如上所述的移位寄存器，其中该第二开关和第三开关包含薄膜晶体管。 如上所述的移位寄存器，其中该输入电路包含第二开关。该第二
开关包含第一端，耦接于该输入端；第二端，耦接于该节点；以及控
制端，用来接收该第一时钟信号、该第二时钟信号，或该第三时钟信号。
如上所述的移位寄存器，其中该输入电路还包含第三开关。该第三开 关包含第一端，耦接于该输入端；第二端，耦接于该节点；以及控制端， 用来接收该第三时钟信号。
如上所述的移位寄存器，其中该补偿电路包含第一电容，耦接于该节 点和该第三开关的控制端之间，用来依据该第三时钟信号来维持该节点的电
9位。
如上所述的移位寄存器，其中该第二开关和第三开关包含薄膜晶体管。 如上所述的移位寄存器，其中该第一下拉电路包含第四开关，该第四开
关包含第一端，耦接于该节点；第二端，用来接收该第一电压；以及控制
端，用来接收该第二时钟信号。
如上所述的移位寄存器，其中该补偿电路包含第二电容，耦接于该节
点和该第四开关的控制端之间，用来依据该第二时钟信号来维持该节点的电位。
如上所述的移位寄存器，其中该第四开关包含薄膜晶体管。 如上所述的移位寄存器，还包含第二下拉电路，用来依据该第二或该第 三时钟信号来提供第二电压或第三电压至该输出端。
如上所述的移位寄存器，其中该第二下拉电路包含第五开关和第六开 关。该第五开关包含第一端，耦接于该输出端；第二端，用来接收该第二 电压；以及控制端，用来接收该第二时钟信号。该第六开关包含第一端， 耦接于该输出端；第二端，用来接收第三电压；及控制端，用来接收该第三 时钟信号。
如上所述的移位寄存器，其中该第一电压、该第二电压和该第三电压实 质上具相等电位。
如上所述的移位寄存器，其中该第五开关和该第六开关包含薄膜晶体管。
如上所述的移位寄存器，还包含预下拉电路，用来依据反馈电压来提供 第四电压至该输出端或该第一端点。
如上所述的移位寄存器，其中该反馈电压为该多个串接的移位寄存单元 中的下一级移位寄存单元的输出电压。
如上所述的移位寄存器，其中该预下拉电路包含第七开关和第八开关。 该第七开关包含第一端，耦接于该输出端；第二端，用来接收该第四电压； 及控制端，用来接收该反馈电压。该第八开关包含第一端，耦接于该节点； 第二端，用来接收该第四电压；及控制端，用来接收该反馈电压。
如上所述的移位寄存器，其中该第一电压和该第四电压实质上具相等电位。
10如上所述的移位寄存器，其中该第七开关和该第八开关包含薄膜晶体管。
如上所述的移位寄存器，其中该补偿电路包含第一电容，耦接于该输 入电路和该节点，用来依据该第三时钟信号来维持该节点的电位；及第二电 容，耦接于该第一下拉电路和该节点，用来依据该第二时钟信号来维持该节 点的电位。
如上所述的移位寄存器，其中每一时钟信号维持在低电平的时间长于维 持在高电平的时间。
如上所述的移位寄存器，其中每一时钟信号的占空比皆不大于1/3。 如上所述的移位寄存器，其中每一时钟信号维持在高电平的时间彼此相等。
如上所述的移位寄存器，其中该移位寄存单元的输入电压为前一级移位 寄存单元的输出电压。
本发明具有结构简单和抗噪声能力高等优点。
图1为现有技术中液晶显示装置的简化方块示意图。
图2为现有技术的多级移位寄存单元中第n级移位寄存单元的示意图。
图3为现有技术的液晶显示装置在运作时的时序图。
图4为本发明中液晶显示装置的简化方块示意图。
图5为本发明第一实施例中第n级移位寄存单元的示意图。
图6为本发明第一实施例的液晶显示装置在运作时的时序图。
图7为本发明第二实施例中第n级移位寄存单元的示意图。
图8为本发明第三实施例中第n级移位寄存单元的示意图。
图9为本发明第四实施例中第n级移位寄存单元的示意图。
图10为本发明第五实施例中第n级移位寄存单元的示意图。
图11为本发明第六实施例中第n级移位寄存单元的示意图。
图12为本发明第六实施例在运作时的时序图。
图13a至图13d为本发明输入电路实施例的示意图。
其中，附图标记说明如下-100、 200 液晶显示装置 110、 210 移位寄存器 120、 220 时钟脉冲产生器 130、 230 电源产生器 CLK1 CLKM时钟脉冲信号 VST 起始脉冲信号 T1 T8 晶体管开关 VSS、 VDD 电压源 Q(n) 端点IN
10 12输入电路 20、 21提升电路
30 34下拉电路 40 维持电路
41 补偿电路 51 预下拉电路 Cl、 C2 电容 tl t6 时间点
(n) 输入端
OUT (n) 、 OUT (1) OUT (N) 输出端 GL(n)、 GL(1) GL(N) 栅极线
SR (n-l) 、 SR (n) 、 SR (n+l) 、 SR (1) SR (N)移位寄存单元 GS(n-l)、 GS(n)、 GS(l) GS(N) 栅极驱动信号
具体实施例方式
请参考图4，图4为本发明中液晶显示装置200的简化方块示意图。图 4显示了液晶显示装置200的多条栅极线GL(1) GL(N)、移位寄存器210、 时钟脉冲产生器220和电源产生器230。时钟脉冲产生器220可提供移位寄 存器210运作所需的起始脉冲信号VST和多组时钟脉冲信号CLK1 CLKM， 而电源产生器230可提供移位寄存器210运作所需之操作电压VDD和VSS。 移位寄存器210包含有多级串接的移位寄存单元SR (1) SR (N)，其输 出端分别耦接于相对应的栅极线GL(1) GL(N)。依据时钟脉冲信号CLK1 CLKM和起始脉冲信号VST，移位寄存器210可通过移位寄存单元SR( 1) SR (N)分别输出栅极驱动信号GS(1) GS(N)至相对应的栅极线GL(1) GL(N)。第一级移位寄存单元SR (1)依据起始脉冲信号VST产生第一级栅 极驱动信号GS(l)，而第二级至第N级移位寄存单元SR (2) SR (N)则 分别依据前一级移位寄存单元所产生的信号来产生第二级至第N级栅极驱 动信号GS(2) GS(N)。
请参考图5，图5为本发明第一实施例中第n级移位寄存单元SR (n) 的电路结构示意图。移位寄存单元SR (n)包含输入端IN (n)、输出端OUT
12(n)、输入电路ll、提升电路21、下拉电路31，以及补偿电路41。移位 寄存单元SR (N)的输入端IN (n)耦接于前一级移位寄存单元SR (N-l) 的输出端OUT (n-l)，而移位寄存单元SR (N)的输出端OUT (n)则耦 接于下一级移位寄存单元SR (n+l)的输入端IN (n+l)。本发明第一实施 例使用三组时钟脉冲信号CLK1 CLK3来驱动每一移位寄存单元。
输入电路11包含晶体管开关Tl，其栅极和漏极皆耦接于输入端IN (n) 以接收栅极驱动信号GS(n-l)，而源极耦接于端点Q(n)，因此能依据栅极驱 动信号GS(n-l)来控制输入端IN (n)和端点Q(n)之间的信号导通路径。提 升电路21包含晶体管开关T2，其栅极耦接于端点Q(n)，漏极耦接于时钟脉 冲产生器220以接收时钟脉冲信号CLK1，而源极耦接于输出端OUT (n)， 因此能依据端点Q(n)的电位来控制时钟脉冲信号CLK1和输出端OUT (n) 之间的信号导通路径。下拉电路31包含晶体管开关T3，其栅极耦接于时钟 脉冲产生器220以接收时钟脉冲信号CLK2，漏极耦接于端点Q(n)，而源极 耦接于一提供负电位操作电压之电压源VSS，因此能依据时钟脉冲信号 CLK2的电位来控制电压源VSS和端点Q(n)之间的信号导通路径。补偿电路 41包含两个电容C1和C2，耦接于输入电路ll、下拉电路31和端点Q(n)。 电容Cl耦接于时钟脉冲产生器220和端点Q(n)之间，以依据时钟脉冲信号 CLK3来维持端点Q(n)的电位。电容C2耦接于晶体管开关T3的栅极和端点 QCn)之间，以依据时钟脉冲信号CLK2来维持端点Q(n)的电位。
请参考图6，图6为本发明第一实施例的液晶显示装置200在运作时的 时序图。此时本发明使用三组时钟脉冲信号CLK1 CLK3来驱动每一级移 位寄存单元，时钟脉冲信号CLK1 CLK3的占空比皆不大于1/3，每一时钟 脉冲信号在其周期内维持在高电位的时间和起始脉冲信号VST维持在高电 位的时间相同。第一级移位寄存单元SR(l)依据起始脉冲信号VST产生第 一级栅极驱动信号GS(l)，而第二级至第N级移位寄存单元SR(2) SR(N) 则分别依据前一级移位寄存单元的输出信号来产生第二级至第N级栅极驱 动信号GS(2) GS(N)(图6仅显示栅极驱动信号GS(l)、 GS(n-l)和GS(n))。 亦即，栅极驱动信号GS(1) GS(N-1)分别为致能移位寄存单元SR (2) SR (N)所需的起始脉冲信号。
本发明的液晶显示装置200在时钟脉冲信号CLK1或CLK3具有高电位的期间执行上拉运作。举例来说，在时间点tl和t2之间，时钟脉冲信号CLK1 和CLK2具有低电位，而时钟脉冲信号CLK3和栅极驱动信号GS(n-l)具有 高电位，此时晶体管开关Tl会被导通，端点Q(n)的电位会被拉高至高电位 VDD,而晶体管开关T2也会被导通。在时间点t2时，时钟脉冲信号CLK1 由低电位切换至高电位，此时Q点电压由于晶体管开关T2的寄生电容的缘 故被进一步抬高，于是此时晶体管开关T2为导通。因此能通过导通的晶体 管开关T2于时间点t2和t3之间(时钟脉冲信号CLK1具高电位时)提供具 有高电位的栅极驱动信号GS(n)。
本发明的液晶显示装置200在时钟脉冲信号CLK2具有高电位的期间执 行下拉运作。举例来说，在时间点t3和t4之间，时钟脉冲信号CLK2具有 高电位，此时晶体管开关T3会被导通，端点Q(n)的电位会被拉低至低电位 VSS。在完成下拉动作后，本发明使用补偿电路41来抵消端点Q(n)的电位 随着时钟脉冲信号波动的情形，将端点Q(n)的电位稳定地维持在低电位。举 例来说，在时间点t4时，时钟脉冲信号CLK2由高电位切换至低电位，而时 钟脉冲信号CLK3由低电位切换至高电位，此时会通过电容Cl和C2来互相 抵消端点Q(n)的电位波动；在时间点t5时，时钟脉冲信号CLK1由低电位切 换至高电位，而时钟脉冲信号CLK3由高电位切换至低电位，此时会通过电 容Cl来抵消端点Q(n)的电位波动；在时间点t6时，时钟脉冲信号CLK1 由高电位切换至低电位，而时钟脉冲信号CLK2由低电位切换至高电位，此 时会通过电容C2来抵消端点Q(n)的电位波动。
请参考图7，图7为本发明第二实施例中第n级移位寄存单元SR (n) 的电路结构示意图。第二实施例的移位寄存单元SR(n)包含输入端IN(n)、 输出端OUT (ri)、输入电路ll、提升电路21、下拉电路31、补偿电路41， 以及预下拉电路51。本发明第二实施例和第一实施例结构类似，不同之处在 于本发明第二实施例还包含预下拉电路51。预下拉电路51包含晶体管开关 T4和T5:晶体管开关T4的栅极耦接于下一级移位寄存单元SR(n+l)的输 出端OUT (n+l)以接收栅极驱动信号GS (n+l)，漏极耦接于端点Q(n)， 而源极耦接于电压源VSS，因此能依据栅极驱动信号GS (n+l)的电位来控 制电压源VSS和端点Q(n)之间的信号导通路径；晶体管开关T5的栅极耦接 于下一级移位寄存单元SR (n+l)的输出端OUT (n+l)以接收栅极驱动信
14号GS (n+l)，漏极耦接于输出端OUT (n)，而源极耦接于电压源VSS， 因此能依据栅极驱动信号GS(n+l)的电位来控制电压源VSS和输出端OUT (n)之间的信号导通路径。本发明第二实施例和第一实施例的运作原理类 似，同样可由图6所示的时序图来作说明。同时，本发明第二实施例还可通 过预下拉电路51来维持端点Q(n)和输出端OUT (n)的电平，例如在栅极 驱动信号GS (n+l)具有高电位时将端点Q(n)和输出端OUT (n)维持在 VSS的电平。
请参考图8，图8为本发明第三实施例中第n级移位寄存单元SR (n) 的电路结构示意图。第三实施例的移位寄存单元SR(n)包含输入端IN(n)、 输出端OUT (n)、输入电路ll、提升电路21、两个下拉电路31和32，以 及补偿电路41。本发明第三实施例和第一实施例结构类似，不同之处在于本 发明第三实施例还包含下拉电路32。下拉电路32包含晶体管开关T6和T7; 晶体管开关T6的栅极耦接于时钟脉冲产生器220以接收时钟脉冲信号 CLK2，漏极耦接于输出端OUT (n)，而源极耦接于电压源VSS，因此能依 据时钟脉冲信号CLK2的电位来控制电压源VSS和输出端OUT (n)之间的 信号导通路径；晶体管开关T7的栅极耦接于时钟脉冲产生器220以接收时 钟脉冲信号CLK3，漏极耦接于输出端OUT (n)，而源极耦接于电压源VSS， 因此能依据时钟脉冲信号CLK3的电位来控制电压源VSS和输出端OUT(n) 之间的信号导通路径。本发明第三实施例和第一实施例的运作原理类似，同 样可由图6所示的时序图来作说明。同时，本发明第三实施例还可通过下拉 电路32来维持输出端OUT (n)的电平，例如分别在时钟脉冲信号CLK2和 CLK3具高电位时将输出端OUT (n)维持在VSS的电平。
请参考图9，图9为本发明第四实施例中第n级移位寄存单元SR (n) 的电路结构示意图。第四实施例的移位寄存单元SR(n)包含输入端IN(n)、 输出端OUT (n)、输入电路12、提升电路21、下拉电路31，以及补偿电 路41。本发明第四实施例和第一实施例结构类似，不同之处在于本发明第四 实施例的输入电路12包含两晶体管开关Tl和T8。晶体管开关Tl的栅极和 漏极皆耦接于输入端IN(n)以接收栅极驱动信号GS(n-l)，而源极耦接于端 点Q(n)，因此能依据栅极驱动信号GS(n-l)来控制的输入端IN (n)和端点 Q(n)之间的信号导通路径；晶体管开关T8的栅极耦接于时钟脉冲产生器220
15以接收时钟脉冲信号CLK3，漏极耦接于输入端IN (n)以接收栅极驱动信 号GS(n-l)，而源极耦接于端点Q(n)，因此能依据时钟脉冲信号CLK3的电 位来控制输入端IN (n)和端点Q(n)之间的信号导通路径。本发明第四实施 例和第一实施例的运作原理类似，同样可由图6所示的时序图来作说明。同 时，本发明第四实施例还可通过输入电路12的晶体管开关T8来维持端点 Q(n)的电平，例如在时钟脉冲信号CLK3具有高电位时将端点Q(n)维持在栅 极驱动信号GS(n-l)的电平。
请参考图10，图10为本发明第五实施例中第n级移位寄存单元SR (n) 的电路结构示意图。第五实施例的移位寄存单元SR(n)包含输入端IN(n)、 输出端OUT (n)、输入电路12、提升电路21、两下拉电路31和32、补偿 电路41，以及预下拉电路51。本发明第五实施例和第一实施例结构类似， 不同之处在于本发明第五实施例还包含下拉电路32和预下拉电路51，且本 发明第五实施例的输入电路12包含两晶体管开关Tl和T8。输入电路12、 下拉电路32和预下拉电路51的结构如图7 图9所示。本发明第五实施例 和第一实施例的运作原理类似，同样可由图6所示的时序图来作说明。同时， 本发明第五实施例还可通过预下拉电路51来维持端点Q(n)和输出端OUT (n)的电平，另可通过下拉电路32来维持输出端OUT (n)的电平，且还 可通过输入电路12的晶体管开关T8来维持端点Q(n)的电平。
请参考图11，图11为本发明第六实施例中第n级移位寄存单元SR(n) 的电路结构示意图。本发明第六实施例和第五实施例结构相同，不同之处在 于本发明第六实施例使用四组时钟脉冲信号CLK1 CLK4来驱动移位寄存 单元SR (n)。输入电路12依据时钟脉冲信号CLK4来运作，提升电路21 依据时钟脉冲信号CLK1来运作，下拉电路32依据时钟脉冲信号CLK2、 CLK3来运作，而下拉电路31依据时钟脉冲信号CLK2来运作。本发明第六 实施例的移位寄存单元SR (n)同样能通过补偿电路41来维持端点Q(n)的 电位。
请参考图12，图12为本发明第六实施例在运作时的时序图。此时本发 明使用四组时钟脉冲信号CLK1 CLK4来驱动每一级移位寄存单元，时钟 脉冲信号CLK1 CLK4的占空比皆不大于1/4，每一时钟脉冲信号在其周期 内维持在高电位的时间和起始脉冲信号VST维持在高电位的时间相同。本发
16明第六实施例的液晶显示装置200在时钟脉冲信号CLK1、 CLK2或CLK4 具高电位的期间执行上拉运作。举例来说，在时间点tl和t2之间，时钟脉 冲信号CLK1 CLK3具有低电位，而时钟脉冲信号CLK4和栅极驱动信号 GS(n-l)具有高电位，此时晶体管开关Tl和T6会被导通，端点Q(n)之电位 会被拉高至高电位VDD，而晶体管开关T2也会被导通。在时间点t2时，时 钟脉冲信号CLK1由低电位切换至高电位，因此能通过导通的晶体管开关T2 于时间点t2和t3之间(时钟脉冲信号CLK1具有高电位时)提供具有高电 位的栅极驱动信号GS(n)。在时间点t3时，时钟脉冲信号CLK2由低电位切 换至高电位，因此能通过导通的晶体管开关T6拉低输出端OUT(n)的电位。
接着，本发明第六实施例的液晶显示装置200在时钟脉冲信号CLK3具 有高电位的期间执行下拉运作。举例来说，在时间点t3和t4之间，时钟脉 冲信号CLK3由低电位切换至高电位，此时电压源VSS会通过导通的晶体管 开关T3拉低端点Q(n)的电位。在完成下拉动作后，本发明使用补偿电路41 来抵消端点Q(n)的电位随着时钟脉冲信号波动的情形，将端点Q(n)的电位稳 定地维持在低电位。举例来说，在时间点t4时，时钟脉冲信号CLK2由高电 位切换至低电位，而时钟脉冲信号CLK3由低电位切换至高电位，此时会通 过电容C2来抵消端点Q(n)的电位波动；在时间点t5时，时钟脉冲信号CLK3 由高电位切换至低电位，而时钟脉冲信号CLK4由低电位切换至高电位，此 时会通过电容Cl和C2来抵消端点Q(n)的电位波动；在时间点t6时，时钟 脉冲信号CLK1由低电位切换至高电位，而时钟脉冲信号CLK4由高电位切 换至低电位，此时会通过电容Cl来抵消端点Q(n)的电位波动。
在前述本发明第一至第六实施例中，输入电路11和12的晶体管开关T1 为二极管连接方式的薄膜晶体管(thin film transistor, TFT)，其漏极和栅极互相 连接。然而，本发明输入电路11和12中的晶体管开关Tl也可采用其它结 构，如图13a 图13d所示。在图13a 图13c的实施例中，晶体管开关Tl 的漏极耦接至输入端IN (n)以接收栅极驱动信号GS(n-l)，源极耦接至端点 Q (n)，而栅极则耦接于时钟脉冲产生器220以接收对应于栅极驱动信号 GS(n-l)的时钟脉冲信号CLKl、 CLK2或CLK3。在图13d的实施例中，晶 体管开关Tl的漏极耦接至输入端IN (n)以接收栅极驱动信号GS(n-l)，源 极耦接至端点Q (n)，而栅极则耦接至具有高电位的电压源VDD。图5至图10所示为使用三组时钟脉冲信号CLK1 CLK3的实施例，图 11和图12所示为使用四组时钟脉冲信号CLK1 CLK4的实施例，然而本发 明也可使用更多组时钟脉冲信号来驱动每一移位寄存单元。前述实施例的晶 体管开关T1 T8可包含薄膜晶体管开关或其它类似功能的元件。本发明通 过补偿电路41来维持端点Q(n)的电位，可消除时钟脉冲信号对移位寄存单 元的耦合效应，具有结构简单和抗噪声能力高等优点。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变 化与修饰，皆应属本发明的范围。
权利要求
1. 一种能降低耦合效应的移位寄存器，其包含多个串接的移位寄存单元，其中每一移位寄存单元包含输入端，用来接收输入电压；输出端，用来提供输出电压；节点；提升电路，用来依据第一时钟脉冲信号和该节点的电位在该输出端提供该输出电压；输入电路，用来依据第二时钟脉冲信号来将该输入电压传至该节点；第一下拉电路，用来依据第三时钟脉冲信号来提供第一电压至该节点；以及补偿电路，耦接于该输入电路、该第一下拉电路和该节点，用来依据该第二时钟信号或该第三时钟脉冲信号来维持该节点的电位。
2. 如权利要求1所述的移位寄存器，其中该提升电路包含第一开关，该 第一开关包含-第一端，用来接收该第一时钟脉冲信号； 第二端，耦接于该输出端；以及 控制端，耦接于该节点。
3. 如权利要求2所述的移位寄存器，其中该第一开关包含薄膜晶体管。
4. 如权利要求1所述的移位寄存器，其中该输入电路包含 第二开关，其包含-第一端，耦接于该输入端； 第二端，耦接于该节点；以及 控制端，耦接于该输入端。
5. 如权利要求1所述的移位寄存器，其中该输入电路还包含 第三开关，其包含第一端，耦接于该输入端；第二端，耦接于该节点；以及 ，控制端，用来接收该第三时钟脉冲信号。
6. 如权利要求5所述的移位寄存器，其中该补偿电路包含第一电容，耦接于该节点和该第三开关的控制端之间，用来依据该第三 时钟脉冲信号来维持该节点的电位。
7. 如权利要求5所述的移位寄存器，其中该第二开关和第三开关包含薄 膜晶体管。
8. 如权利要求1所述的移位寄存器，其中该输入电路包含-第二开关，其包含-第一端，耦接于该输入端； 第二端，耦接于该节点；以及控制端，用来接收该第一时钟脉冲信号、该第二时钟脉冲信号，或 该第三时钟脉冲信号。
9. 如权利要求8所述的移位寄存器，其中该输入电路还包含 第三开关，其包含-第一端，耦接于该输入端；第二端，耦接于该节点；以及控制端，用来接收该第三时钟脉冲信号。
10. 如权利要求9所述的移位寄存器，其中该补偿电路包含 第一电容，耦接于该节点和该第三开关的控制端之间，用来依据该第三时钟脉冲信号来维持该节点的电位。
11. 如权利要求8所述的移位寄存器，其中该第二开关和第三开关包含 薄膜晶体管。
12. 如权利要求1所述的移位寄存器，其中该第一下拉电路包含第四开 关，该第四开关包含第一端，耦接于该节点；第二端，用来接收该第一电压；以及控制端，用来接收该第二时钟脉冲信号。
13. 如权利要求12所述的移位寄存器，其中该补偿电路包含-第二电容，耦接于该节点和该第四开关的控制端之间，用来依据该第二时钟脉冲信号来维持该节点的电位。
14. 如权利要求12所述的移位寄存器，其中该第四开关包含薄膜晶体管。
15. 如权利要求1所述的移位寄存器，还包含第二下拉电路，用来依据 该第二或该第三时钟脉冲信号来提供第二电压或第三电压至该输出端。
16. 如权利要求15所述的移位寄存器，其中该第二下拉电路包含 第五开关，其包含第一端，耦接于该输出端； 第二端，用来接收该第二电压；以及 控制端，用来接收该第二时钟脉冲信号；以及 第六开关，其包含第一端，耦接于该输出端； 第二端，用来接收第三电压；以及 控制端，用来接收该第三时钟脉冲信号。
17. 如权利要求16所述的移位寄存器，其中该第一电压、该第二电压和 该第三电压实质上具相等电位。
18. 如权利要求17所述的移位寄存器，其中该第五开关和该第六开关包 含薄膜晶体管。
19. 如权利要求1所述的移位寄存器，还包含预下拉电路，用来依据反 馈电压来提供第四电压至该输出端或该第一端点。
20. 如权利要求19所述的移位寄存器，其中该反馈电压为该多个串接的移位寄存单元中的下一级移位寄存单元的输出电压。
21. 如权利要求19所述的移位寄存器，其中该预下拉电路包含-第七开关，其包含第一端，耦接于该输出端； 第二端，用来接收该第四电压；以及 控制端，用来接收该反馈电压；以及 第八开关，其包含-第一端，耦接于该节点；第二端，用来接收该第四电压；以及控制端，用来接收该反馈电压。
22. 如权利要求21所述的移位寄存器，其中该第一电压和该第四电压实 质上具相等电位。
23. 如权利要求21所述的移位寄存器，其中该第七开关和该第八开关包 含薄膜晶体管。
24. 如权利要求1所述的移位寄存器，其中该补偿电路包含 第一电容，耦接于该输入电路和该节点，用来依据该第三时钟脉冲信号来维持该节点的电位；以及第二电容，耦接于该第一下拉电路和该节点，用来依据该第二时钟脉冲 信号来维持该节点的电位。
25. 如权利要求1所述的移位寄存器，其中每一时钟脉冲信号维持在低 电平的时间长于维持在高电平的时间。
26. 如权利要求1所述的移位寄存器，其中每一时钟脉冲信号的占空比 皆不大于1/3。
27. 如权利要求1所述的移位寄存器，其中每一时钟脉冲信号维持在高 电平的时间彼此相等。
28. 如权利要求1所述的移位寄存器，其中该移位寄存单元的输入电压 为前一级移位寄存单元的输出电压。
全文摘要
本发明提供一种能降低耦合效应的移位寄存器。在移位寄存器的多个串接移位寄存单元中，每一移位寄存单元包含提升电路、输入电路、下拉电路、补偿电路、输入端、输出端和节点。每一移位寄存单元在输入端接收输入电压，并在输出端提供输出电压。输入电路依据第一时钟脉冲信号来将输入电压传至节点。提升电路依据第二时钟脉冲信号和节点的电位提供输出电压。下拉电路依据第三时钟脉冲信号来提供电压至节点。补偿电路耦接于输入电路、下拉电路和节点，用来依据第二或第三时钟脉冲信号来维持节点的电位。本发明具有结构简单和抗噪声能力高等优点。
文档编号G11C19/00GK101510443SQ20091013405
公开日2009年8月19日 申请日期2009年4月8日 优先权日2009年4月8日
发明者刘俊欣, 苏国彰, 蔡宗廷, 陈勇志 申请人:友达光电股份有限公司