专利名称：SeOI上的伪反相器电路的制作方法
技术领域：
本发明的领域为半导体器件，其制造在绝缘半导体衬底 (SeOIsemiconductor-on-insulator衬底)上，该衬底包括半导体材料的薄层，该薄层通过绝缘层与基层衬底隔开。更具体地，本发明涉及一种伪反相器(pseudo-inverter) SeOI电路，根据施加其上的输入，该电路能够提供逻辑INV (反相)、N0R (或非)、NAND (与非)功能，以便可以基于本发明的单个电路来形成CMOS单元的整个标准库。本发明优选的应用于制造用于存储器单元网络的字线驱动器电路。
背景技术：
常规的DRAM(Dynamic Random Access Memory，动态随机存取存储器)存储器单元是通过将晶体管和用于存储电荷的电容相结合来形成。近来，已提出了只包括一个晶体管的DRAM存储器单元。该单元实现了用于存储电荷的浮动沟道效应(floating channel effect)并且不需要任何额外的电容。存储器单元一般放置在存储器阵列中，以便沿着存储器阵列的行放置的单元的晶体管的栅极共享字线(wordline)，而沿着存储器阵列的列的单元的晶体管的源极共享位线 (bitline)。存储器单元中存储的数据可以通过由字线表示的单行地址以及由位线表示的单列地址访问。每个字线由字线驱动器电路控制，而字线驱动器电路自身由行地址解码器驱动。在实践中，DRAM存储器单元中的存取晶体管必需具有非常低的漏电(leakage)以尽可能长时间地维持信息。因此其阈值电压应该相对要高。这意味着在栅极上要施加相对大的电压以使其导通。应注意到，字线的电压还要考虑存储器单元中的晶体管的阈值电压的源极引起的(source-d印endent)变化，也称为“体效应(body effect)”。因此驱动晶体管的栅极的字线提供的电压典型地比标称电压高1. 5至2倍。因此，常规的字线驱动器电路相对于存储器单元的尺寸显著要大，这通常会引起集成问题(主要是需要采取堆叠技术，所谓的“交错(staggering)”技术，用于连续的多个驱动器电路，以对存储器单元的多个相邻的线进行寻址)。在图1中，图示了根据现有技术的字线驱动器电路300，如文献US2007/0109906中所描述的。驱动器电路300通过字线WL来对存储器单元100的行寻址。电路300的所有节点具有高电压，除了来自行地址解码器330的输入信号Yi和Yi#。因此驱动器电路300的晶体管，主要是晶体管303和313，必须支持高电压。通过考虑不同的相互连接，申请人能够估计到图1的驱动器电路300的面积相当于晶体管303的大约6倍。因此与单个晶体管形成的存储器单元的面积相比，电路300确实特别占面积。连续的多个驱动器电路300的交错证明是必要的，以考虑到间距差(pitchdifference)。图加和2b图示了简单些的字线驱动器电路。图加图示了该电路提供的逻辑功能，而图2b图示了其可能的实施方式。首先注意到该电路包括两个并联的逻辑NOR门2、3，它们具有公共输入端MWL#，并且还具有另一个输入端，单信号A或其互补信号A#。输出端由局部字线LWLe和LWLtl形成。然后注意到与图1的电路不同的是，图加和2b的电路是由行地址解码器1提供的高电压主字线信号MWL#供电。结果是比图1的电路功率消耗大很多(大概二到四倍或更多)。图2b示出了申请人对每个晶体管的尺寸的估计，相对于标记W3tl3所表示的图1的晶体管303的宽度。结果是整个尺寸是6W3(13量级。因此，证明尽管图加和2b的电路实际上比图1的简单，但是其存在面积消耗。
发明内容
本发明的第一目的是提供出了一种电路，其不具有上述缺点，特别是相对不大的低耗电路，其可以用作存储器阵列中的字线驱动器电路。本发明的另一个目的是提供一种特别简单而且不大的电路，其可以用于提供不同的逻辑功能。在本文中，根据本发明的第一方面，提供了一种电路，制造在绝缘半导体衬底上， 该衬底包括半导体材料的薄层，该薄层通过绝缘层与基层衬底隔开，所述电路包括在施加电源电源电压电压的第一端子和第二端子之间，串联的第一沟道类型的晶体管和第二沟道类型的晶体管，每个晶体管包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。该器件的某些优选但非受限的方面如下-用相同的背栅信号对背控制栅偏压；-用所述背栅信号的互补信号对用于施加电源电压的第一端子偏压，而将用于施加电源电压的第二端子偏压到“OFF”状态；-第二沟道类型的晶体管配置为当背栅信号处于“ON”状态时其操作于耗尽模式；-用所述背栅信号的互补信号对用于施加电源电压的第二端子偏压，而将用于施加电源电压的第一端子偏压到“ON”状态；-第一沟道类型的晶体管配置为当背栅信号处于“OFF”状态时其操作于耗尽模式；-将用于施加电源电压的第一端子偏压到ON状态，而将用于施加电源电压的第二端子偏压到“OFF”状态；-包括连接到每个晶体管的前控制栅的输入节点，以及连接到串联的晶体管的中间点的输出节点；
-第一沟道类型的晶体管是PFET晶体管，而第二沟道类型的晶体管是NFET晶体管；-晶体管是全耗尽晶体管；根据第二方面，本发明涉及一种字线驱动器电路，其包括并联的至少一对根据本发明第一方面所述的电路，每个电路对用于接收来自行地址解码器的输入信号，并且在输出端提供信号，该信号用作排成行的多个存储器单元的本地字线。根据又一方面，本发明涉及一种存储器，其合并了根据本发明的第二方面的字线驱动器电路。根据又一方面，本发明涉及一种控制根据本发明第二方面的驱动器电路的方法， 其中-在活动模式，用于将电路对的第一电路的背栅偏压的信号是用于将电路对的第二电路的背栅偏压的信号的互补信号；-在非活动模式，用于施加电源电压的第一端子和用于将电路对的每一个电路的背栅偏压的信号处于OFF状态。
通过阅读本发明的优选实施方式的下面的详细描述，本发明的其他方面、目标和优点将变得更加明显，所述优选实施方式是非受限的实施例，并且参照附图给出，其中，先前已经评述过的图1、加和2b -图1图示了根据现有技术的字线驱动器电路；-图加图示了简单些的字线驱动器电路的逻辑功能；-图2b图示了图加所示电路的可能的实施方式；-图3a和3b图示了具有背控制栅(backcontrol gate)的晶体管的示例；-图4图示了根据晶体管的背控制栅的偏压来调制晶体管的阈值电压；-图5图示了根据本发明的第一方面，提供了逻辑NOR功能的电路的可能实施方式；-图6图示了根据本发明第二方面，字线驱动器电路的可能实施方式；-图7图示了根据本发明的第一方面，提供了逻辑NAND功能的电路的可能实施方式。
具体实施例方式根据本发明的第一方面，涉及一种制在绝缘半导体衬底上的电路，该衬底包括半导体材料的薄层，该薄层通过绝缘层与基层衬底隔开。该电路包括在施加电源电压的第一和第二端子之间，串联的第一沟道类型的晶体管和第二沟道类型的晶体管，每个晶体管包括位于薄层的漏极区和源极区，在源极区和漏极区之间延伸有沟道，前控制栅(front control gate)位于所述沟道上方。在图5-7所示的实施方式中，该电路包括P沟道晶体管TP，其源极连接到用于施加电源电压的第一端子，以及N沟道晶体管Tn，其源极连接到用于施加电源电压的第二端子。电路的晶体管Tp和Tn的栅极连接到一起，并且连接到公共输入端(图5和7中的
5B，图6中的MWL#)。晶体管TP、Tn串联的中间点形成了电路的输出端(图5和7中的OUT， 图6中的LWLe和LWLtl)。根据本发明的第一方面，该电路被称为是伪反相器，是因为其具有CMOS反相器的标准结构。然而，如下进一步所描述的，根据施加到该电路上的输入，电路可以产生其他的逻辑功能。应注意到，通过以标准方式将用于施加电源电压的第一端子设置到高状态VDD以及将用于施加电源电压的第二端子设置到低状态GND，也可以实现逻辑反相(inversion) 功能。在本发明的范围内，每个晶体管具有背控制栅(back control gate)，形成于基层衬底中，位于沟道下方，并且能被偏压来调制晶体管的阈值电压。图3a图示了 P沟道晶体管，其具有背控制栅B(iP，其放置于基层衬底中，在绝缘层 BOX下方，从而被定位于面朝前控制栅G。背控制栅B(iP于此由P型掺杂区形成，该掺杂区通过传导性(conductivity)为N的壁Cn，与基层衬底隔离。图北图示了 N沟道晶体管，其具有背控制栅8&，该背控制栅放置于基层衬底中， 在绝缘层下方，从而被定位于面朝前控制栅G。背控制栅B(iN于此由N型掺杂区形成，该掺杂区通过传导性为P的壁Cp与基层衬底隔离。在图3a和北中，晶体管是由沟道/体区限定的全耗尽晶体管，沟道/体区要足够薄以使得上控制栅感应的场(在一般电压条件下)能够到达埋置氧化物层(buried oxide layer)BOX。沟道为N型传导性并且背控制栅为P型传导性的晶体管具有非常高的阈值电压。 然后通过在背控制栅上施加正电压，可以减小该阈值电压。对于沟道具有N型传导性并且背控制栅为N型传导性的晶体管，其具有标称阈值电压，可以通过在背控制栅上施加正电压来减小该标称阈值电压。晶体管的阈值电压经由背控制栅的变化可用公式Vth = Vto-Q · Vk表示，其中Vth 表示晶体管的阈值，Vk表示施加到背控制栅的电压，Vttl表示标称阈值电压(其可被功函数 (work function)移动，这取决于所使用的背控制栅是N型或P型)，α是与晶体管的几何结构有关的系数。如Germain Bossu于2009年6月在艾克斯-马赛-普罗旺斯I大学(University of Provence Aix Marseille I)发表的标题为“嵌入到薄硅膜上的非易失性存储器的改进结构(Innovating architectures of non-volatiles memory embedded on a thin film
Of Silicon)”的文章中所述，系数α主要可以用~得到，其中t。x表示将前控
iSI + j . t BOX
制栅与沟道隔开的电介质栅极层的厚度，tBra表示将背控制栅与沟道隔离的绝缘层的厚度， tSi表示该薄层的厚度。因此可以理解，与晶体管相结合的背控制栅的掺杂的类型会移动标称阈值电压或者不会，背控制栅的偏压能够调整阈值电压。在此方面，图4图示了根据晶体管的背控制栅的偏压Vk来调制晶体管的阈值电压 VTH。该偏压典型地位于范围OV-VDD内。N型晶体管具有标称阈值电压V·。增加晶体管的背控制栅的偏压Vk可以使该晶体管的有效阈值电压从标称阈值电压Vtnci减少，而且是根据与晶体管的几何结构有关的系数α相对应的斜度整体呈线性。在图4中图示了 N沟道晶体管的阈值电压相对于几何系数α的两个可能的变化， 分别用实线和虚线表示。应注意这证明，当足够大的偏压施加到晶体管的背控制栅时，利用晶体管的几何结构使得晶体管处于耗尽模式(负阈值电压)是可能的(比较虚线曲线)。P型晶体管具有标称阈值电压VTro。减小晶体管的背控制栅的偏压Vk可以使该晶体管的有效阈值从标称阈值电压Vtpci增加，而且是根据与晶体管的几何结构有关的系数α 相对应的斜度整体呈线性。在图4中图示了 P沟道晶体管的阈值电压相对于几何系数α的两个可能的变化， 分别用实线和虚线表示。应注意这证明，当足够低的偏压施加到晶体管的背控制栅时，利用晶体管的几何结构使得晶体管处于耗尽模式(正阈值电压)是可能的(比较虚线曲线)。优选地，根据本发明的第一方面，对电路的晶体管做出设置，使其处于全耗尽。 益处是由于如下事实，这样的晶体管具有非常低的掺杂波动(fluctuation of dopants) (RDF =Random Dopant Fluctuation，随机掺杂波动)那么标称阈值电压，以及阈值电压相对于背控制栅的偏压的变化被非常明确地限定。再往回参看本发明的说明书，提出了配置电路中的至少一个晶体管，从而使其在充分调制晶体管的阈值电压的背控制栅的作用下操作于耗尽模式。有利地，还提出了，用相同的背栅信号(可能的，通过修改背栅信号的幅度)来偏压晶体管Tp和Tn的背控制栅。应注意到在此阶段，根据预期的应用，可以针对标称阈值电压(V·和Vtpci)不同 (绝对值不同)来选择晶体管，从而电路的两个晶体管中只有一个能够操作于耗尽模式。可选地，具有不同幅度的背栅信号也可以施加到每个晶体管Tp和Tn的背控制栅。图5图示了根据本发明的第一方面的电路的第一可能实施方式，伪反相器电路提供了逻辑NOR功能。在图5中，通过相同的背栅信号A#来偏压背控制栅。通过背栅信号的互补信号A 来对用于施加电源电压的第一端子偏压，同时将用于施加电源电压的第二端子偏压到OFF 状态(低状态GND)。对于第二沟道类型的晶体管Tn，其被配置为当背栅信号A#处于ON状态(高状态H)时操作于耗尽模式。应注意到在本发明的保护范围内，术语“0N状态”优选于“高状态”，术语“OFF状态”优选于“低状态”，因为概念高/低对于N沟道晶体管是正确的但是对于P沟道晶体管是相反的。因此，ON意味着晶体管升压(boost)并漏电(leak)。如果阈值电压调制有足够的幅度，其甚至是耗尽的。OFF意味着晶体管的阈值电压被背栅控制升高晶体管具有较少的漏电和驱动(drive)。背控制栅对电压的影响对于P沟道和N沟道是对称的。根据输入端A和B的状态高H或低L，图5的电路的操作如下。B = H 并且 A = H当伪反相器电路的输入端B处于高状态时，晶体管Tn导通，而晶体管Tp截止。随着施加到用于施加电源电压的第一端子的信号A为高，电路被供电。施加到背栅的互补信号A#使得晶体管Tp保持在增强模式，并因此被截止。
可选地，可以采用晶体管几何结构(通过参数t。x，tBQX和tSi)，从而使得当A# =OV时Tp处于增强模式。该替代方式当然应与晶体管Tn在其他情况下所具有的特性 (propterties) 一致。那么电路的输出端OUT处于低状态。B = H 并目.A = L随着伪反相器电路的输入端B处于高状态，晶体管Tn导通，而晶体管Tp截止。随着施加到用于施加电源电压的第一端子的信号A为(足够)低，电路被断电。随着背栅信号A#处于高状态，晶体管Tp被截止并且具有非常低的漏电流1_。随着背栅信号A#处于高状态，晶体管Tn具有强导通电流，因而在电路的输出端 OUT很好地保持低状态。B = L 并目.A = H随着伪反相器电路的输入端B处于低状态，晶体管Tn被截止，而晶体管Tp导通。随着施加到用于施加电源电压的第一端子的信号A为高，电路被供电。施加到背控制栅的互补信号A#使得晶体管Tp保持在增强模式，并因此导通，具有强导通电流。因此在电路的输出端OUT很好地保持高状态。B = L 并目.A = L随着伪反相器电路的输入端B处于低状态，晶体管Tn被截止，而晶体管Tp导通。随着施加到用于施加电源电压的第一端子的信号A为(足够)低，电路被断电。随着背栅信号A#处于高状态，晶体管Tp被截止并且具有非常低的漏电流1_。对于晶体管TN，其具有非常好的导通电流并且保持导通，只要参数t。x，tB0X和tSi的组合使得晶体管操作于耗尽模式。那么电路的输出端OUT处于低状态。图5的电路的真值表如下。
权利要求
1.一种电路，制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。
2.根据权利要求1所述的电路，其中用相同的背栅信号对背控制栅偏压。
3.根据权利要求2所述的电路，其中用所述背栅信号的互补信号对用于施加电源电压的第一端子偏压，而将用于施加电源电压的第二端子偏压到OFF状态。
4.根据权利要求3所述的电路，其中第二沟道类型的晶体管配置为当背栅信号处于ON 状态时其操作于耗尽模式。
5.根据权利要求2所述的电路，其中用所述背栅信号的互补信号对用于施加电源电压的第二端子偏压，而将用于施加电源电压的第一端子偏压到ON状态。
6.根据权利要求5所述的电路，其中第一沟道类型的晶体管配置为当背栅信号处于 OFF状态时其操作于耗尽模式。
7.根据权利要求1所述的电路，其中将用于施加电源电压的第一端子偏压到ON状态， 而将用于施加电源电压的第二端子偏压到OFF状态。
8.根据前述权利要求中任意一项所述的电路，包括连接到所述第一和第二沟道类型晶体管的每一个的前控制栅的输入节点，以及连接到串联的晶体管的中间点的输出节点。
9.根据前述权利要求中任意一项所述的电路，其中第一沟道类型的晶体管是PFET晶体管，而第二沟道类型的晶体管是NFET晶体管。
10.根据前述权利要求中任意一项所述的电路，其中晶体管是全耗尽型的。
11.一种字线驱动器电路，包括并联的至少一对根据权利要求3或4中所述的电路，电路对的每个电路用于接收来自行地址解码器的输入信号，并且在输出端提供用作排成行的多个存储器单元的本地字线的信号。
12.—种存储器，其合并了如权利要求11所述的字线驱动器电路。
13.—种控制根据权利要求11所述的字线驱动器电路的方法，其中-在活动模式，用于对电路对的第一电路的背栅进行偏压的信号是用于对电路对的第二电路的背栅进行偏压的信号的互补信号；-在非活动模式，用于施加电源电压的第一端子和用于对电路对的每一个电路的背栅进行偏压的信号处于OFF状态。
全文摘要
本发明涉及一种SeOI上的伪反相器电路，其制在绝缘半导体衬底上，该衬底包括半导体材料的薄层，通过绝缘层将该薄层与基层衬底隔开，所述电路包括位于用于施加电源电压的第一端子和第二端子之间的串联的第一沟道类型的晶体管和第二沟道类型的晶体管，所述第一和第二沟道类型晶体管的每一个包括位于薄层中的漏极区和源极区、在源极区和漏极区之间延伸的沟道、以及位于该沟道上方的前控制栅，其特征在于，每个晶体管具有背控制栅，该背控制栅形成于该晶体管的沟道下方的基层衬底中，并且能被偏压以调制晶体管的阈值电压，而且所述第一和第二沟道类型晶体管中的至少一个配置为，在能充分调制晶体管的阈值电压的背栅信号的作用下操作于耗尽模式。
文档编号G11C11/4063GK102214483SQ20101029969
公开日2011年10月12日 申请日期2010年9月28日 优先权日2010年4月2日
发明者B-Y·阮, C·马祖尔, R·费朗 申请人:S.O.I.Tec绝缘体上硅技术公司