非易失性半导体存储器器件的制作方法

专利名称：非易失性半导体存储器器件的制作方法
技术领域：
本发明涉及具有存储器器件的非易失性半导体存储器器件，在该存储器器件中， 两个电极之间的电荷放电速度(rate)根据存储的信息的逻辑而不同。
背景技术：
已知通过对位线施加预充电电压来读出放电速度的差的非易失性存储器器件。作为可以应用这样的读取方法的非易失性半导体存储器器件的代表性的例子，有 (快闪)EEPROM。另一方面，为了替代TO型(快闪)EEPR0M，作为能够以高速重写数据的非易失性存 储器器件，可变电阻型存储器器件已经弓丨起关注。作为可变电阻型存储器器件，已知所谓的ReRAM，其中在导电离子输入/输出 到/从布置在存储器元件内的导电膜时的电阻的改变与储存器状态关联(例如，参看 K. Aratani 等人的"A Novel Resistance Memory with HighScalability and Nanosecond Switching", Technical Digest IEDM 2007，783-786 页)。为了保证ReRAM的重写特性、保持特性等的可靠性并且为了将ReRAM进一步应用 到多数值(multiple-valued)的存储器，像在一般闪存等中，回顾了在写入操作或擦除操 作时，执行验证·读取操作的方法(例如，参见JP-A-200946364，JP-A-2002-260377和 JP-A-2005-510005)。在当执行一般闪存的验证读取操作时执行的电流的控制中，读取电流(感测电 流)近似恒定。因此，通过改变存储器晶体管的栅极电势，验证不同的阈值。该操作方法具 有以下优点。根据该操作方法，工作电流恒定，相应地，感测时刻、感测节点的负载等几乎不 取决于待验证的阈值。

发明内容
然而，根据ReRAM，存在与闪存所不同的限制。ReRAM的存储器元件仅具有两个端子。换句话说，仅具有电流流经的两个端子，其 对应闪存的源极端和漏极端，没有栅极端。此处，在验证操作时读出不同的电阻值的情况 下，假设在读取操作时施加到ReRAM的预充电电压(=VR)是恒定的，ReRAM的存储器元件 的电阻(单元电阻)是Rcell。在该情况下，读取电流变成(VR/Rcell)。这表示当单元电 阻Rcell改变时，读取电流改变。在ReRAM的情况下，单元电阻Rcell根据存储的信息的逻辑而有几个数字不同。因 此，出于上述原因，为了以高速执行验证·读取操作，如下所述感测时刻的控制是必须的。详细描述，当通过根据存储器元件中的放电降低位线的电势(下文中，称作BL电 势)来执行验证读取操作时，在要感测的电阻高的情况下，以低速执行在擦除/验证操作时 的BL电势的放电。因此，需要迟延感测时刻。在另一方面，在要感测的电阻低的情况下，以 高速执行写入·验证时的BL电势的放电。因此，需要提前感测时刻。当在写入·验证操作时感测时刻晚时，BL电荷消失。因此，很难执行正常感测操作。如上所述，最佳感测时刻根据待读出的信息的逻辑而不同，这不仅仅限于ReRAM 的情况。换句话说，当使用通过执行动态放电读取而不控制存储器晶体管的栅极的电压来 读出单元电流的量值的方法时，即使在不同于可变电阻型存储器的诸如快闪EEPROM的非 易失性存储器器件中，最佳感测时刻的滞后也会出现。下文中，将直接读取预充电电荷的放电速度而不将放电电流调整(regulate)为 近似恒定的方法(通过使用晶体管的栅极的电压等)称作“动态放电读取”。在动态放电读取的情况下，当最佳感测时间由控制感测放大器的激活时刻的电路 而控制时，控制电路的复杂性增加。因此，在执行所谓动态放电读取的非易失性存储器中，期望提供能够通过校正感 测时刻的滞后而以高速执行读取操作的非易失性半导体存储器器件。根据本发明的一个实施例的非易失性半导体存储器器件包括存储器元件；感测 放大器；以及负载电容改变单元。存储器元件是其中两个电极之间的电荷放电速度根据存储的信息的逻辑而不同 的元件。感测放大器通过将与所述存储器元件的电极之一连接的布线的放电电势与参考 电势相比较来检测信息的逻辑。负载电容改变单元根据由所述存储器元件读出的信息的逻辑来改变放电电势所 输入的所述感测放大器的感测节点的负载电容、或者所述感测节点的负载电容和参考电势 所输入的所述感测放大器的参考节点的负载电容两者。根据上述配置，负载电容改变单元根据由存储器元件读出的信息的逻辑来改变感 测放大器的感测节点的负载电容和参考节点的负载电容的其中之一或两者。将作为例子描 述其中读出信息的逻辑是任意的(“1”或“0”)的普通读取操作、例如读出信息的逻辑是 “1”的写入·验证读取操作和例如读出信息的逻辑是“0”的擦除/验证读取操作。在这三 种类型的读取操作中，感测时刻的最佳值彼此不同。例如，在作为例子的ReRAM的情况下， 存储器元件的电阻值在写入 验证操作时最低，其电阻值在擦除/验证操作时最高，并且电 阻值在正常读取时是其中间值。因此，在读取这些不同的电阻值时，根据信息的逻辑(“1” 和“0”之间的差别)由负载电容改变单元来确定最佳负载电容。因此，通过执行这三种类型的读取操作，可以近似均勻化放电速度。因此，可以将 感测放大器的感测时刻均勻化为近似恒定。根据本发明的实施例，在执行所谓动态放电读取的非易失性存储器中，可以提供 能够通过校正感测时刻的不匹配来以高速执行读取操作的非易失性半导体存储器器件。


图IA和图IB是第一至第六实施例和修改例子的共同的存储器单元的等效电路 图；图2是示出器件的两个相邻存储器单元部分的结构的截面图；图3A和图;3B是表示可变单元电阻(存储器元件)的截面和操作的图；图4是第一至第六实施例的共同的IC芯片(存储器器件)的方框图5是X选择器的电路图；图6是Y选择器的电路图；图7是示出两个WL驱动器单元的电路图；图8是CSW驱动器单元的电路图；图9是示出根据第一实施例的存储器元阵列的列的配置的图；图10示出根据第一实施例的工作波形图；图11示出对比例的工作波形图；图12示出另一个对比例的工作波形图；图13是表示对比例的放电曲线的计算结果的图；图14是表示根据第一实施例的放电曲线的计算结果的图；图15是说明第一修改例子的列的配置的图；图16是示出第一修改例子的另一列的配置的图；图17是示出根据第二实施例的列的配置的图；图18是表示在应用本发明的实施例之前的对比例的放电曲线的计算结果的图；图19是表示根据第二实施例的放电曲线的计算结果的图；图20是示出根据第三实施例的列的配置的图；图21A和图21B是图示图20中所示的电路的操作的图；图22是示出根据第四实施例的列的配置的图；图23A和图2 是图示图22中所示的电路的操作的图；图M是示出第五实施例及此后的对比例的配置的概念图；图25是示出通过使用单元电阻实现图M所示的概念的对比例的列的配置的图；图沈是表示对比例的CR放电曲线的曲线图；图27是表示根据对比例的CR放电时的感测电压的变化的曲线图；图28是表示当参考电阻进一步降低时的对比例的CR放电曲线的曲线图；图四是表示当参考电阻进一步降低时根据对比例的CR放电时的感测电压的改变 的曲线图；图30是表示对比例的恒流放电曲线的曲线图；图31是表示根据对比例的恒流放电时的感测电压的改变的曲线图；图32是表示当参考电阻进一步降低时根据对比例的恒流放电曲线的曲线图；图33是表示当参考电阻进一步降低时根据对比例的恒流放电时的感测电压的改 变的曲线图；图34是示出根据第五实施例的连接到一对位线的列的结构的电路图；图35是示出根据第六实施例的连接到一对位线的列的结构的电路图；图36是示出根据第七实施例的连接到一对位线的列的结构的电路图。
具体实施例方式将使用ReRAM作为例子以下列顺序描述本发明的实施例。1.第一实施例具有单端型感测放大器的存储器的基本实施例；2.第一修改例子BLI开关的器件改变的例子；
3.第二实施例作为具有单端型感测放大器的存储器的其中执行电荷转移 (transition)型放电的实施例；4.第三实施例其中使用另外的电容器作为未使用的BL的布线负载的具有单端 型感测放大器的存储器；5.第四实施例其中使用另外的电容器作为未使用的BL的布线负载的、具有含有 单端型感测放大器的存储器的位线分层结构的实施例；6.对比例第五实施例和其后的实施例的对比例及其缺点；7.第五实施例包括其中另外的电容器连接到差分感测放大器的感测节点侧和 参考节点侧两者的情况的实施例，；8.第六实施例其中调节布置在差分感测放大器的感测节点侧的另外的电容器 的实施例；9.第七实施例使用差分感测放大器的存储器的位线分层的结构的实施例。在根据本发明的一个实施例的非易失性半导体存储器器件中，感测放大器的感测 节点的负载电容(感测侧负载电容)或感测侧负载电容和参考节点的参考负载电容两者可 以被负载电容改变单元改变。下文中，将使用其中感测节点的负载电容被改变的情况作为 主要例子来描述根据此实施例的ReRAM，并且将在实施例中描述其中可以改变感测侧负载 电容和参考侧负载电容两者的情况。<1.第一实施例>[存储器单元的配置]图IA和图IB表示本发明的实施例的共同的存储器单元的等效电路。图IA和图 IB表示写入电流Iw的方向和擦除电流Ie的方向。然而，存储器单元的配置在附图中相同。图IA和IB所示的存储器单元MC具有一个用作“存储器元件”的存储器单元电阻 器Rcell以及一个存取晶体管AT。存储器单元电阻器Rcell的一端与板线(plate line)PL连接，其另一端与存取晶 体管AT的源极连接。此外，存取晶体管AT的漏极与位线BL连接，其栅极与用作“存取线” 的字线WL连接。在图IA和IB中，位线BL和板线PL被表示为互相垂直。然而，位线BL和板线PL 可以被布置成互相平行。图2表示与两个相邻存储器单元MC对应的部分的器件结构。图2是示意性的截 面图，并且阴影线不是附上的。没有具体提及的图2的空白部分由绝缘膜填充或配置另一 部分(其部分)。在图2所示的每个存储器单元MC中，存取晶体管AT形成在半导体衬底100中。详细描述，变成存取晶体管AT的源极(S)和漏极(D)的两个杂质区形成在半导体 衬底100中，并且由多晶硅等形成的栅极电极穿过布置在其之间的衬底区上的栅极绝缘膜 而形成。此处，栅极电极配置字线WLl和WL2。漏极(D)被两个存储器单元MC共用并且与由第一布线层(IM)形成的位线BL连接。在源极( ，重复堆叠插栓(plug) 104和接地垫片105 (由布线层形成)，在其上形 成存储器单元电阻Rcell。存储器单元电阻Rcell可以形成在多层布线结构的任何一层中。此处，单元电阻Rcell主要形成在第四到第五层上。存储器单元Rcell具有在较低电极101和变为板线PL的较高电极之间具有绝缘 膜102和导电膜103的膜配置(层压结构)。作为绝缘膜102的材料的例子，有SiN、Si02、Gd203等。作为导电膜103的材料的例子，有包括从铜、银和锆中选择的一种或多种的金属 元素的金属膜、合金膜(例如CuTe合金膜)、金属化合物膜等。此外，也可以使用除了铜、银 和锆之外的金属元素，只要其具有可容易电离的特性。此外，优选与铜、银和锆的至少之一 结合的元素是硫、硒和碲的至少之一。导电膜103被形成为“离子供应层”。图3A和;3B示出被添加了存储器单元电阻Rcell添加了电流方向和施加电压值的 例子的存储器单元电阻Rcell的放大图。图3A和;3B示出了其中绝缘膜102由Si02形成、并且导电膜103由基于CuI1e合 金的合金化合物(基于铜-碲的)形成的情况作为例子。如图3A所示，具有绝缘膜102侧作为阴极侧和导电膜103侧作为阳极侧的电压被 施加在较低电极101和较高电极(板线PL)之间。例如，位线BL接地为0[V]，例如+3[V] 被施加到板线PL。然后，包括在导电层膜103中的铜、银和锆被电离从而具有被拉到阴极侧的特性。 金属的导电离子被注入绝缘膜102。因此，绝缘膜102的绝缘特性退化，并达到具有根据该 退化的导电性。结果，写入电流Iw在图3A所示的方向上流动。该操作称作写入(操作) 或设置(操作)。与该情况相反，如图:3B所示，具有绝缘膜102侧作为正极侧并且导电膜103侧作 为负极侧的电压被施加在较低电极101和较高电极(板线PL)之间。例如，板线PL接地为 0 [V]，并且例如+1. 7 [V]被施加到位线BL0然后，注入到绝缘膜102中的导电离子被返回到导电膜103以便被复位到在其中 电阻值为高的写入之前的状态。该操作称为擦除(操作)或复位(操作)。在复位状态中， 擦除电流Ie在图3B所示的方向上流动。下文中，设置表示“充分地将导电离子注入到绝缘膜中”，复位表示“充分从绝缘膜 提取导电离子”。另一方面，任意定义作为数据的写入状态的状态(设置或复位)以及作为数据的 擦除状态的状态。在下面的描述中，其中绝缘膜102的绝缘特性退化、并且整个存储器单元电阻 Rcell的电阻值降低到充分水平的情况与数据的“写”(设置)相对应。相反，其中绝缘膜 102的绝缘特性返回到原始的初始状态、并且整个存储器单元电阻Rcell的电阻值增加到 充分水平的情况与数据的“擦除”(复位)相对应。此处，包括在图IA和图IB所示的存储器单元电阻Rcell的电路符号中的箭头的 方向通常与设置时(此处，写入时)的电流的方向相同。通过重复上述的设置和复位，实现了在高电阻状态和低电阻状态之间可逆地改变 存储器单元电阻Rcell的电阻值的二进制存储器。此外，存储器单元电阻Rcell即使当停 止施加电压时仍维持数据，由此用作非易失性存储器。实际上，在设置时，绝缘膜102的电阻值根据包括在绝缘膜102中的金属离子的量而变化。因此，绝缘膜102可以被视为其中存储并维持数据的“存储器层”。通过使用存储器单元电阻Rcell配置存储器单元并布置多个存储器单元，可以配 置可变电阻型存储器的存储器单元阵列。可变电阻型存储器由存储器单元阵列和驱动电路 (外围电路)配置。[IC芯片的配置]图4示出IC芯片的方框图。例示的半导体存储器器件具有存储器单元阵列1，在 存储器单元阵列1中，(M+1)个图IA至;3B所示的存储器单元被布置在行方向上，并且(N+1) 个存储器单元MC被布置在列方向上，从而形成矩阵样式。半导体存储器器件通过将存储器 单元阵列1及其外围电路集成在同一半导体芯片中而配置。此处，“N”和“M”是相对较大 的自然数，并且任意设置其具体数值。在存储器单元阵列1中，共同连接在行方上对准的(M+1)个存储器单元MC和存取 晶体管AT的栅极的(N+1)个字线mxo>至WXN>在列方向上以预定间隔布置。此外，共同 连接在列方向上对准的(N+1)个存储器单元MC和存取晶体管AT的漏极的(M+1)个位线 BL<0>至BL<M>在行方向上以预定间隔布置。此外，在列方向上以预定间隔布置(N+1)个板线PL，该(N+1)个板线PL共同连接 存储器单元电阻器Rcell的存取晶体管AT和在行方向的布置在其相对侧的节点。(N+1)个 板线PL的一端配置成公共的并且出现在存储器单元阵列1的外部。或者，(M+1)个板线PL 可以纵向布置在列方向上。如图4所示的外围电路包括X(地址)解码器(X解码器)2、也用作Y(地址)解 码器的预解码器(PRE解码器)3、ffL驱动器4、BLI开关5和CSW驱动器6。此外，外围电路 包括针对每列的感测放大器(感测Amp)7和I/O缓冲器(输入/输出缓冲器)9。此外，外 围电路包括写入 擦除驱动器(写入 擦除驱动器)10、控制电路11、板驱动器(PLATE驱 动器)12、逻辑块16和抵消(offset)电容添加电路17。基于电源电压生成不同电压的电 路、时钟信号生成控制电路等未在图4示出。此处，抵消电容添加电路17、用于控制抵消电 容添加电路17的控制电路11、通过切换控制抵消电容添加电路17和存储器单元阵列的电 源来控制抵消电容添加电路17和存储器单元阵列之间的连接的开关等对应根据本发明的 实施例的“负载电容偏移(shifting)单元”。至少抵消电容添加电路17的一部分，具体地， 另外的电容部分、其连接开关等可以被布置在存储器单元阵列1的内部。通过使用X选择器(未在附图中示出)作为X解码器2的基本单元来配置X解码 器2。X解码器2是解码从预解码器3输入的X地址信号并且向WL驱动器4发送基于解码 结果选择的X选择信号X_SEL的电路。X选择器将稍后详细描述。预解码器3将输入地址信号(地址)划分为X地址信号和Y地址信号。预解码器 3向X解码器2发送X地址信号X_SEL并且通过使用Y解码单元来解码Y地址信号。预解 码器3的Y解码单元由Y选择器(未在附图中示出)作为其基本单元而配置。预解码器3 是解码输入Y地址信号和基于解码结果选择的Y选择信号Y_SEL给CSW驱动器6的电路。 Y选择器将稍后详细描述。WL驱动器4包括字线WL的(N+1)个WL驱动器单元(未在附图中示出)。(N+1) 个字线mxo>至mxN>中的一个相应字线连接到每个WL驱动器单元的输出。根据从χ解 码器2输入的X选择信号X_SEL来选择一个WL驱动器单元。WL驱动器单元是当被选择时向与其输出连接的字线WL施加预定电压的电路。WL驱动器单元将稍后详细描述。CSff驱动器6由CSW驱动器单元作为其基本单元而配置。CSW驱动器6是驱动作 为用于控制BLI开关5的布线的列选择线CSL<0>至CSL<M>的电路。CSW驱动器单元将稍 后详细描述。BLI开关5例如是单个的NMOS晶体管(或PMOS晶体管)或一组如图4所示的由 转移栅(transfer gate)配置的开关51。此处，存在总共(M+1)个每个与各自的位线BL连 接的开关51。此处，配置BLI开关5的每个开关被假设为转移栅。写入·擦除驱动器10与I/O缓冲器9连接。写入·擦除驱动器10接收从I/O缓 冲器9接收从外部发送的数据作为输入，并且控制感测放大器7使得被维持在感测放大器 7中的数据可以根据输入数据来改变。感测放大器7的输出节点与I/O缓冲器9连接。感测放大器7将位线BL的电势 的变化同参考电势相比较，其中位线BL的电势经过处于接通(ON)状态的开关51输入。控制电路11接收写使能信号WRT、擦除使能信号ERS和数据读取信号RD作为输 入，并且基于该三个信号而工作。控制电路11具有下列五种功能。(1)通过向布置在WL驱动器4内部的每个WL驱动器单元提供WL选择使能信号 WLE来控制字线的功能；(2)通过经预解码器3(或直接)控制CSW驱动器6来单独使得开关51导电或不 导电的功能；(3)通过在写入或擦除数据时向写入 擦除驱动器10提供写使能信号WRT或擦除 使能信号ERS来控制工作电压的供应的功能；(4)通过在写入或擦除数据时在需要时向板驱动器12提供写使能信号WRT或擦除 使能信号ERS来控制工作电压的供应的功能；(5)通过在验证操作时控制逻辑块16来设置禁止控制的初始数据的功能。在图4中仅示出由控制电路11输出的各种控制信号的附图标记，电平的详细改变 将稍后描述。[控制系统电路]接下来，将描述作为X解码器2的基本配置的X选择器和作为预解码器3的Y解 码器功能的基本配置的Y选择器。随后，将描述作为WL驱动器4的基本配置的WL驱动器 单元。图5示出X选择器20的电路的例子。图5所示的X选择器20由布置在前一级的 四个反相器INVO至INV3、布置在中间级的四个NAND电路NANDO至NAND3和其他四个连接 在后一级的反相器INV4至INV7而配置。X选择器20是接收X地址位XO和Xl作为输入并 且根据解码结果激活X选择信号X_SEL0至X_SEL3的任一个(例如将其设置为高电平)的 电路。图5是两位解码的例子。然而，X解码器2可以被实现为根据输入的X地址信号的 位数、通过将图5所示的配置扩展或开发成多级来响应不同于两位的位的输入。图6示出Y选择器30的电路的例子。例示的Y选择器30由布置在前一级的四个 反相器INV8至INVll、布置在中间级的四个NAND电路NAND4至NAND7和其他四个连接在后 一级的反相器INV12至INV15而配置。Y选择器30是接收Y地址位YO和Yl作为输入并且 根据解码结果激活Y选择信号Y_SEL0至Y_SEL3的任一个(例如将其设置为高电平)的电路。图6是两位解码的例子。然而，预解码器3可以被实现为根据输入的Y地址信号的位 数、通过将图6所示的配置扩展或开发成多级来响应不同于两位的位的输入。图7是示出两个WL驱动器单元4A的电路图。例示的所布置的WL驱动器单元4A 的数量与在列方向在WL驱动器4内部布置的单元的数量(N+1)相同。该(N+1)个WL驱 动器单元4A根据图5所示的由X选择器20选择(激活)的一个X选择信号X_SEL0或X_ SELl等来工作。札驱动器单元4A根据X选择信号X_SEL0或X_SEL1来激活字线WX0>至 WL<1> 的之一。图7例示的虬驱动器单元4A由NAND电路NAND8和反相器INV16而配置。WL选 择使能信号WLE被输入到NAND电路NAND8的一个输入，并且X选择信号X_SEL0或X_SEL1 被输入到其另一个输入。此外，NAND电路NAND8的输出与反相器INV16的输入连接。与反 相器INV16的输出连接的字线mxo>或mxi>被激活或禁止活动。图7所示的WL选择使能信号WLE由图4所示的控制电路11生成并且被提供给行 解码器4。图8示出对应两个CSL驱动器单元6A的电路的例子。例示的CSL驱动器单元6A 由NAND电路NAND12和与NAND12的输出连接的反相器INV21而配置。BLI使能信号BLIE被 输入到NAND电路NAND12的一个输入，并且由图6所示的Y选择器30选择(激活)的一个 Y选择信号Y_SEL0或Y_SEL1被输入到NAND电路NAND12的另一个输入。当Y选择信号Y_ SELO或Y_SEL1和BLI使能信号BLIE被一起激活时(被设置为高电平)，NAND电路NAND12 的输出处于低电平。因此，与反相器INV21的输出连接的列选择线CSL<0>或CSL<1>的电 势变换成激活的电平(在该例子中是高电平)。列选择线CSL<0>或CSL<1>的电势，如图4 所示，与相应的NMOS晶体管72的栅极连接。图8所示的BLI使能信号BLIE由图4所示的控制电路11生成，并且被提供给CSW 驱动器6。[列电路的配置和用于添加抵消电容的配置]图9中，根据本实施例的列电路的配置的示意图与图4所示的抵消电容添加电路 17的电路的例子一起示出。在图9例示的配置中，为了便于描述，存储器单元电阻Rcell 表示包括对于一个位线BL的包括低电阻存储器单元和高电阻存储器单元的两个存储器单 元。低电阻存储器单元的存取晶体管的栅极与字线WLl连接，高电阻存储器单元的存取晶 体管的栅极与字线WL2连接。在图9中，位线BL的负载电容由附图标记“Cbl”指示的等效 电容表示。配置BLI开关5(图4)的开关51连接在位线BL和感测放大器7A的感测节点(非 反相的输入“ + ”)之间。在图9中，感测节点的电势由感测节点电势Vo表示。预定的参考 电势Vref被输入到感测放大器7A的反相的输入“-”。控制读取施加电压VR的施加的预充电晶体管(PMOS) 71连接到感测节点。虽然未 在图4中示出，但是预充电晶体管71的栅极根据从控制电路11提供的预充电信号(/PRE) 而被控制。或者，预充电晶体管71可以连接到位线BL侧。读取施加电压VR被设置为读取 干扰不出现在与作为读取数据的目标的位线BL连接的存储器单元不同的存储器单元中的 电平。图9所示的抵消电容添加电路17的基本配置包括多个(此处四个)另外的电容器Coffset和多个(此处四个)控制另外的电容器与感测节点的连接的开关171。开关171在 本例子中由转移栅配置。这样，多个(此处四个)反转作为转移栅的控制信号的电容器选择 信号Csel<0>至Csel<3>的反相器被布置。例如电容器选择信号Csel<0>至Csel<3>(= Csel<3:0>)基于抵消电容添加电路17内部的写入·使能信号WRT和擦除使能信号ERS生 成，其中写入使能信号WRT和擦除使能信号ERS从图4所示的控制电路11提供。如上所述，图9所示的配置特征在于位线BL和感测节点电势Vo通过开关连接作 为低电阻连接，此外，布置了可以被切换到感测节点电势Vo的另外的电容器Coffset。虽 然未在附图中具体示出，但是另外的电容器Coffset的配置由MOS电容(栅极电极和沟道 之间的电容)、栅极和源极或漏极之间的重叠电容等实现。当布局区充足时，另外的电容器 Coffset可以由MIM电容器配置。[读取操作]图10表示根据第一实施例的读取操作时的电压和信号的波形图。当字线WL处于 “L”的禁止活动(OFF)电平时，预充电信号(/PRE)处于“L”的激活电平，并且感测节点电势 Vo和BL电势被读出以便以施加电压VR充电。接下来，字线WLl被激活(0N)，并且预充电 信号(/PRE)被释放为“H”的禁止活动电平。因此，感测节点电势Vo和BL电势在存储器单 元中从作为其开始点的时间Tl开始放电。假设字线WLl是处于低电阻状态的存储器单元。 此时，由于电容器选择信号Csel<3:0> = #E,即另外的电容器Coffset，感测节点电势Vo的 负载处于增加的状态。因此，存在感测节点电势Vo的放电速度(rate)下降的效果。接下来，当字线WL2导通时，类似地，感测节点电势Vo和BL电势在存储器单元中 从作为其开始点的时间T2开始放电。假设字线WLl是处于高电阻状态的存储器单元。此 时，由于电容器选择信号Csel<3:0> = #3,即另外的电容器Coffset，感测节点电势Vo的负 载处于降低的状态。因此，存在感测节点电势Vo的放电速度增加的效果。如上所述，在另外的电容器Coffset之间切换使得抵消由于存储器单元的电阻引 起的感测节点电势Vo的放电速度的差的方法是根据本实施例的读取方法的关键点。[对比例]下文中，通过将上述读取方法同对比例比较，将进一步阐明放电速度被均勻化以 便允许感测时刻一致的本发明的实施例的优点。图11示出在不执行另外的电容器Coffset 之间的切换(另外的电容器Coffset的电容被固定为小的值)的情况下的波形图。在图11 的情况下，在当高电阻读取操作从作为其开始点的时间T2开始执行时的放电中，放电速度 与图10的情况中的放电速度相等。另一方面，可以知道，在当低电阻读取操作从作为其开 始点的时间Tl开始执行时的放电中，电荷立即消失。假设感测时刻被设置为足够使得BL 电势根据从图10和图11所示的T2作为其开始点而执行的放电而落在参考电势Vref以下 的时刻。在该情况下，在从图11所示的时间Tl作为其开始点执行的低电阻读取操作中，难 以感测到电势。图12示出在不执行另外的电容器Coffset之间的切换并且另外的电容器Coffset 的电容被固定为大的值的情况下的波形图。在图12的情况下，在当低电阻读取操作从时间 Tl作为其开始点执行时的放电中，放电速度适合于通过使用感测放大器的读出操作。然而， 在当高电阻读取操作从时间T2作为其开始点执行时的放电中，另外的电容器Coffset的设 置电容值太大。因此，感测节点电势Vo的负载高，感测速度极度降低。
[基于具体例子的本发明的实施例的优点]接下来，将通过使用具体阻值以定量的方法描述本发明的实施例的优点。此处，假 设在将读出的BL电压VR提供给感测节点电势Vo时的感测放大器输入部分的负载电容(不 包括位线负载的负载的电容)为Cload。在该情况下，在(SA输入部分)的负载电容Cload 的电荷被ReRAM(电阻)动态放电时的感测节点电势Vo由下列公式(1)表示。Vo = VRXexp {-(Time ) / (Rcell XCload)} (1)此处，“(Time)”表示放电时间。假设Rcell (在写入验证读取操作时)=10[ΚΩ]、 Rcell (在普通读取操作时)=100[ΚΩ]，并且Rcell (在擦除验证读取操作时)=1[ΜΩ]。图13是未应用本发明的实施例的情况的放电特性图，其中Cload = 100[fF]恒 定。此时，例如，当感测时刻是40[ns]时，对于普通读取操作和低电阻读取操作，Vo=大约 O [V]，并且难以确定信息。即使当缩短从放电开始到感测时刻的时间时，普通读取操作的放 电速度高，并且低电阻读取操作的放电速度更高。这样，难以设置最佳感测时刻。图14是在通过控制图9所示的抵消电容添加电路17而减轻放电速度的差的情况 下的放电特性图。根据基于读出信息的逻辑确定的读取操作的类型来控制抵消电容添加电 路17。换句话说，抵消电容添加电路17依赖于读取操作是普通读取操作(逻辑=任意)、写 入验证读取操作(逻辑=“1”)还是擦除验证读取操作(逻辑=“0”)来选择另外的电容 Coffset的最佳值，并且将对应的另外电容添加到感测节点的负载。图14表示在通过仿真 计算获取的加法之后的放电曲线。此外，类似于图13的情况，单元电阻Rcell (在写入验证 读取操作时)=10[ΚΩ]、Rcell (在普通读取操作时)=100[KΩ ]以及Rcell (在擦除验 证读取操作时)=1[ΜΩ]。此外，Cload(在写入验证读取操作时)=1500[fF]、Cload(在 普通读取操作时)= 300[fF]以及Cload(在擦除验证读取操作时)=100[fF]。从图14中，显然在大约10[ns]到大约50[ns]的放电时间的宽时刻范围内，没有 出现电荷的消失，并且也确保了感测节点电势Vo的电压幅度。因此，感测时刻可以设置在 例如大约10 [ns]到大约50 [ns]的范围内。<2.第一修改例子〉接下来，将描述关于BLI开关的第一实施例的修改例子。图15表示包括第一修改 例子的第一列配置的电路图。在图15所示的配置中，连接感测节点电势Vo和位线BL的开 关51从转移栅(第一实施例)改变为NMOS晶体管。图16表示包括第一修改例子的第二列配置的电路图。在图16所示的配置中，连 接感测节点电势Vo和位线BL的开关51从转移栅(第一实施例)改变为PMOS晶体管。具有第一列和第二列配置的开关51用作通过低电阻来连接感测节点电势Vo和位 线BL的开关。因此，上述开关具有与第一实施例的转移栅(开关51)的功能相同的功能。 然而，在如下电压范围和元件的数量方面存在差异，在该电压范围中，感测节点电势Vo和 位线BL可以通过低电阻连接。取决于工作电压范围，从成本的角度看，可以用转移栅替换 具有第一列配置的NMOS晶体管或具有第二列配置的PMOS晶体管。<3.第二实施例>图17表示包括根据第二实施例的列配置的电路图。在图17例示的列配置中， 当与图9所示的列配置相比较时，NMOS开关52被添加在感测节点电势Vo和位线BL之 间。电压VGATE被施加到NMOS开关52的栅极作为“箝位电压”。因此，BL电势被箝位到{VGATE-Vgs ( = VR)}的电势。在图9，预充电电压由附图标记“VR”表示。但是，可以被设 置为不同电压的预充电电压Vpre被施加到再充电晶体管71的源极。
作为该系统的一个特性，通过固定BL电势，在感测节点电势Vo侧确保了感测电压 的大幅度。关于这点，在第一实施例中，感测电压的幅度的最大值是0[v]到读取施加电压 VR。相反，在第二实施例中，由于感测电压的幅度是0[V]到预充电电压Vpre (对Vpre没有 限制)，因此可以进行电压设置从而增加感测电压的幅度。此外，在这种类型中，在感测操 作中，当随着感测节点电势的增加而切断NMOS开关52时，此后，感测节点的电容负载和位 线BL的电容负载互相分开。因此，感测节点的电容负载降低从而适合高速操作。通常，这 种类型称为“电荷转移类型”等。同样在电荷转移类型中，可以有效执行在第一实施例中执行的另外的电容器 Coffset及其开关的连接。工作控制方法和工作波形图与第一实施例中的相同。这样，下文 中，将仅给出定量的对比。假设感测节点的电容负载是Cload，感测节点的预充电电压Vpre是1. 8 [V]，读取 施加电压VR是0. 1 [V]。在该情况下，在(SA输入部分的)电容负载Cload的电荷在ReRAM 单元(电阻)中动态放电时的感测节点的电势Vo被表示为下列公式O)。Vo = Vpre- {(Time) * (VR/Rcell) /Cload} (2)此处，“(Time)”表示放电时间。假设Rcell (在写入验证读取操作时)=10[ΚΩ]、 Rcell (在普通读取操作时)=100[KΩ ]以及Rcell (在擦除验证读取操作时)=1[ΜΩ]。图18是未应用本发明的实施例的情况的放电特性图，其中Cload = 100[fF]被固 定为恒定。在电荷转移类型中，放电关于时间线性变化(以直线的形状)。此时，可以设置 感测时刻的时间范围几乎不存在。因此，难以确定信息。图19是其中通过控制图17所示的抵消电容添加电路17减轻放电速度的差的情 况的放电特性图。根据基于读出信息的逻辑确定的读取操作的类型来控制抵消电容添加电 路17。换句话说，抵消电容添加电路17依赖于读取操作是普通读取操作(逻辑=任意)、写 入验证读取操作(逻辑=“1”)还是擦除验证读取操作(逻辑=“0”)来选择另外的电容 Coffset的最佳值，并且将对应的另外的电容添加到感测节点的负载。图19表示在通过仿 真计算获取的加法之后的放电曲线。此外，类似于图18的情况，单元电阻Rcell (在写入验 证读取操作时)=10[KQ]、Rcell (在普通读取操作时)=100 [K Ω ]以及Rcell (在擦除验 证读取操作时)=1[ΜΩ]。此外，Cload (在写入验证读取操作时)=200 [fF]、Cload (在 普通读取操作时)=50[fF]以及Cload(在擦除验证读取操作时)=10[fF]。从图19中，显然在大约10[ns]到大约60[ns]的放电时间的宽时刻范围内，没 有出现电荷的消失，并且还确保了感测节点电势Vo的电压幅度。因此，可以在例如大约 10[ns]到大约60[ns]的范围内设置感测时刻。<4.第三实施例〉图20表示成为第三实施例的前提的列结构图。在图20例示的列结构中，布置在列 方向的存储器单元列共享一个感测放大器7A。具体地，直到目前描述的列配置图(图9和 图15至图17)所示的抵消电容添加电路17被布置在图4所示的存储器单元阵列1外部， 并且一个另外的存储器单元列被布置在该部分中。下文中，现有的位线BL由较高位线BLu 表示，另外的存储器单元列的位线由较低位线BLd表示。
在这样的SA共享列结构中，通过使用感测放大器7A来执行读取操作的存储器单 元列是较高位线Blu和较低位线BLd之一。换句话说，当较高位线BLu是读出操作的目标 时，不使用较低位线BLd。另一方面，当较低位线BLd是读出操作的目标时，不使用较高位线 BLu。这样的SA共用结构是已知的结构。通常，未使用的存储器单元列的位线通过开关 51与作为操作目标的存储器单元列的位线的负载分离以便减少操作。在该实施例中，通过控制如上所述分离位线的负载的情况和没有刻意分离位线的 负载的情况，实现了等效于上述其他实施例的抵消电容添加电路17(图9等)的电容添加 功能的功能。虽然抵消电容添加电路17(图9等)可以设置另外的电容器Coffset的多个 电容值，但是在此情况下，仅有一种类型的另外的电容值(仅未使用的存储器单元列的位 线的负载的电容值)。因此，切换位线的负载的电容等的开关也对应于根据本发明的实施例 的“负载电容改变单元”的一部分。图21A和图21B表示与图20类似的图，其中作为操作目标的位线由粗线表示，并 且添加了开关51的导通和截止状态。作为图21A和图21B表示的具体例子，将以定量的方 式描述电容控制操作。在图21A和21B中，当选择了布置在感测放大器7A的较高侧的低电 阻存储器单元时，字线WLl处于接通状态，字线WL2处于断开状态。此时，布置在感测放大 器7A的较低侧的位线BLu处于非工作(字线WL3和WL4处于断开状态)。处于非工作的 较低位线BLu被用作另外的电容器Coffset。当如图21A所示工作时，另外的电容Coffset =Cbl，感测节点的电容负载变成(Cload+2*Cbl)。另一方面，如图21B所示，当选择了布置在感测放大器7A的较高侧的高电阻存储 器单元时，字线WL2改变为接通状态，字线WLl改变为断开状态。此外，在图21A中导通的 较高开关51u和较低开关51d中，较低开关51截止。因此，另外的电容Coffset = O [V]，感 测节点的电容负载变成(Cload+l*Cbl)。<5.第四实施例〉在第四实施例中，与上述第三实施例类似，未使用的布线电容用作另外的电容。然 而，在第三实施例中，另外的电容的值的变化不够充分。因此，解决该问题的实施例将作为 第四实施例来描述。图22表示变为第四实施例的前提的列配置图。图9和图15至图17所示的位线 没有分层。相反，在如图22所例示的列配置中，根据本实施例，在其他实施例中以附图标记 “BL”表示的位线被分层为全局位线GBL和局部位线LBL。全局位线GBL与感测放大器7A连 接，多个(此处四个)存储器单元行与一个全局位线GBL并行连接。此处，图9和图15至 图17所示的(位线阻隔)开关51被布置在每个存储器单元行和全局位线GBL的连接位置 处的开关51_1至51_4替代。开关51_1至51_4是用作图9等所示的开关51和开关171的开关。换句话说， 这四个并行开关用作对于包括作为读取操作目标的存储器单元的存储器单元行的图9所 示的开关51等的功能，以及用作对于未使用的存储器单元行的图9所示的开关171的功 能。在未使用的存储器单元行中，与开关51_1至51_4的各端连接的局部位线LBLl至LBL4 的电容负载完成了等效于布置在如图9等所示的抵消电容添加电路17内的另外的电容器 Coffset的功能。
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在上述位线分层的结构中，通过使用感测放大器7A执行读取操作的存储器单元 通过导通开关51_1至51_4之一并截止其他的开关来选择包括存储器单元的存储器单元 行。因此，一个局部位线LBL通过全局位线GBL与感测放大器7A的感测节点连接。此外， 通过导通共享与该感测节点连接的局部位线LBL的多个存储器单元的一个位线，选择作为 操作目标的存储器单元。图23A和图2 表示与图22类似的图，其中与感测节点电连接的分层的位线由粗 线表示，并且添加了开关的导通和截止状态。作为图23A和图23B中表示的具体例子，将以 定量的方式描述电容控制操作。图23A和图2 是其中字线WL3或字线WL4被导通并且与 其连接的低电阻存储器单元被选择的例子。当与低电阻读出存储器单元连接的字线WL3接通时，其他字线被断开。此外，由于 需要感测节点的负载电容的添加，因此所有开关51_1至51_4被导通。在如图23A所示的 状态中，另外的电容Coffset = 3*Cbl，感测节点的电容负载变成(Cload+Cgbl+4*Cbl)。此 处，“Cgbl”表示全局位线GBL的负载电容。图2 表示与字线WL4连接的高电阻存储器单元被选择的情况。在该情况中，当 执行高电阻读取操作时，期望感测节点的电容负载降低。这样，如在低电阻读取操作中，不 使用非工作的BL。在如图2 所示的状态中，另外的电容Coffset = 0，感测节点的电容负 载变成(Cload+Cgbl+l*Cbl)。根据上述第一至第四实施例和第一修改例子，在执行所谓动态读取操作的ReRAM 中，增加了单端型感测放大器的时刻设置的范围。因此，获得能够以容易的方式实现故障 (malfunction)的设计余量的有益效果。下文中，将描述根据本发明的实施例的、具有差分放大型感测放大器的ReRAM。在 差分放大型感测放大器的情况中，诸如电阻或电容的参考节点的负载被改变以便增加参数 的数量。因此，需要通过以定量的方式使用数值公式来描述根据本发明的实施例的优点。因 此，在以下给出的实施例的描述之前，首先将描述没有应用本发明的实施例的对比例。<6.对比例〉在差分放大型感测放大器的验证读取操作中，与单端型类似，重复写操作，直到低 电阻状态电阻Rset的值小于设置 验证阈值(Rth-set)。然后，当条件“Rset < (Rth-set)，， 满足时，写操作成功。另一方面，在高电阻状态验证·读取操作中，重复写操作直到复位电 阻Rreset的值大于复位 验证阈值(Rth-reset)。然后，当条件“Rreset > (Rth-reset) ” 满足时，写操作成功。当普通数据读取操作的确定阈值是Rth时，(Rth-set) < Rth < (Rth-reset)。 因此，在设置·读取操作中、普通读取操作中和复位·读取操作中的确定阈值具有不同于 (Rth-set)、Rth 禾口(Rth-reset)的值。此处，{Rth- (Rth-set)}禾口 {(Rth-reset) -Rth}是 Rset 禾口 Rreset 的可靠度余量。如上所述，即使非易失性类型的二进制存储器也需要多数读取电路。此外，用于读 取除了二进制存储器的值之外的多个值的复杂读取电路也是以多个值写入数据的存储器 所需的。图M是示出根据该对比例的多值读取电路的实施的例子的电路图。在如图对所 示的电路中，没有清楚示出差分放大型感测放大器7B的具体配置。然而，差分放大器型感测放大器具有其中对每个阈值执行在参考电阻之间的切换的电路配置。在图M所示的电路中，存在如下缺点。作为确定两个电阻器之间的量值关系的差 分感测放大器7B，可以使用如图25所示的电路。图M所示的存储器单元由一个二极管D 和一个可变电阻R配置。另一方面，图25所示的存储器单元由一个晶体管T和一个可变电 阻R配置。虽然存在这样的差异，作为差分感测放大器7B，在两电路中可以使用相同的存储 器单元。如图25所示，控制向一对位线BL和/BL的预充电电压Vpre的供应的预充电电路 与差分感测放大器7B的两个输入连接。此外，存储器单元电阻Reel 1或参考电阻Rref通过 选择开关51A或51B以及存取晶体管AT连接到两个感测输入端的每个。具体地，存储器单 元电阻Rcell通过位线BL与差分感测放大器7B的非反相的输入“ + ”连接。参考电阻Rref 通过互补位线/BL与反相-输入“_”连接。在该电路中，在差分感测放大器7B的输入被预充电在Vpc之后，通过使用选择开 关经过Rcell和Rref对该输入放电，并且放电电势差由感测放大器7B读出。此处，与感测放大器7B的输入连接的电容器C表示等效电容。这样，总电容可以 是电路的寄生电容或通过实际添加电容器提供的电容。图25所示的电路使用MOS晶体管 作为选择开关51A和51B。然而，可以使用双极型晶体管作为选择开关。该电路根据选择开关51A和51B的工作区而执行不同的操作。当选择开关51A和 51B工作为电阻时，电路根据由电容C和电阻R(具有Rcell或Rref作为其主元件的总电 阻)确定的时间常数τ而放电(CR放电)。此时，作为电阻器的选择开关51Α和51Β的操 作表示在开关是MOS晶体管的情况下在线性区中的操作和在开关是双极型晶体管的情况 下在饱和区中的操作。为了允许选择开关51Α和51Β工作为恒流源，控制选择开关使得其在开关是MOS 晶体管的情况下被用在饱和工作区中或者在开关是双极型晶体管的情况下被用在非饱和 工作区中。在该情况下，放电速度由恒流源控制。因此，执行具有恒定速率的恒流放电。可 以通过选择开关的栅极的电压值或其基极的电压来控制选择开关的工作区。图沈表示在执行CR放电的情况下的放电曲线。放电电压V可以被表示为以下公 式⑶。V = Vpre*exp {_t/ (C*R)} (3)此处，假设存储器单元的存取晶体管AT的电阻、选择开关51A和51B的电阻和布 线电阻足够低并且将被忽略。在图26中，Vpre = 1[V]，X轴被t/τ ( τ = ORref)标准化。在图沈中，示出在 R = Rref的参考电压的曲线和在Rcell = 1. 2*Rref以及Rcell = 0. 8*Rref两种类型的检 测的电压的曲线。Rcell量值的改变对应于在图M的情况下在电阻RO至R3之间的切换。图27示出在检测的电压和参考电压之间的差，即感测电压Δ [V]的改变。如图27 所示，感测电压△ [V]从感测放电的开始上升。然而，当进一步的时间经过时，放电完成，感 测电压消失。在t= τ =C*Rref处获得最大感测电压。因此，该时刻(存储器在水平轴 的1.0处)变为最佳感测时刻。接着，将考虑其中Rcell下降到(0. 5*Rref)的情况。在图观和图四中示出针对 该情况的CR放电曲线和感测电压的改变。在参考侧的单元电阻改变到(0. 5*Rref)的情况下，如图观和图四所示，最佳感测时刻提前到(0. 5*C*Rref)。虽然未在图中示出，但是在 参考电阻改变到(2*Rref)的情况下，最佳感测时刻迟延到(2*C*Rref)。图30表示对于恒流放电的情况的CR放电曲线。该情况的放电电压V被表示为以 下公式。V = Vpre-VR^t/ (C*R) (4)此处，假设存储器单元的存取晶体管AT的电阻、选择开关51A和51B的电阻和布 线电阻足够低并且将被忽略。在图30中，读取施加电压VR是一对位线的电压，即施加在存储器单元和参考元之 间的电压。在图30中，Vpre = 1 [V]并且VR = 0. 1 [V]，X轴被t/ τ ( τ = ORref)标准 化。在图28中，示出在R = Rref处的参考电压的曲线和在Rcell = 1. 2*Rref以及Rcell =0. 8*Rref处的两种类型的检测的电压的曲线。图31示出检测的电压和参考电压之间的差，即感测电压Δ [V]的改变。如图31 所示，感测电压△ [V]从感测放电的开始上升。然而，当进一步的时间经过时，放电完成，感 测电压消失。可以就在感测电压的消失前获得最大感测电压。但是，难以管理就在感测电 压的消失之前的时间。因此，通常，作为在图31表示的例子中接近(t = 5* τ = 5*C*Rref) 的时刻的电压和时间的中心变成最佳感测时刻。接下来，在恒流放电中，将考虑其中Rcell降低到(0. 5*Rref)的情况。在图32 和图33中示出针对该情况的恒流放电曲线和感测电压的改变。在其中参考侧的单元电阻 变为(0. 5*Rref)的情况下，如图32和图33所示，最佳感测时刻提前到(0. 5*5*C*Rref)。 虽然未在图中示出，但是在其中参考电阻改变到(2*Rref)的情况下，最佳感测时刻迟延到 (2*5*C*Rref)。如上所述，当Rref改变时，需要改变CR放电和恒流放电两者中的感测时刻。因此， 存在的缺点是，需要改变感测时刻的电路。此外，由于感测时刻改变，存在吞吐量变化的缺 点。此外，通过布置多个具有根据多值级别的高准确度的参考电阻器，存在在成本方面的缺
点ο<7.第五实施例〉图34表示根据本发明的第五实施例的一对位线的配置。当将图34所示的配置与 图25所示的对比例相比较时，添加了设置电容开关18S、复位电容开关18R和另外的电容器 Coffset0在该例子中，示出其中两个电容开关18S和18R是NMOS晶体管的情况。然而，两 个电容开关18S和18R可以是PMOS晶体管或转移栅。这些添加的电容开关和另外的电容 器对应于根据本发明的实施例的“负载电容改变单元”的一部分。设置电容开关18S和复位电容开关18R与该对位线BL和/BL串联连接，并且另外 的电容器Coffset连接在布置在开关之间的节点与参考电势线(例如GND线)之间。根据 从图4所示的控制电路11提供的设置读取信号SET控制设置电容开关18S。根据从图4所 示的控制电路11提供的复位读取信号RSET控制复位电容开关18R。在图34所示的配置中，在普通读取操作中，控制信号使得SET = L并且RESET = L。此时，电容开关18R和18S两者被截止。因此，感测节点输入的电容和参考输入的电容 两者具有等效于位线或互补位线的电容值Cbl的值。在设置验证·读取操作中，控制信号使得SET = H并且RESET = L。因此，为了允许设置电容开关18S导通，关于节点输入的电容变成(Cbl+Coffset)，参考输入的电容变成 Cbl。另一方面，在复位验证·读取操作中，控制信号使得SET = L并且RESET = H。 因此，要被导通的电容开关改变，感测节点输入的电容变成Cbl，参考输入的电容变成 (Cbl+Coffset)。参考电阻器Rref在普通读取操作、设置验证·读取操作和复位验证·读取操作之 间不改变。换句话说，根据本发明的实施例，使用相同的参考电阻器。如上，设置读取信号 SET和复位读取信号RSET的电平(“H”和“L”)的组合表示操作的类型，诸如普通读取操 作、设置验证·读取操作和复位验证 读取操作。因此，另外的电容值经过两个信号的电平 的组合根据读出信息的逻辑而改变。根据该实施例，不同于目前为止描述的实施例，不仅感 测放大器的感测节点的另外的电容值、而且参考节点的另外的电容值改变。[CR放电读取操作中的电势和感测时刻]在上述三种类型的读取操作中，感测节点的电势Vo (感测输入)、参考节点的电势 Vr (参考输入)和感测时刻(tS)可以基于关于上述CR放电电压的等式(3)定义如下。首先，在普通读取操作(SET = L和RESET = L)的情况下，满足以下等式(5_1)至 (5-3)。Vo = Vpre*exp{-t/(Cbl*Rcell)} (5-1)Vr = Vpre*exp {_t/ (Cbl^Rref)} (5-2)(tS) = Cbl*Rref (5-3)在设置验证读取操作(SET = H和RESET = L)中，满足以下等式(6_1)至(6_3)。Vo = Vpre*exp[_t/{ (Cbl+Coffset) *Rcell}] (6-1)Vr = Vpre=Kexp {-t/ (Cbl^Rref)}= Vpre*exp[_t/{((Cbl+Coffset)* (Rref^Cbl)/(Cbl+Coffset))} ] (6—2)tSset = Cbl*Rref (6-3)在设置验证·读取操作中，Rref固定，参考电阻器的电阻值降低到{Rref*Cbl/ (Cbl+Coffset)}作为通过添加Coffset的等效值。然而，参考输入的电压与普通读取操作 中的电压相同。因此，感测时刻没有与普通读取操作的感测时刻不同。在复位验证读取操作中(SET = L和RESET = H)，满足以下等式(7_1)至(7_3)。Vo = Vpre*exp{_t/(Cbl^Rcell)}(7-1)Vr = Vpre*exp[_t/{(Cbl+Coffset)*Rref}]= Vpre*exp[_t/{Cbl*(Rref*(Cbl+Coffset)/Cbl)}](7-2)tSreset = (Cbl+Coffset)*Rref (7-3)如上，在复位验证·读取操作中，Rref固定，参考电阻器的电阻值增加到 {Rref*(Cbl+Coffset)/Cbl}作为通过添加Coffset的等效值。在该情况下，参考输入的电 压改变。因此，感测时刻延迟了 {(Cbl+Coffset)/Cbl}倍。根据该实施例，如上，通过在Coffset的连接之间切换同时固定参考电阻器Rref， 可以进行包括普通读取操作、设置验证·读取操作和复位验证·读取操作的三值读出操作。 在普通读取操作和设置验证读取操作中，可以在相同的感测时刻执行读取操作。
虽然添加了元件，但是到不同电容值的切换可以类似如下方法执行，在该方法 中，在设置验证读取操作中执行切换到Coffsetl，在复位验证 读取操作中执行切换到 Coffset2。在该情况下，虽然元件的数量增加，但是设置阈值的自由度增加。[恒流放电读取操作中的电势和感测时刻]在上述三种类型的读取操作中，感测节点的电势Vo (感测输入)、参考节点的电势 Vr (参考输入)和感测时刻tS可以基于关于上述恒流放电电压的公式(4)定义如下。在普通读取操作中(SET = L和RESET = L)，当Vpre = 10*VR时，满足以下等式 (8-1)至(8-3)。Vo = Vpre-VR^t/(Cbl^Rcell)(8-1)Vr = Vpre-VR^t/(Cbl^Rref)(8-2)tS = 5*Cbl*Rref (8-3)在设置验证 读取操作(SET = H和RESET = L)中，满足以下等式(9_1)至(9_3)。Vo = Vpre-VR^t/{(Cbl+Coffset)*Rcell}(9-1)Vr = Vpre-VR^t/(Cbl^Rref)= Vpre_VR*t/[{(Cbl+Coffset)* (Rref^Cbl)/(Cbl+Coffset)}](9-2)tS = 5*Cbl*Rref (9-3)在设置验证·读取操作中，Rref固定，参考电阻器的电阻值降低到{Rref*Cbl/ (Cbl+Coffset)}作为通过添加Coffset的等效值。然而，参考输入的电压与普通读取操作 中的电压相同。因此，感测时刻没有与普通读取操作的感测时刻不同。在复位验证·读取操作(SET = L和RESET = H)中，当Vpre = 10*VR时，满足以 下等式(10-1)至(10-3)。Vo = Vpre-VR^t/(Cbl^Rcell)(10-1)Vr = Vpre-VR^t/{(Cbl+Coffset)*Rref}= Vpre_VR*t/[Cb{(Rref*(Cbl+Coffset)/Cb1)}](10-2)tSreset = 5* (Cbl+Coffset)*Rref (10-3)在复位验证·读取操作中，Rref固定，参考电阻器的电阻值增加到 {Rref*(Cbl+Coffset)/Cblj作为通过添加Coffset的等效值。在该情况下，参考输入的电 压改变。因此，感测时刻延迟了 {(Cbl+Coffset)/Cbl}倍。如上，在CR放电和恒流放电中，在获取减轻感测时刻之间的差的效果方面没有改变。<8.第六实施例>图35表示根据本发明的第六实施例的一对位线的配置。当将图35所示的配置与 图34所示的对比例相比较时，省略了复位电容开关18R，并且读取电容开关18r与位线BL 连接。此处，根据设置读取信号SET控制设置电容开关18S，并且设置电容开关18S控制另 外的电容器Coffset2的连接。另一方面，根据读取使能信号READ控制读取电容开关18r， 并且读取电容开关18r控制另外的电容器Coffset2与位线BL的连接。读取使能信号READ 从图4所示的控制电路11提供。在该例子中，示出其中两个电容开关18s和18r是NMOS 晶体管的情况。然而，两个电容开关可以是PMOS晶体管或转移栅。
在图35所示的配置中，在普通读取操作中，控制信号使得SET = L并且READ = H。此时，读取电容开关18r导通，设置电容开关18S截止。因此，感测节点输入的电容变成 (Cbl+Coffsetl)，并且参考输入的电容变成Cbl。在设置验证读取操作中，控制信号使得SET = H并且READ = H。因此，两个电容开 关18S和18r两者导通。因此，感测节点输入的电容变成(Cbl+Coffsetl+CoffseU)，参考 输入的电容变成Cb 1。另一方面，在复位验证 读取操作中，控制信号使得SET = L并且READ = L。因此， 要被导通的电容开关从普通读取操作中的电容开关改变，感测节点输入的电容和参考输入 的电容变成Cbl。参考电阻器Rref在普通读取操作、设置验证·读取操作和复位验证·读 取操作之间不改变。换句话说，根据本发明的实施例，使用相同的参考电阻器。[CR放电读取操作中的电势和感测时刻]下文中，类似于第五实施例，在三种类型的读取操作时的感测节点的电势Vo、参考 节点的电势Vr和感测时刻tS可以基于关于上述CR放电电压的公式(3)定义如下。首先，在普通读取操作(SET = L和READ = H)的情况下，满足以下公式(11_1)至 (11-3)。Vo = Vpre*exp[_t/{(Cbl+Coffsetl)*Rcell)](11-1)Vr = Vpre=Kexp {-t/ (Cbl^Rref)}= Vpre*exp[_t/{(Cbl+Coffsetl)*(Rref*Cbl/(Cbl+Coffsetl))}](11-2)tS = Cbl*Rref (11-3)在普通读取操作中，Rref固定，参考电阻器的电阻值降低到{Rref*Cbl/ (Cbl+Coffsetl)}作为通过添加Coffsetl的等效值。在设置验证读取操作中(SET = H和RESET = H)，满足以下公式(12_1)至(12_3)。Vo = Vpre*exp[_t/{(Cbl+Coffsetl+Coffset2)*Rcell}](12-1)Vr = Vpre=Kexp {-t/ (Cbl^Rref)}= Vpre*exp[_t/{(Cbl+Coffsetl+Coffset2)*(Rref*Cbl/(Cbl+Coffsetl+Coffset2))}](12-2)tSset = Cbl*Rref (12-3)在设置验证·读取操作中，Rref固定，参考电阻器的电阻值降低到{Rref*Cbl/ (Cbl+Coffsetl+Coffset2)}作为通过添加 Coffsetl 和 Coffset2 的等效值。在复位验证读取操作中(SET = L和RESET = L)，满足以下公式(13-1)至(13-3)。Vo = Vpre*exp{_t/(Cbl*Rcell)} (13-1)Vr = Vpre*exp{_t/(Cbl^Rref)}(13-2)tSreset = Cbl*Rref (13-3)在该实施例中，感测时刻在普通读取操作中、设置验证·读取操作中、复位验证读 取操作中没有改变。此处，在普通读取操作中、设置验证读取操作中、复位验证读取操作中，等效阈值 可以如下表示。在普通读取操作中
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Rth = Ref^Cbl/(Cbl+Coffsetl)在设置验证读取操作中(Rth-set) = Rref*Cbl/(Cbl+Coffsetl+Coffset2)在复位验证读取操作中(Rth-reset) = Rref因此，满足关系“(Rth-set) < Rth < (Rth-reset) ”。[恒流放电读取操作中的电势和感测时刻]在上述三种类型的读取操作中，感测节点的电势Vo (感测输入)、参考节点的电势 Vr (参考输入)和感测时刻tS可以基于关于上述恒流放电电压的公式(4)定义如下。在普通读取操作(SET = L和READ = H)中，当Vpre = 10*VR时，满足以下公式 (14-1)至(14-3)。Vo = Vpre-VR^t/{(Cbl+Coffsetl)*Rcell}(14-1)Vr = Vpre-VR^t/(Cbl^Rref)= Vpre_VR*t/{(Cbl+Coffsetl)*(Rref*Cbl/(Cbl+Coffsetl))} (14-2)tS = 5*Cbl*Rref (14-3)在普通读取操作中，Rref固定，并且参考电阻器的电阻值降低到{Rref*Cbl/ (Cbl+Coffsetl)}作为通过添加Coffsetl的等效值。在设置验证读取操作中(SET = H和READ = H)，当Vpre = 10*VR时，满足以下公 式(15-1)至(15-3)。Vo = Vpre-VR^t/{(Cbl+Coffsetl+Coffset2)*Rcell)(15-1)Vr = Vpre-VR^t/(Cbl^Rref)= Vpre_VR*t/[(Cbl+Coffsetl+Coffset2)*{Rref*Cbl/(Cbl+Coffsetl+Coffset2)}](15-2)tS = 5*Cbl*Rref (15-3)在设置验证·读取操作中，Rref固定，并且电阻器的电阻值降低到{Rref*Cbl/ (Cbl+Coffsetl+Coffset2)}作为通过添加 Coffsetl 和 Coffset2 的等效值。在复位验证读取操作(SET = L和READ = L)中，当Vpre = 10*VR时，满足以下公 式(16-1)至(16-3)。Vo = Vpre-VR^t/(Cbl^Rcell)(16-1)Vr = Vpre-VR^t/(Cbl^Rref)(16-2)tSreset = 5*Cbl*Rref (16-3)感测时刻在普通读取操作中、设置验证·读取操作中、复位验证·读取操作中没有 改变。此处，在普通读取操作中、设置验证·读取操作中、复位验证·读取操作中等效阈 值可以如下表示。在普通读取操作中Rth = Ref^Cbl/(Cbl+Coffsetl)在设置验证·读取操作中
(Rth-set) = Rref^Cbl/ (Cbl+Coffsetl+Coffset2)在复位验证·读取操作中(Rth-reset) = Rref因此，满足关系“(Rth-set) < Rth < (Rth-reset) ”。如上，在CR放电和恒流放电 中，在获取减轻感测时刻之间的差的效果方面没有改变。<9.第七实施例〉图36表示根据本实施例的一对位线的结构。该实施例使用位线分层结构，该结构 类似于图22至2 所示的结构，并表示从将选择开关51A和51B操作为电阻器的点起的CR 放电的例子。此外，对于恒流放电的情况，通过参考到目前为止的描述通过类推可以容易地 理解以下给出的描述。因为已经参考图22至2 详细描述了位线分层结构，因此在此描述将主要关注差 别。多个存储器单元行通过开关与全局位线GBL并联，这对于图22至2 所示的配置是共 同的。多个参考存储器单元行通过开关与全局互补位线(/GBL)并联，这对于上述配置也是 共同的。此处，为了便于描述，在行方向布置的、包括作为读取目标的所选单元的单元行被 称为所选子阵列，并且在行方向布置的、其中所有的单元是未被选择的未选择单元的单元 行称为未选择子阵列。在全局位线GBL中，根据没被选择的局部位线的数量来控制另外的电容器 Coffset的数量，这与图23A和23B中的所示的配置相似。在该实施例中，对与差分感测放 大器7B的参考节点(电势Vr)连接的全局互补位线(/GBL)也执行这样的操作。换句话说， 在全局互补位线(/GBL)中，根据连接的本地互补位线(/LBL)的数量来调节布置在参考节 点侧的另外的电容器Coffset。当在上述两侧调节另外的电容器Coffset时，获得了与从图34所示的配置中获得 的相同的优点。另一方面，当仅在感测节点侧调节另外的电容器Coffset时，可以获得与从 图35所示的配置中获取的相同的优点。上述的第四到第六实施例可以与在参考电阻器之间切换的方法(图对和25)结
合使用。在上述六个实施例中，已经作为例子描述了 ReRAM。然而，本发明的实施例可以广 泛地应用到可变电阻型存储器，诸如不同于ReRAM的相位改变存储器。此外，在诸如闪存的 不同类型的非易失性存储器中，也存在可以读取操作的情况，其中在该读取操作中，不执行 位线控制，换句话说，电流不是恒定的。例如，在MCL-NOR类型中，存在报告这样的操作的例 子。因此，在这样的操作中，存在其中根据读出信息的逻辑或读取操作的类型(模式)在感 测时刻上存在显著差异的情况。因此，优选将本发明的实施例应用到具有宽动态范围的读 出电流的可变电阻型存储器。然而，以上给出的实施例的描述并不意味着排除了对其他类 型的非易失性存储器的应用。根据以上已经描述的第一至第六实施例和第一修改例子，具有的优点是，通过增 加执行所谓动态读取操作的ReRAM中的差分放大型感测放大器的时刻设置范围，可以容易 地实现故障的设计余量。本申请包括与在2009年11月16日向日本专利局提交的日本优先权专利申请JP 2009-261127中公开的主题有关的主题，其全部内容通过引用合并于此。
本领域技术人员应该理解，取决于设计要求和其他因素，可以发生各种修改，组 合，子组合和替代，只要其在所附的权利要求或其等效物的范围内。
权利要求
1.一种非易失性半导体存储器器件，包括存储器单元件，其中两个电极之间的电荷放电速度根据存储的信息的逻辑而不同；感测放大器，其通过将与所述存储器元件的电极之一连接的布线的放电电势与参考电 势相比较来检测信息的逻辑；以及负载电容改变单元，其根据由所述存储器元件读出的信息的逻辑来改变放电电势所输 入的所述感测放大器的感测节点的负载电容、或者所述感测节点的负载电容和参考电势所 输入的所述感测放大器的参考节点的负载电容两者。
2.根据权利要求1所述的非易失性半导体存储器器件，其中所述负载电容改变单元能 够在多个值之间切换所述感测节点的负载电容。
3.根据权利要求2所述的非易失性半导体存储器器件，其中所述感测放大器是放大所述感测节点的电势和所述参考节点的电势之间的差的 差分感测放大器，其中多个参考电阻器的任一个经过根据所述读出信息的逻辑而控制的开关可选择地 连接到参考节点，以及其中所述负载电容改变单元根据与所述参考节点连接的参考电阻器的值来改变所述 感测节点的负载电容的值。
4.根据权利要求3所述的非易失性半导体存储器器件，其中可以通过改变经所述开关 将多个存储器元件共同连接到所述感测节点的布线的数量来改变所述感测节点的负载电 容的值。
5.根据权利要求4所述的非易失性半导体存储器器件，还包括存储器单元阵列，在所 述存储器单元阵列中，每个通过串联连接单元开关和所述存储器元件而配置的存储器单元 以矩阵样式布置，其中所述存储器单元阵列具有位线分层的结构，在该结构中多个子位线经过子位线选 择开关连接到位线，其中所述子位线共同连接布置在行方向上的多个存储器单元的、布置 在单元开关侧的端子，以及其中所述负载电容改变单元通过根据所述读出信息的逻辑控制所述子位线选择开关 来改变所述感测节点的负载电容的值。
6.根据权利要求5所述的非易失性半导体存储器器件，其中连接了控制所述位线和所 述感测节点之间的连接的位线连接开关。
7.根据权利要求6所述的非易失性半导体存储器器件，其中所述位线连接开关是工作 在线性区的晶体管。
8.根据权利要求6所述的非易失性半导体存储器器件，其中所述位线连接开关是工作 在饱和区的晶体管。
9.根据权利要求5所述的非易失性半导体存储器器件，其中所述存储器元件是可变电 阻型存储器器件，在该可变电阻型存储器器件中，写入的信息的逻辑根据施加的电压的方 向而不同的。
10.根据权利要求2所述的非易失性半导体存储器器件，其中所述感测放大器是通过将所述感测节点的电势与所述参考节点的恒定电势相比 较来执行放大的感测放大器，以及其中另外的电容改变单元包括多个另外的负载电容器和将多个另外的负载电容器的 至少一个可改变地连接到所述感测节点的开关，并且根据所述读出信息的逻辑来改变所述 感测节点的另外的负载电容的数值。
11.根据权利要求10所述的非易失性半导体存储器器件，其中可以通过改变经所述开 关将所述多个存储器元件共同连接到所述感测节点的布线的数量来改变所述感测节点的 另外的负载电容的值。
12.根据权利要求11所述的非易失性半导体存储器器件，还包括存储器单元阵列，在 所述存储器单元阵列中，每个通过串联连接单元开关和所述存储器元件而配置的存储器单 元以矩阵样式布置，其中所述存储器单元阵列具有位线分层的结构，在该结构中多个子位线经过子位线选 择开关连接到位线，其中所述多个子位线共同连接布置在行方向上的多个存储器单元的、 布置在单元开关侧的端子，以及其中所述负载电容改变单元通过根据所述读出信息的逻辑控制所述子位线选择开关 来改变所述感测节点的负载电容的值。
13.根据权利要求12所述的非易失性半导体存储器器件，其中连接了控制所述位线和 所述感测节点之间的连接的位线连接开关。
14.根据权利要求13所述的非易失性半导体存储器器件，其中所述位线连接开关是工 作在线性区的晶体管。
15.根据权利要求13所述的非易失性半导体存储器器件，其中所述位线连接开关是工 作在饱和区的晶体管。
16.根据权利要求13所述的非易失性半导体存储器器件，其中NMOS开关被连接在所述 位线连接开关和所述感测节点之间，以及其中，通过向所述NMOS开关的栅极施加箝位电压，所述位线被箝位在通过将所述箝位 电压降低在所述MOS晶体管的栅极和源极之间的电压而获得的电压，以便将所述感测节点 的负载与所述位线的负载相互分离，其中在所述感测节点的负载处，根据感测操作产生电 压幅度。
17.根据权利要求12所述的非易失性半导体存储器器件，其中所述存储器元件是可变 电阻型存储器器件，在该可变电阻型存储器器件中，写入的信息的逻辑根据施加的电压的 方向而不同。
18.根据权利要求1所述的非易失性半导体存储器器件，其中所述存储器元件是可变 电阻型存储器器件，在该可变电阻型存储器器件中，写入的信息的逻辑根据施加的电压的 方向而不同。
全文摘要
非易失性半导体存储器器件包括存储器单元件，其中两个电极之间的电荷放电速度根据存储的信息的逻辑而不同；感测放大器，其通过将与所述存储器元件的电极之一连接的布线的放电电势与参考电势相比较来检测信息的逻辑；以及负载电容改变单元，其根据由所述存储器元件读出的信息的逻辑来改变放电电势所输入的所述感测放大器的感测节点的负载电容、或者所述感测节点的负载电容和参考电势所输入的所述感测放大器的参考节点的负载电容两者。
文档编号G11C16/02GK102063937SQ20101054354
公开日2011年5月18日 申请日期2010年11月8日 优先权日2009年11月16日
发明者北川真, 椎本恒则 申请人:索尼公司