专利名称：一种冗余结构动态随机访问存储单元的制作方法
技术领域：
本发明涉及动态随机访问存储单元，具体涉及一种冗余结构动态随机访问存储单
J Li ο
背景技术：
DRAM (Dynamic Random Access Memory),即动态随机存取存储器，由于其密度和速度，DRAM作为存储器中最为常见的系统内存。然而在封装过程中一些微量放射性元素所放射出的高能粒子会影响存储电容中的储存电荷而改变储存资料。相对于元件因为绝缘层破坏或是导线短路而造成永久性故障的硬错误(Hard Error),由于这种因为高能粒子撞击而影响电容电荷的情形并非永久性破坏，因此这种破坏模式称为软错误(Soft Error).对于高容量DRAM而言，由于元件越来越小，电容的储存电荷量也越来越小，因此soft error的问题越来越严重,因此如何改善softError的问题将是提高DRAM集成度最大的挑战之一。随着空间技术的快速发展，越来越多的DRAM器件被应用到各类航天器和卫星的控制系统中。在空间辐射环境中，高能粒子(质子、中子、α粒子和其他重离子)引起的存储电路中的单粒子翻转(Single EventUpset, SEU),是各种航天器面临的最主要的可靠性问
题之一。为了克服上述现有技术的缺陷以及应对科技快速发展的需求，本发明旨在提供一种冗余结构动态随机访问存储单元。
发明内容
本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种冗余结构动态随机访问存储单元，该结构在实现面积小，低功耗，高稳定性的同时，有效的克服了有可能存在的存储单元软错误。根据本发明实施例的冗余结构动态随机访问存储单元包括:写控制开关管(Ml)、存储管(M2)、读控制开关管(M3)、冗余开关管(M4)、冗余存储管(M5)，第一动态漏电补偿管(MDl)以及第二动态漏电补偿管(MD2)，其中，所述写控制开关管(Ml)、所述冗余开关管(M4)栅极受写入时序(WffL)控制，漏极与写入位线(WBL)相连，源极分别与所述存储管(M2)、所述冗余存储管(M5)栅极相连，所述存储管(M2)、所述冗余存储管(M5)栅极与分别与所述写控制开关管(Ml)、所述冗余开关管(M4)源极相连存储信息，源极接地，漏极都与所述读控制开关管(M3)漏极相连，所述读控制开关管(M3)栅极受读出时序(RWL)控制，漏极与所述存储管(M2)、所述冗余存储管(M5)漏极相连，源极与读出位线(RBL)相连，所述第一动态漏电补偿管(MDl)栅极与所述冗余存储管(M5)栅极相连，源极与所述存储管(M2)栅极相连，漏极受动态补偿电压(VD)控制，所述第二动态漏电补偿管(MD2)栅极与所述存储管(M2)栅极相连，源极与所述冗余存储管(M5)栅极相连，漏极受所述动态补偿电压(VD)控制。
本发明的动态随机访问存储单元与传统的3T动态随机访问存储单元相比.增加了存储信息的冗余节点和反馈通路。当任意单个节点翻转时，能够自行通过冗余节点的信息恢复。本发明的单元面积小、低功耗且与商用工艺兼容，有希望取代传统的3管存储单元成为抗SEU效应DRAM的实现基础。本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中图1是传统的3管动态随机访问存储单元的电路2是本发明的荣誉结构动态随机访问存储单元的电路图
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。本发明的动态随机访问存储单元与传统的3管动态随机访问存储单元相比.增加了存储信息的冗余节点和反馈通路。当任意单个节点翻转时，能够自行通过冗余节点的信息恢复。本发明的单元面积小、低功耗且与商用工艺兼容，有希望取代传统的3管存储单元成为抗SEU效应DRAM的实现基础。如图1所示为传统的3T动态随机访问存储单元；如图2所示为本发明提供的一种冗余结构动态随机访问存储单元。本发明的冗余结构动态随机访问存储单元，包括写控制开关管(Ml)、存储管(M2)、读控制开关管(M3)、冗余开关管(M4)、冗余存储管(M5)，第一动态漏电补偿管(MDl)以及第二动态漏电补偿管(MD2)。其中写控制开关管(Ml)、冗余开关管(M4)栅极受写入时序(WffL)控制，漏极与写入位线(WBL)相连，源极分别与存储管(M2)、冗余存储管(M5)栅极相连，存储管(M2)、冗余存储管(M5)栅极与分别与写控制开关管(Ml)、冗余开关管(M4)源极相连存储信息，源极接地，漏极都与读控制开关管(M3)漏极相连，读控制开关管(M3)栅极受读出时序(RWL)控制，漏极与存储管(M2)、冗余存储管(M5)漏极相连，源极与读出位线(RBL)相连，第一动态漏电补偿管(MDl)栅极与冗余存储管(M5)栅极相连，源极与存储管(M2)栅极相连，漏极受动态补偿电压(VD)控制，第二动态漏电补偿管(MD2)栅极与存储管(M2)栅极相连，源极与冗余存储管(M5)栅极相连，漏极受动态补偿电压(VD)控制。本发明的冗余结构动态随机访问存储单元的工作原理如下在存储管(M2)、冗余存储管(M5)栅极处增加第一动态漏电补偿管(MDl)、第二动态漏电补偿管(MD2)，在无软错误的情况下，第一动态漏电补偿管(MDl )、第二动态漏电补偿管(MD2)栅极与源极电位相同Vgs=O,第一动态漏电补偿管(MD1)、第二动态漏电补偿管(MD2)—直处于未开启状态，在电路中相当于一个连接到动态补偿电压(VD)的大电阻，为存储管(M2)、冗余存储管(M5)栅极存储信息电容提供漏电补偿电流，其中动态补偿电压(VD)可根据制造工艺等动态调节大小。在其中一个存储节点(例，存储管(M2)栅极存储逻辑‘I’时)受到高能粒子轰击时，产生单粒子效应而改变存储单元内容由‘I’变成‘0’时，此时冗余存储管(M5)的栅极仍然存储逻辑‘I’，这将导致第一动态漏电补偿管(MDl)的栅极与源极产生电压差，当此电压差超过第一动态漏电补偿管(MDl)的阈值电压时，第一动态漏电补偿管(MDl)导通，动态补偿电压(VD)为存储管(M2)充电，使得存储管(M2)栅极存储电容重新写入逻辑‘I’，所丢失的存储信息恢复。本发明提供一种冗余结构动态随机访问存储单元，该结构在实现面积小，低功耗，闻稳定性的同时，有效的克服了有可能存在的存储单兀软错误。c在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
权利要求
1.一种冗余结构动态随机访问存储单元，其特征在于，包括: 写控制开关管(Ml)、存储管(M2)、读控制开关管(M3)、冗余开关管(M4)、冗余存储管(M5)，第一动态漏电补偿管(MDl)以及第二动态漏电补偿管(MD2)， 其中，所述写控制开关管(Ml )、所述冗余开关管(M4)栅极受写入时序(WffL)控制，漏极与写入位线(WBL)相连，源极分别与所述存储管(M2)、所述冗余存储管(M5)栅极相连， 所述存储管(M2)、所述冗余存储管(M5)栅极与分别与所述写控制开关管(Ml)、所述冗余开关管(M4)源极相连存储信息，源极接地，漏极都与所述读控制开关管(M3)漏极相连，所述读控制开关管(M3)栅极受读出时序(RWL)控制，漏极与所述存储管(M2)、所述冗余存储管(M5)漏极相连，源极与读出位线(RBL)相连， 所述第一动态漏电补偿管(MDl)栅极与所述冗余存储管(M5)栅极相连，源极与所述存储管(M2)栅极相连，漏极受动态补偿电压(VD)控制， 所述第二动态漏电补偿管(MD2)栅极与所述存储管(M2)栅极相连，源极与所述冗余存储管(M5)栅极相连，漏极受所述动态补偿电压(VD)控制。
全文摘要
本发明提出一种冗余结构动态随机访问存储单元，包括写开关管、存储管、读开关管、冗余开关管、冗余存储管，第一、第二动态漏电补偿管，其中，写开关管、冗余开关管栅极受写入时序控制，漏极与写入位线相连，源极分别与存储管、冗余存储管栅极相连，存储管、冗余存储管栅极存储信息，源极接地，漏极都与读开关管漏极相连，读开关管栅极受读出时序控制，源极与读出位线相连，第一动态漏电补偿管栅极与冗余存储管栅极相连，源极与存储管栅极相连，漏极受动态补偿电压控制，第二动态漏电补偿管栅极与存储管栅极相连，源极与冗余存储管栅极相连，漏极受动态补偿电压控制。本发明的单元面积小、低功耗且与商用工艺兼容，能够克服软错误。
文档编号G11C11/4063GK103077739SQ201210592868
公开日2013年5月1日 申请日期2012年12月31日 优先权日2012年12月31日
发明者潘立阳, 刘雪梅, 伍冬 申请人:清华大学