专利名称：存储器阵列结构及其操作方法
技术领域：
本发明涉及存储器技术领域，特别涉及一种存储器阵列结构及其操作方法。
背景技术：
ROM (只读存储器)一般用于存储不需要改动的程序，是一种非挥发存储器。它在工作过程中只能读出，而不像随机存储器那样能快速地、方便地改写。为了方便使用，进一步发展了 PROM (可编程只读存储器)、EPROM (可擦可编程序只读存储器)和EEPROM (电可擦可编程只读存储器)。其中，EPROM需用紫外光擦除，使用不方便也不稳定。20世纪80年代制出的EEPR0M，它克服了 EPROM的不足。EEPROM有多种结构，其中以浮栅型非挥发存储器作为存储单元的器件能够实现较快速度的擦除。图1所示为传统的EEPROM器件的等效逻辑结构示意图。其中，每个存储单元包括两个晶体管:一个是用于存储信息的浮栅型非挥发存储器件，例如单元A ; —个是用于控制存储管是否被选择的CMOS选择管，例如单元A’。通过双管结构实现EEPR0M，能够防止器件过擦除带来的漏电问题。然而由于器件集成度不高，不能实现相对高密度的存储，从而导致制造成本高。于是又开发出一种新型的分离栅结构的存储单元，每个存储单元具有控制栅和至少一个浮栅，并且部分控制栅直接控制沟道。这种分离栅结构的存储单元一般被运用在EEPROM的并联(NOR)架构中。对于以单比特的分离栅器件为存储单元的EEPROM来说，阵列的存储密度相对较低；对于以双位分离栅器件为存储单元的EEPROM来说，阵列密度相对提高。而对于双位的EEPROM阵列结构，如果源漏区采用有源区走线，会导致走线电阻增大，阵列操作速度变慢；如果采用金属走线，则阵列中需要有较多的接触孔，降低了阵列的存储密度。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是提供一种NAND阵列结构及其操作方法，该阵列结构不需要大量的接触孔，可以有效提高存储阵列的存储密度。为达到上述目的，本发明一方面提供一种存储器阵列结构，包括:沿第一方向和第二方向并行排列的多个串行结构，每个所述串行结构包括在所述第一方向上顺次串联的一个第一选择晶体管、多个存储单元以及一个第二选择晶体管，在所述第二方向上相邻的所述串行结构之间相互隔离；沿所述第二方向的多条并行排列的字线，每条所述字线和所述存储单元的栅极连接；沿所述第二方向的第一选择线，和所述第一选择晶体管的栅极连接；沿所述第二方向的第二选择线，和所述第二选择晶体管的栅极连接；沿所述第一方向的多条并行排列的位线，和所述字线、第一选择线及第二选择线交叉排列，所述串行结构的所述第一选择晶体管的漏端和与所述串行结构相邻的一条所述位线连接，所述串行结构的所述第二选择晶体管的源端和与所述串行结构相邻的另一条所述位线连接。其中，所述存储单元包括:逻辑上等效为一个选择管串联一个或多个存储管的存储单元。
在本发明的一个实施例中，所述第一方向上相邻的两个所述串行结构反向串联，以使相邻两个所述串行结构的所述第一选择晶体管的漏端连接在与所述串行结构相邻的一条所述位线上；或者以使相邻两个所述串行结构的所述第二选择晶体管的源端连接在与所述串行结构相邻的另一条所述位线上。在本发明的一个实施例中，所述存储单元为分离栅结构。在本发明的一个实施例中，所述分离栅结构的存储单元包括:衬底；形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区；形成在部分所述沟道区上的浮栅；和形成在所述浮栅和剩余部分所述沟道区上的控制栅。在本发明的另一个实施例中，所述分离栅结构的存储单元包括:衬底；形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区；形成在部分所述沟道区上的、且分别靠近所述源区和漏区的两个浮栅；和形成在所述两个浮栅以及剩余部分所述沟道区之上的控制栅。本发明另一方面还提供一种根据本发明第一方面提供的存储器阵列结构的操作方法，包括:擦除操作，包括:所述存储器的衬底接地，对所有的所述字线施加正的擦除电压，所有的所述第一选择线和第二选择线接地，所有的所述位线浮空或接地；编程操作，包括:所述存储器的衬底接地，对连接到选中存储单元的所述字线施加负的第一编程电压，对连接到选中存储比特的所述位线施加正的第二编程电压，其余所述位线接地，对于串行结构中选中存储比特所在侧的所述第一选择线或者第二选择线以及字线施加第三编程电压，其余所述第一选择线或者第二选择线以及字线接地；读取操作，包括:所述存储器的衬底接地，对连接到选中存储单元的所述字线施加读取电压，对选中存储单元所在的串行结构中其余所述字线以及所述第一选择线和第二选择线均施加第二电压，对选中存储单元中未选中存储比特所连接的所述位线施加第三正电压，选中存储单元中选中存储比特所连接的所述位线接地，其余所述位线浮空。在本发明的一个实施例中，所述擦除电压的范围为16疒20V。在本发明的一个实施例中，所述第一编程电压的范围为_9V'15V，所述第二编程电压的范围为5V 8V。在本发明的一个实施例中，所述第二电压的范围为4V 7V，所述第三正电压的范围为1V 4V，读取电压范围为4Ν π。本发明提供一种存储器阵列结构及其操作方法，通过将逻辑上可等效为一个选择管串联一个或多个存储管结构的存储单元用于NAND架构，从而不需要大量的接触孔，以有效提高阵列的存储密度。进一步地，通过将根据本发明实施例的NAND阵列结构与现有的NOR阵列结构结合在一起，实现具有灵活操作和高密度存储优点的混合存储阵列。该混合存储结构可用于EEPROM存储，也可以用于其他存储系统，有利于简化系统结构和制造工艺，提闻系统性能。本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:图1为现有的EEPROM器件的等效逻辑结构示意图；图2为根据本发明实施例的NAND存储器阵列结构的等效逻辑结构示意图；图3为根据本发明实施例的存储单元的等效逻辑结构示意图；图4为根据本发明一个实施例的存储单元的结构示意图；图5为根据本发明另一个实施例的存储单元的结构示意图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。需要说明的是，此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。本发明提供一种NAND存储器阵列结构，图2为根据本发明实施例的NAND存储器阵列结构的等效逻辑结构示意图。如图2所示，该阵列结构包括多个串行结构STi在行方向(第二方向W)和列方向(第一方向L)二维排列。其中，每个串行结构STi包括在列方向上顺次串联的一个第一选择晶体管501D(即位线选择晶体管501D)、多个存储单元506和一个第二选择晶体管501S (即源线选择晶体管501S)。该阵列结构包括在行方向上相邻的串行结构STi之间相互隔离，例如可以采用沿列方向的浅槽隔离结构(STI)进行隔离。每个串行结构STi所包含的存储单元的数量包括但不限于图2中所示的16个。在行方向上每个存储单元的栅极通过一条字线WL (如图2中的WL0-WL15)连接，同时行方向上每个位线选择晶体管501D的栅极通过一条第一选择线BSeL (如图2中的BSeLO、BSeLl)连接，行方向上每个源线选择晶体管501S的栅极通过一条第二选择线GSeL (如图2中的GSeL(KGSeLl)连接。位线BL和字线WL、第一选择线BSeL及第二选择线GSeL交叉排列。在本发明实施例中，在列方向上相邻的两个串行结构STi反相串联。也就是说，在列方向上，相邻串行结构STi的位线选择晶体管501D的漏端503共同连接到一条第二位线BLi，而相邻串行结构STi的源线选择晶体管501S的源端505共同连接到前一条第二位线BL1-Ι，其中，i为位线BL的编号。该反向串联的结构有利于减少NAND阵列的数据线数量，简化NAND阵列结构，从而缩小整个存储器芯片的面积。图2所示的阵列结构中的存储单元506包括:逻辑上等效为一个选择管串联一个或多个存储管的存储单元。根据本发明实施例的存储单元的等效逻辑结构示意图如图3所示。图3中左图所示为逻辑上等效为一个选择管303串联一个存储管302的存储单元，其中，301、304、305分别为该存储单元的栅极、漏端、源端。图3中右图所示为逻辑上等效为一个选择管406串联两个存储管402、403的存储单元，其中，401、404、405分别为该存储单元的栅极、漏端、源端。在实际运用中，存储单元可以是分离栅结构的存储单元。采用分离栅结构的存储单元能够形成单管的存储器阵列结构，具有集成度高、功耗低、体积小的优点。图4所示为根据本发明一个实施例的存储单元的结构示意图。如图4所示，该存储单元包括:衬底10 ;形成在衬底10中的沟道区16，以及形成在沟道区16两侧的源区14和漏区12 ;形成在部分沟道区16a上的浮栅18 ;和形成在浮栅18和剩余部分沟道区16b上的控制栅22。该存储单元在逻辑上相当于一个以控制栅22为栅极的选择MOS管串联一个浮栅型存储管。图5所示为根据本发明另一个实施例的存储单元的结构示意图。如图5所示，该存储单元包括:衬底100 ;形成在衬底100中的沟道区160，以及形成在沟道区160两侧的源区140和漏区120 ;形成在部分沟道区上的、且分别靠近源区140和漏区120的两个浮栅180和182 ;和形成在两个浮栅以及剩余部分沟道区之上的控制栅220。该结构的中间部分相当于以控制栅220为栅极的选择MOS管，而位于源漏端的部分则相当于两个浮栅型存储管。这样一个存储单元能够存储两位信息，大大提高存储密度。本发明进一步提供根据该NAND存储器阵列结构的操作方法。表I所示为双位分离栅结构的存储单元(即如图5所示)为例的根据本`发明实施例的NAND存储器阵列结构的操作方法。具体包括三种操作:读取、编程和擦除。表1:双位存储单元的存储器阵列结构的操作方法
权利要求
1.一种存储器阵列结构，包括: 沿第一方向和第二方向并行排列的多个串行结构，每个所述串行结构包括在所述第一方向上顺次串联的一个第一选择晶体管、多个存储单元以及一个第二选择晶体管，在所述第二方向上相邻的所述串行结构之间相互隔离； 沿所述第二方向的多条并行排列的字线，每条所述字线和所述存储单元的栅极连接； 沿所述第二方向的第一选择线，和所述第一选择晶体管的栅极连接； 沿所述第二方向的第二选择线，和所述第二选择晶体管的栅极连接； 沿所述第一方向的多条并行排列的位线，和所述字线、第一选择线及第二选择线交叉排列，所述串行结构的所述第一选择晶体管的漏端和与所述串行结构相邻的一条所述位线连接，所述串行结构的所述第二选择晶体管的源端和与所述串行结构相邻的另一条所述位线连接； 其中，所述存储单元包括:逻辑上等效为一个选择管串联一个或多个存储管的存储单元。
2.按权利要求1所述的存储器阵列结构，其特征在于，所述第一方向上相邻的两个所述串行结构反向串联， 以使相邻两个所述串行结构的所述第一选择晶体管的漏端连接在与所述串行结构相邻的一条所述位线上；或者 以使相邻两个所述串行结构的所述第二选择晶体管的源端连接在与所述串行结构相邻的另一条所述位线上。
3.按权利要求1所述的存储器阵列结构，其特征在于，所述存储单元为分离栅结构。
4.按权利要求3所述的存储器阵列结构，其特征在于，所述分离栅结构的存储单元包括: 衬底； 形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区； 形成在部分所述沟道区上的浮栅；和 形成在所述浮栅和剩余部分所述沟道区上的控制栅。
5.按权利要求3所述的存储器阵列结构，其特征在于，所述分离栅结构的存储单元包括: 衬底； 形成在所述衬底中的沟道区，以及形成在所述沟道区两侧的源区和漏区； 形成在部分所述沟道区上的、且分别靠近所述源区和漏区的两个浮栅；和 形成在所述两个浮栅以及剩余部分所述沟道区之上的控制栅。
6.一种如权利要求1-5任一项所述的存储器阵列结构的操作方法，其特征在于，包括: 擦除操作，包括:所述存储器的衬底接地，对所有的所述字线施加正的擦除电压，所有的所述第一选择线和第二选择线接地，所有的所述位线浮空或接地； 编程操作，包括:所述存储器的衬底接地，对连接到选中存储单元的所述字线施加负的第一编程电压，对连接到选中存储比特的所述位线施加正的第二编程电压，其余所述位线接地，对于串行结构中选中存储比特所在侧的所述第一选择线或者第二选择线以及字线施加第三编程电压，其余所述第一选择线或者第二选择线及字线接地；读取操作，包括:所述存储器的衬底接地，对连接到选中存储单元的所述字线施加读取电压，对选中存储单元所在的串行结构中其余所述字线以及所述第一选择线和第二选择线均施加第二电压，对选中存储单元中未选中存储比特所连接的所述位线施加第三正电压，选中存储单元中选中存储比特所连接的所述位线接地，其余所述位线浮空。
7.按权利要求6所述的存储器阵列结构的操作方法，其特征在于，所述擦除电压的范围为16V 20V。
8.按权利要求6所述的存储器阵列结构的操作方法，其特征在于，所述第一编程电压的范围为_9V'15V，所述第二编程电压的范围为5V 8V。
9.按权利要求6所述的存储器阵列结构的操作方法，其特征在于，所述第二电压的范围为4V 7V，所述第 三正电压的范围为1V 4V，读取电压范围为4V 7V。
全文摘要
本发明提供一种存储器阵列结构及其操作方法，该结构包括沿第一方向和第二方向并行排列的多个串行结构，每个串行结构包括在第一方向上顺次串联的一个第一选择晶体管、多个存储单元以及一个第二选择晶体管，存储单元逻辑上等效为一个选择管串联一个或多个存储管；沿第二方向的多条并行排列的字线，每条字线和存储单元的栅极连接；沿第二方向的第一选择线，和第一选择晶体管的栅极连接；沿第二方向的第二选择线，和第二选择晶体管的栅极连接；沿第一方向的多条并行排列的位线，串行结构的第一选择晶体管的漏端和与串行结构相邻的一条位线连接，串行结构的第二选择晶体管的源端和与串行结构相邻的另一条位线连接。该结构可有效提高阵列的存储密度。
文档编号G11C16/06GK103093814SQ20121059420
公开日2013年5月8日 申请日期2012年12月31日 优先权日2012年12月31日
发明者潘立阳, 刘利芳 申请人:清华大学