具有层叠块和公共字线的闪速nand存储装置制造方法

具有层叠块和公共字线的闪速nand存储装置制造方法
【专利摘要】根据一个实施例，一种半导体包括第一和第二单元块、第一字线，逻辑电路和控制电路。第一单元块被耦合在第一端子和第二端子之间。第二单元块被耦合在第三端子和第四端子之间。第一字线被耦合到第一单元块中的第一存储单元和第二单元块中的第二存储单元。逻辑电路被耦合到第二和第四端子。控制电路被配置为控制施加给第一字线的电压，以使第一单元块和第二单元块输出基于存储在第一和第二存储单元中的数据的输出电压。
【专利说明】具有层叠块和公共字线的闪速NAND存储装置
[0001] 相关申请的交叉引用
[0002] 本申请基于2012年1月26日提交的编号为2012-014015的日本专利申请并要求 该申请的优先权益；该申请的全部内容通过引用的方式并入于此。

【技术领域】
[0003] 本文所描述的实施例通常涉及到一种半导体装置。

【背景技术】
[0004] 现场可编程门阵列（FPGA)被用于各种不同的设备，并且广泛流行。


【发明内容】

[0005] -般而言，根据一个实施例，一种半导体包括：第一单兀块；第二单兀块；第一字 线；逻辑电路；以及控制电路。第一单元块被耦合在第一端子和第二端子之间，并且包括多 个串联耦合的存储单元。第二单元块被耦合在第三端子和第四端子之间，并且包括多个串 联耦合的存储单元。第一字线被耦合到第一存储单元和第二存储单元。第一存储单元是在 第一单元块中从第一端子开始的第η个存储单元。第二存储单元是在第二单元块中从第三 端子开始的第η个存储单元。逻辑电路被耦合到第二端子和第四端子。控制电路被配置为 控制施加给第一字线的电压，以输出基于存储在第一存储单元和第二存储单元中的数据的 输出电压给该逻辑电路。

【专利附图】

【附图说明】
[0006] 图1是根据第一实施例的半导体装置的框图；
[0007] 图2是根据第一实施例的存储模块和逻辑电路模块的电路图；
[0008] 图3和图4是根据第一实施例的用于半导体装置的各种不同信号的时序图；
[0009] 图5是根据第二实施例的存储模块和逻辑电路模块的电路图；
[0010] 图6是根据第二实施例的用于半导体装置的各种不同信号的时序图；
[0011] 图7是根据第三实施例的存储模块和逻辑电路模块的电路图；
[0012] 图8是根据第三实施例的用于半导体装置的各种不同信号的时序图；
[0013] 图9是根据第四实施例的存储模块的透视视图；
[0014] 图10是根据第四实施例的存储模块的剖视图；和
[0015] 图11是根据第五实施例的存储模块和逻辑电路模块的电路图。

【具体实施方式】 [0016][第一实施例]
[0017] 根据第一实施例的一种半导体装置将被描述。
[0018] 1.半导体装置的结构
[0019] 1. 1半导体装置的整体结构
[0020] 首先，根据本实施例的半导体装置的结构将被描述。图1是根据本实施例的FPGA 的框图。
[0021] 如图1所示，FPGA1包括多个块2、上下文（context)控制电路3、以及位线控制电 路4。
[0022] 块2中的每一个都包括存储模块5和逻辑电路模块6。存储模块5保持逻辑电路 上的逻辑电路信息（配置信息或上下文信息），该信息应该在逻辑电路模块6中被实现。逻 辑电路模块6包括各种不同的逻辑电路。更具体地，逻辑电路模块6包括查找表和/或多 个开关。一些块2中的逻辑电路模块6包括查找表，而其它的块2中的逻辑电路模块6包 括开关。查找表和开关根据上下文信息实现功能。对输入信号IN做出响应，逻辑电路模块 6执行预定的计算，以输出输出信号OUT。
[0023] 上下文控制电路3接收外部上下文ID。该上下文控制电路3解码上下文ID，并依 照解码的结果选择上下文信息。这样，所选择的上下文信息从存储模块5被提供给逻辑电 路模块6。而且，上下文控制电路3通过施加适当的电压，把该上下文信息写入到存储模块 5 〇
[0024] 位线控制电路4供应所要求的电压给存储模块5。例如，当把上下文信息写入到存 储模块5时，该位线控制电路4从外部接收电路信息，并施加相应的电压给存储模块5。
[0025] 1. 2块2的结构
[0026] 块2的结构参考图2将被详细描述。图2是块2的电路图。
[0027] 首先，存储模块5将被描述。如图2所示，该存储模块包括多个单元块CB。单元 块CB中的每一个都包括选择晶体管ST1和ST2,以及多个存储单元晶体管CT (CT0至CT7)。 本示例涉及8个存储单元晶体管CT。然而，该单元块不限于这种结构，并且可能涉及16或 32个存储单元晶体管CT。该存储单元晶体管CT是M0S晶体管，其包括具有电荷累积层的 层叠栅极和控制栅极。该存储单元晶体管保持逻辑电路模块6上的上下文信息。该存储单 元晶体管CT可以是使用导电膜作为电荷累积层的浮动栅极晶体管，或使用绝缘膜作为电 荷累积层的金属-氧化物-氮化物-氧化物-硅（M0N0S)结构或硅-氧化物-氮化物-氧 化物-硅（S0N0S)结构。该存储单元晶体管CT能够通过被设置为高阀值状态或低阀值状 态来保持一位数据，这取决于电荷是否被注入到电荷累积层。当然，一个存储单元晶体管CT 可以通过使阀值设置为比两种更多的状态来保持大于一位的数据。该存储单元晶体管CT 被串联连接在选择晶体管ST1的源极和选择晶体管ST2的漏极之间。选择晶体管ST1的漏 极被连接到位线BL(BL0至BLn，η是至少为2的自然数）。此连接节点被称为节点N1。
[0028] 被连接到偶数编号的位线BLi(i = 0,2,4,…，（η-1))的单元块CB在下文中被称 为第一单元块CB1。被连接到奇数编号的位线BL(i+l)的单元块CB在下文中被称为第二单 元块CB2。然而，如果第一和第二单元块没有被彼此区分，则单元块被简单称为单元块CB。
[0029] 连接到某一位线BLi的第一单元块CB1中的选择晶体管ST2的源极和连接到与位 线BLi相邻的位线BL(i+l)的第二单元块CB2中的选择晶体管ST2的源极相连，连接到被 称为节点N2的连接节点。被共同连接到节点N2的这两个单元块CB1和CB2保持互补的数 据。也就是说，使用第一单元块CB1和第二单元块CB2中已连接到相同字线WL的两个存储 单元晶体管CT，一位单元块信息被写入到存储模块5。更具体地，当"1"数据被写入到这两 个存储单元晶体管CT中的一个时，"0"数据被写入到另一个存储单元晶体管CT。也就是 说，当特定数据被写入到存储单元晶体管CT中的一个时，通过反转（invert)该特定数据而 获得的数据被写入到另一个存储单元晶体管CT。而且，位线BL将布置在FPGA中的同一列 中的块BLK连接在一起。然后，位线控制电路4提供电压给位线BL。
[0030] 在同一行中的存储单元晶体管的控制栅极被共同连接到同一字线WL(WLO至 WL7)。而且，选择晶体管ST1的栅极被共同连接到选择栅极线SGD。选择晶体管ST2的栅极 被共同连接到选择栅极线SGS。字线WL和选择栅极线S⑶和SGS分别将布置在FPGA中的 同一行中的块BLK连接在一起。上下文控制电路3施加电压给字线WL和选择栅极线SGD 和SGS。例如，当上下文0被选择作为上下文ID的解码的结果时，该上下文控制电路3选择 字线WLO,并施加所要求的电压给字线WLO。
[0031] 逻辑电路模块6将被描述。该逻辑电路模块6包括如上所述的查找表或开关。该 逻辑电路模块6进一步包括为每个节点N2设置的MOS晶体管PT (PTO至PTn)。每个MOS晶 体管ΡΤ的栅极被连接到与MOS晶体管ΜΤ相关联的节点Ν2。该MOS晶体管的源极和漏极被 连接到查找表或开关。通过根据节点Ν2的电位而接通或关断MOS晶体管ΡΤ，可配置逻辑电 路模块6。根据本实施例，MOS晶体管ΡΤ是由节点Ν2所控制的电路。然而，节点Ν2可以控 制其它的电路，例如反相器（inverter)，NAND栅极，或锁存电路。
[0032] 2.半导体装置的操作
[0033] 根据本实施例的FPGA1的操作将被描述。
[0034] 2. 1写上下文信息的操作
[0035] 首先，将描述将上下文信息写入到存储模块5中的操作。接下来的描述利用图3， 并采用对已连接到位线BLO和字线WL6的存储单元晶体管CT6的写入作为示例。图3是显 示每个互连的电压上的变化的时序图。
[0036] 首先，在时刻tl，位线控制电路4使得位线BLO和互补的位线BL1为低（0V)。而 且，上下文控制电路3使得选择栅极线SGD为高（电压VH)，从而接通选择晶体管ST1。所 有的字线WLO至WL7和选择栅极线SGS都为0V。
[0037] 然后，在时刻t2,位线控制电路4设置位线BL1的电位为Vcc。电位Vcc被传送给 第二单元块CB2中的存储单元晶体管CT的沟道。
[0038] 随后，在时刻t3,上下文控制电路3将选择栅极线S⑶的电位从VH降至VSG。电 位VSG使得0V被允许通过选择晶体管ST1，而Vcc被阻止通过选择晶体管ST1。这样，第一 单元块CB1中的选择晶体管ST1被保持接通，而第二单元块CB2中的选择晶体管ST1被关 断。因此，第二单元块CB2中的存储单元晶体管CT的沟道的电位被设置为在Vcc上的浮动 状态。
[0039] 然后，在时刻t4,上下文控制电路3施加电压VPASS给所有的字线WLO至WL7。 VPASS指示接通存储单元晶体管CT的电压，而不管被保持在存储单元晶体管CT中的数据如 何。随后，在时刻t5,上下文控制电路3施加编程电压VPGMOVPASS)给已选择的字线WL6。
[0040] 其结果是，在已被连接到位线BLO和字线WL6的存储单元晶体管CT6中，沟道的电 位是0V，并且控制栅极的电位是VPGM。这样，电荷被注入到电荷累积层，以把相应的数据写 入到该存储单元晶体管CT6。在另一方面，在已被连接到位线BL1和字线WL6的存储单元晶 体管CT6中，通过与字线WL耦合（couple)，沟道的电位被设置成与控制栅极的电位几乎相 同。因此，没有电荷被注入到电荷累积层，并且没有数据被写入到该存储单元晶体管CT6。 换句话说，与被写入到与位线BLO和字线WL6相连接的存储单元晶体管CT6的数据互补的 数据被写入到与位线BL1和字线WL6相连接的存储单元晶体管CT6。
[0041] 使用这种方式，在某一时刻，数据被共同写入到所有与字线WL相连接的多个存储 单元晶体管CT。例如，上下文0至上下文7被写入到字线WL0至WL7。
[0042] 2. 2逻辑电路的操作
[0043] 基于上下文信息的FPGA1的操作将特别集中于存储模块5来描述。该操作将参照 图4来描述，采用这样的情况作为示例：其中上下文信息从与位线BL0和BL1以及字线WL6 相连接的存储单元晶体管CT6中被读出。图4是显示每个互连的电压的时序图。
[0044] 首先，位线控制电路4使得位线BL0和互补的位线BL1为低（0V)。而且，上下文控 制电路3将所有的字线WL0至WL7和选择栅极线S⑶和SGS设置为0V。
[0045] 然后，在时刻t6,位线控制电路4设置位线BL0的电位为Vcc。位线BL1的电位被 保持在0V。此外，在时刻t6,上下文控制电路3设置选择栅极线S⑶和SGS的电位为VH，以 接通选择晶体管ST1和ST2。而且，上下文控制电路3施加电压VREAD给未被选择的字线 WL0至WL5以及WL7,而施加0V给已被选择的字线WL6。VREAD是接通存储单元晶体管CT 的电压，而不管保持在存储单元晶体管CT中的数据如何。在本文所描述的情况中，0V电压 被施加给已被选择的字线。然而，该电压不限于0V。例如，施加给已被选择的字线的电压例 如可以至少比施加给未被选择的字线的电压要低。
[0046] 其结果是，当第一单元块CB1的存储单元晶体管CT6被接通时，电压Vcc从位线BL 通过节点N2被传送给M0S晶体管ΡΤ0的栅极，以接通M0S晶体管ΡΤ0。在另一方面，当关断 第一单元块CB1的存储单元晶体管CT6时，在第一单元块CB1中的存储单元晶体管CT6应 该已经被接通（因为这两个存储单元晶体管CT6能够保持互补的数据）。这样，0V被传送 给M0S晶体管ΡΤ0的栅极，以关断M0S晶体管ΡΤ0。
[0047] 使用这种方式，存储模块5中的配置信息控制M0S晶体管ΡΤ0的操作。逻辑电路 模块6通过选择合适的字线WL来实现合适的功能。数据在某一时刻从连接同一字线的多 个存储单元晶体管CT中被读出。这样，例如，字线WL6的选择导致上下文6被读出，这允许 相应的电压被施加给M0S晶体管ΡΤ0至PTn的栅极。
[0048] 逻辑电路模块6被配置成以分时的方式来实现各种不同的功能。也就是说，当字 线WL0被选择以允许上下文0被读取时，该逻辑电路模块6实现与上下文0相对应的功能。 然后，当字线WL1被选择以允许上下文1被读取时，该逻辑电路模块6实现与上下文1相对 应的功能。
[0049] 3.根据本实施例的效果
[0050] 如上所述，根据本实施例的结构允许提高FPGA的集成度。这个效果将在下面进行 描述。
[0051] 随着小型化和提高半导体处理的性能，FPGA甚至已经开始被应用到定制设计LSI 所惯常使用的领域。然而，在要求实现相同功能的面积上，FPGA和定制设计之间存在数十 倍的差异。因此，增长FPGA的集成度是一个重要的挑战。
[0052] 对于FPGA，一种被称为多上下文FPGA的设计是已知的。该多上下文FPGA提供一 种配置存储器（SRAM)，其在FPGA上保持电路信息。该设计把电路信息分为多个上下文，并 以分时的方式利用除了该配置存储器之外的逻辑电路模块。这提供了缩减FPGA的面积的 可能性。然而，上下文的划分倾向于增加配置信息的总量。其结果是，增加了存储配置信息 的SRAM的面积，这样妨碍了充分缩减FPGA的面积。
[0053] 在这方面，在根据本实施例的配置中，该配置存储器（存储模块5)包括NAND闪 存，并且上下文被分配给各个字线WL。通过切换所选择的字线执行操作，以使逻辑电路模 块6能够实现所要求的功能。这允许实现较高密度的多上下文FPGA的配置存储器。其结 果是，即使上下文的数量增加，该多上下文FPGA的面积上的增加也可以被减至最小。
[0054] [第二实施例]
[0055] 根据第二实施例的半导体装置将被描述。本实施例是其中M0S晶体管PT被用锁 存电路替换的第一实施例。仅与第一实施例的差异将在下面被描述。
[0056] 1.半导体装置的结构
[0057] 图5是根据本实施例的块2的一局部区域的电路图，并且特别显示了一组第一和 第二单元块CB1和CB2,以及相应的逻辑电路模块6。
[0058] 如图5所示，根据本实施例的结构相对于第一实施例做了如下修改。
[0059] (1)逻辑电路模块6包括锁存电路LAT，代替M0S晶体管PT。该锁存电路LAT包括 具有连接到节点nQB的输入节点和连接到节点nQ的输出节点的反相器10,以及具有连接到 节点nQ的输入节点和连接到节点nQB的输出节点的反相器11。节点nQB和nQ被进一步连 接到逻辑电路（查找表或开关，在图中未显示）。
[0060] (2)第一单元块CB1中的选择晶体管ST2的源极被连接到锁存电路LAT的输入端 (在本实施例中，节点nQB)。第二单元块CB2中的选择晶体管ST2的源极被连接到锁存电 路LAT的输出端（在本实施例中，节点nQ)。这两个选择晶体管2的源极没有直接连接在一 起。
[0061] 2.半导体装置的操作
[0062] 根据本实施例的FPGA1的操作将被描述。把上下文信息写入到存储模块5的操作 与根据第一实施例的这类操作相似。
[0063] 在基于存储模块5中的配置信息来实现某一功能的过程中，通过FPGA1来执行的 操作将被描述。接下来的描述使用图6,并采用这样的情况作为示例：其中从被连接到位线 BL0和BL1以及字线WL6的存储单元晶体管CT6中读取上下文信息。图6是显示每个互连 的电压上的变化的时序图。
[0064] 首先，位线控制电路4使得位线BL0和互补位线BL1为低。此外，上下文控制电路 3将所有的字线WL0至WL7以及选择栅极线S⑶和SGS设置为0V。
[0065] 然后，在时刻6,选择栅极线S⑶和SGS的电位被设置为VH，以接通选择晶体管ST1 和ST2。而且，上下文控制电路3施加电压VREAD给未被选择的字线WL0至WL5以及WL7， 而施加0V给已被选择的字线WL6。
[0066] 其结果是，当第一单元块CB1中的存储单元晶体管CT6被接通时，0V被传送给节点 nQB，以使得节点nQB为低，而使得节点nQ为高。在另一方面，当第一单元块CB1中的存储 单元晶体管CT6被关断时，第二单元块CB2中的存储单元晶体管CT6被接通。这样，0V电压 被传送给节点nQ，以使得节点nQ为低，而使得节点nQB为高。
[0067] 在锁存电路LAT的状态如上所述被建立之后，上下文控制电路3在时刻t7将所有 的字线WLO至WL7和选择栅极线S⑶和SGS设置为OV。这样，至少选择晶体管ST1和ST2 被关断，以防止电流流过位线BL。
[0068] 同样在本实施例中，与第一实施例的情况一样，数据在某一时刻从连接到相同字 线的多个存储单元晶体管CT中被读出。这样，η个锁存电路LAT的状态通过所读取的上下 文信息来确定。
[0069] 3.根据本实施例的效果
[0070] 根据本实施例的配置从存储模块5中读取上下文信息到锁存电路LAT，在锁存电 路LAT中上下文信息被保持。这样，当逻辑电路模块6处于操作中时，存储模块5不需要操 作。也就是说，字线WL和选择栅极线S⑶和SGS都可以被设置为低（S卩，可以被取消）。这 防止漏电流流过存储单元晶体管CT，使得FPGA的能量消耗降低。
[0071] 而且，仅仅当上下文信息从存储模块5中被读入锁存时，需要施加电压给字线WL。 也就是说，高电压被施加给存储单元晶体管CT的时间可以被减少。这允许抑制存储单元晶 体管CT的阀值的变化，其是由电荷累积层中的或来自于电荷累积层的电荷的无用捕获或 发射所引起的。
[0072][第三实施例]
[0073] 根据第三实施例的半导体装置将被描述。相对于上述的第二实施例，本实施例中 的上下文信息以一个单元每位的速率被存储，替代了两个单元每位。仅仅与第二实施例的 差异将在下文中被描述。
[0074] 1.半导体装置的结构
[0075] 图7是根据本实施例的块2的部分区域的电路图。图7特别显示了一个CB单元 块和相应的逻辑电路模块6的结构。
[0076] 如图7所示，根据本实施例的结构相对于第二实施例做了如下修改。
[0077] (1)为每个单元块设置一个锁存电路LAT。选择晶体管ST2的源极被连接到与选 择晶体管ST2相关联的锁存电路LAT的节点nQB。
[0078] (2)逻辑电路模块6包括复位电路。该复位电路被配置为复位锁存电路LAT，并且 包括，例如，M0S晶体管12。M0S晶体管12的漏极被连接到节点nQ。该M0S晶体管12的 源极接地。M0S晶体管12的栅极被提供信号RST。信号RST例如由上下文控制电路3来提 供。
[0079] 2.半导体装置的操作
[0080] 根据本实施例的FPGA1的操作将被描述。把上下文信息写入到存储模块5的操作 与根据第一实施例的这类操作相似。接下来的描述使用图8,并采用这样的情况作为示例： 其中当逻辑电路模块6依照上下文信息进行操作时，从连接到位线BL0和字线WL6的存储 单元晶体管CT6中读取上下文信息。图8是显示每个互连的电压上的变化的时序图。
[0081] 首先，锁存电路LAT被复位。也就是说，上下文控制电路3使得信号RST为高。这 样，M0S晶体管12被接通，以使得节点nQ为低，而使得节点nQB为高。
[0082] 此后，在时刻t7,上下文控制电路3使得信号RST为低。这样，M0S晶体管12被关 断。
[0083] 然后，在时刻t7,位线控制电路4使得位线BL为低。而且，上下文控制电路3设 置选择栅极线SGD和SGS的电位为VH，以接通选择晶体管ST1和ST2。此外，上下文控制电 路3施加电压VREAD给未被选择的字线WLO至WL5以及WL7,而施加 OV给已被选择的字线 WL6。
[0084] 其结果是，当存储单元晶体管CT6被接通时，0V被传送给节点nQB，以反转 (reverse)锁存电路LAT中的数据。也就是说，节点nQB被设置为高，而节点nQ被设置为 低。在另一方面，当存储单元晶体管CT6被关断时，锁存器LAT中的数据保持不变。
[0085] 此后，在时刻t8,上下文控制电路3将所有的字线WL0至WL8以及选择栅极线SOT 和SGS设置为0V。这样，至少选择晶体管ST1和ST2被关断，以防止电流流过位线BL。
[0086] 3.根据本实施例的效果
[0087]即使根据本实施例的配置具有与第二实施例的效果相类似的效果。而且，本实施 例将用于一个上下文所要求的存储单元晶体管的数目减少为一半。这样，FPGA的面积可以 被显著地减小。
[0088][第四实施例]
[0089] 根据第四实施例的半导体装置将被描述。本实施例涉及根据第一至第三实施例的 存储模块5的具体结构。根据本实施例的存储模块5是NAND闪存，其中存储单元晶体管CT 是三维层叠的。
[0090] 图9和图10是存储模块5的透视视图和剖视图。如图9和图10所示，存储模块 5被形成在半导体衬底20上。该存储模块5包括互连层L1、选择晶体管层L2、存储单元晶 体管层L3、选择晶体管层L4、以及互连层L5,它们依次被形成在半导体衬底20上。
[0091] 源极线被形成在互连层L1中。选择晶体管ST2被形成在选择晶体管层L2中。存 储单元晶体管CT0至CT7被形成在存储单元晶体管层L3中。选择晶体管ST1被形成在选 择晶体管层L3中。位线BL被形成在互连层L5中。
[0092] 互连层L1包括源极层21和插塞（plug)层22。插塞层22被形成在每个源极线层 21上，以便垂直地延伸到半导体衬底20的表面上。源极线层21和插塞层22由金属构成， 例如，钨（W)。源极线层21对应于，例如，图2中的节点N2。
[0093] 选择晶体管层L2包括导电层23和24、以及栅极绝缘膜25。每个导电层23像支柱 的形状一样被形成在相应的插塞层22上。而且，每个导电层24被形成为通过相应的栅极绝 缘膜25包围导电层23的外围。此外，导电层24被形成为像沿着行方向的条带（stripe)， 以致一个导电层24覆盖多个导电层23。每个导电层24充当选择栅极线SGS。导电层24、 栅极绝缘膜26和导电层23形成选择晶体管ST2。导电层23和24,例如，由多晶硅构成。栅 极绝缘膜25由氧化硅膜（Si0 2)形成。
[0094] 存储单元晶体管层L3包括导电层26、字线导电层27-0至27-7、栅极绝缘膜28、电 荷累积层29和块层30。每个导电层26像支柱的形状一样被形成在相应的导电层23上。 每个栅极绝缘膜28被形成为包围着相应的导电层26的外围。每个电荷累积层29被形成 为包围着相应的栅极绝缘膜28的外围。每个块层30被形成为包围着相应的电荷累积层 29的外围。字线导电层27-0至27-7通过层间绝缘膜（图中未显示）而彼此层叠，并且被 形成为包围块层30的外围。字线导电层27-0至27-7与导电层24类似地沿着行方向形 成，以使一个字线导电层27覆盖多个导电层26。字线导电层27-0至27-7充当字线WL0至 WL7(控制栅极）。栅极绝缘膜28和块层30,例如，由氧化硅（Si02)膜形成。电荷累积层由 氮化硅（SiN)膜形成。而且，导电层26和27,例如，使用多晶硅层来形成。字线导电层27-0 至27-7、栅极绝缘膜28、电荷累积层29、块层30、以及导电层26形成MONOS存储单元晶体 管CT0至CT7。栅极绝缘膜28、电荷累积层29,和块层30不会因为各个存储单元晶体管CT 而被分割成碎片，而被形成为，例如，遍布导电层26的侧表面。
[0095] 选择晶体管层L4包括导电层31和32、以及栅极绝缘膜33。每个导电层31像支 柱的形状一样被形成在相应的插塞层22上。而且，每个导电层32被形成为通过相应的栅 极绝缘膜33包围着导电层31的外围。此外，导电层32沿着行方向被形成，以便一个导电 层32覆盖多个导电层31。每个导电层32充当选择栅极线SGD。导电层32、栅极绝缘膜33 和导电层31形成选择晶体管ST1。导电层31和32,例如，由多晶硅形成。栅极绝缘膜33 由氧化硅（Si0 2)膜形成。
[0096] 互连层L5包括位线层34和插塞层35。每个插塞层35像柱形物一样被形成在相 应的导电层31上。位线层34沿着列方向像条带一样被形成，并且充当位线BL。位线层34 和插塞层35由金属构成，例如，钨（W)。每个位线层34被共同连接到多个单元块CB。
[0097] 如上所述，存储单元部分5可以具有这样的结构：其中存储单元晶体管CT被垂直 地层叠到半导体衬底。图9中的结构对应于图2,并且因此源极线21将两个单元块CB连接 在一起。然而，在对应于图5和图7的结构中，来自每个单元块CB的源极线21被独立连接 到逻辑电路模块6。
[0098] [第五实施例]
[0099] 根据第五实施例的半导体装置将被描述。本实施例涉及在第一实施例中所描述的 查找表的具体示例。图11是根据本实施例的存储模块5和逻辑电路模块6中的查找表LUT 的电路图。
[0100] 如图11所示，存储模块5具有与在第一实施例中所描述的图2中的结构相类似的 结构。也就是说，第一单元块CB1和第二单元块CB2保持互补的数据。在图11中，被连接 到保持互补数据的单元块的位线被表示为位线对（BL和/BL)。例如，图11中的位线BL0和 /BL0对应于图2中的位线BL0和BL1。位线BL1和/BL1对应于图2中的位线BL2和BL3。
[0101] 查找表LUT包括η沟道M0S晶体管40至45以及反相器46和47。反相器46反转 输入信号ΙΝ0,并输出信号/ΙΝ0。反相器47反转输入信号ΙΝ1，并输出信号/ΙΝ1。
[0102] 晶体管40包括其一端被连接到单元块的节点Ν2的电流路径，该单元块的节点Ν2 被连接到位线对BL0和/BL0,并且信号/ΙΝ0被输入给该晶体管40的栅极。晶体管41包括 其一端被连接到单元块的节点Ν2的电流路径，该单元块的节点Ν2被连接到位线对BL1和 /BL1，并且信号ΙΝ0被输入给该晶体管41的栅极。晶体管42包括其一端被连接到单元块 的节点Ν2的电流路径，该单元块的节点Ν2被连接到位线对BL2和/BL2,并且信号/ΙΝ0被 输入给该晶体管42的栅极。晶体管43包括其一端被连接到单元块的节点Ν2的电流路径， 该单元块的节点Ν2被连接到位线对BL3和/BL3,并且信号ΙΝ0被输入给该晶体管43的栅 极。晶体管44包括其一端被连接到晶体管40和41的电流路径的另一端的电流路径，并且 信号/ΙΝ1被输入给该晶体管44的栅极。晶体管45包括其一端被连接到晶体管42和43的 电流路径的另一端的电流路径，并且信号ΙΝ1被输入给该晶体管45的栅极。晶体管44和 45的电流路径的另一端被连接在一起，以便此节点中的信号作为输出信号OUT被输出。
[0103] 如上所述被配置的查找表LUT作为具有用于两路输入（ΙΝ0和IN1)的一路输出 (OUT)的逻辑电路来运行。也就是说，输入信号ΙΝ0接通晶体管40和42,或者接通晶体管 41和43。输入信号INI接通晶体管44和45中的任一个。晶体管40至43从存储模块5接 收与存储在已选择的存储单元中的内容信息对应的数据。这样，查找表的逻辑可以以一种 可配置的方式来改变。换句话说，用于两路输入（信号ΙΝ0和IN1)的一路输出（信号OUT) 是通过由存储模块5所提供的信号来改变的。
[0104] [修改以及诸如此类]
[0105] 如上所述，半导体装置1包括：第一单元块（图2中的CB1);第二单元块（图2中 的CB2);第一字线（图2中的WL中的一条）；逻辑电路（图1中的电路6);以及控制电路 (图1中的控制器3)。第一单元块被耦合在第一端子（图2中的CB1的N1)和第二端子 (图2中的CB1的N2)之间，并且包括多个串联耦合的存储单元。第二单元块被耦合在第 三端子（图2中的CB2的N1)和第四端子（图2中的CB2的N2)之间，并且包括多个串联 耦合的存储单元。第一字线被耦合到第一存储单元和第二存储单元。第一存储单元是第一 单元块中从第一端子开始的第η个存储单元。第二存储单元是第二单元块中从第三端子开 始的第η个存储单元。逻辑电路被耦合到第二端子（图2中的CB1的Ν2)和第四端子（图 2中的CB2的Ν2)。控制电路被配置为控制施加给第一字线的电压，以使第一单元块和第二 单元块输出输出电压给逻辑电路，该输出电压基于存储在第一存储单元和第二存储单元中 的数据。
[0106] 本结构使得FPGA的集成度提高。本实施例不限于上述的那些，并且可以以各种不 同的方式进行修改。例如，在图2中，同一行中的存储单元晶体管CT的栅极被连接在一起。 然而，存储单元晶体管CT的栅极不需要被连接在一起，并且可以为每个存储单元晶体管提 供栅极互连。然而，存储模块5的面积可以通过如图2所示把存储单元晶体管CT的栅极连 接在一起来缩减。
[0107] 此外，在图1中，字线WL和位线BL把多个块2连接在一起。然而，也是在这种情 况下，可以为各个块提供不同的互连。然而，块被期望连接在一起，以缩减面积。
[0108] 而且，在图1中，控制电路3和4由多个块2共享。控制电路3和4中的每一个通 常包括一电路，例如面积很大的电压产生电路。这样，控制电路3和4由多个块2理想地共 享。然而，可以为每个块提供控制电路3和4。在这种情况下，多个块可以并行运行。然而， 即使在如图1所示的结构中，同一行中的块2可以同时运行。
[0109] 此外，本实施例的描述采用这样的情况作为示例：其中上下文信息由上下文控制 电路3来选择。
[0110] 而且，所描述的第四实施例采用这样的情况作为示例：其中存储单元晶体管CT是 三维层叠的。然而，该存储单元晶体管CT可以被二维布置在半导体衬底上。
[0111] 虽然某些实施例已经进行了描述，但是这些实施例已经仅通过示例的方式来呈 现，并且不是意在限制本发明的范围。事实上，本文所描述的新颖的实施例可以以各种其它 的形式来实施；而且，对本文所述的实施例的形式上的各种省略、替换和改变可以在不脱离 本发明的精神的情况下来实现。所附权利要求书及其等同物旨在覆盖这些落入本发明的范 围和精神的形式或修改。
【权利要求】
1. 一种半导体装置，包括： 耦合在第一端子和第二端子之间、并且包括多个串联耦合的存储单元的第一单元块； 耦合在第三端子和第四端子之间、并且包括多个串联耦合的存储单元的第二单元块； 被耦合到第一存储单元和第二存储单元的第一字线，第一存储单元是第一单元块中从 第一端子开始的第η个存储单元，第二存储单元是第二单元块中从第三端子开始的第η个 存储单元， 被耦合到第二端子和第四端子的逻辑电路；和 控制电路，其被配置为控制施加给第一字线的电压，以使第一单元块和第二单元块输 出基于存储在第一存储单元和第二存储单元中的数据的输出电压给逻辑电路。
2. 根据权利要求1的装置，其中第一存储单元和第二存储单元存储彼此互补的数据。
3. 根据权利要求1的装置，进一步包括被耦合到第三存储单元和第四存储单元的第二 字线，第三存储单元是第一单元块中从第一端子开始的第m个存储单元，第四存储单元是 第二单元块中从第三端子开始的第m个存储单元， 其中控制电路控制施加到第一字线和第二字线的电压，以使第一单元块和第二单元块 以分时方式，输出基于存储在第一存储单兀和第二存储单兀中的数据的输出电压、和基于 存储在第三存储单元和第四存储单元中的数据的输出电压给逻辑电路。
4. 根据权利要求1的装置，其中第一端子被耦合到第一位线，并且第三端子被耦合到 第二位线。
5. 根据权利要求4的装置，其中当数据被写入到第一存储单元和第二存储单元时， 控制电路施加第一电压给第一位线，施加第二电压给第二位线，施加通过电压给被耦 合到第一单元块中除了第一存储单元之外的存储单元和第二单元块中除了第二存储单元 之外的存储单元的字线，并且施加编程电压给第一字线。
6. 根据权利要求4的装置，其中控制电路施加第一电压给第一位线，施加第二电压给 第二位线，施加读电压给第一单元块中除了第一存储单元之外的存储单元和第二单元块中 除了第二存储单元之外的存储单元，并且施加0V给第一字线，以使第一单元块和第二单元 块输出基于存储在第一存储单元和第二存储单元中的数据的输出电压给逻辑电路。
7. 根据权利要求1的装置，其中逻辑电路包括晶体管，该晶体管包括栅极，并且 第二端子和第四端子被耦合到该晶体管的栅极。
8. 根据权利要求1的装置，其中逻辑电路包括锁存电路，该锁存电路包括第一端和第 二端，并且 第二端子被耦合到第一端，以及第四端子被耦合到该锁存电路的第二端。
9. 根据权利要求1的装置，其中逻辑电路包括锁存电路和复位电路，该锁存电路包括 第一端和第二端，并且 第二端子被耦合到该锁存电路的第一端，以及复位电路被耦合到该锁存电路的第二 端。
10. 根据权利要求1的装置，其中逻辑电路是可配置的电路，并且 存储在第一存储单元和第二存储单元中的数据是该逻辑电路的上下文信息。
11. 根据权利要求1的装置，其中该装置是现场可编程门阵列（FPGA)。
12. 根据权利要求1的装置，其中存储单元被层叠在半导体衬底的上方。
13. -种半导体装置，包括： 存储逻辑电路的上下文信息的存储器；和 基于存储在存储器中的上下文信息的可配置的逻辑电路， 其中该存储器包括： 耦合在第一端子和第二端子之间、并包括多个串联耦合的存储单元的第一单元块； 耦合在第三端子和第四端子之间、并包括多个串联耦合的存储单元的第二单元块，第 一单元块和第二单元块中的存储单元存储上下文信息，逻辑电路被耦合到第二端子和第四 端子； 被耦合到第一存储单元和第二存储单元的第一字线，第一存储单元是第一单元块中从 第一端子开始的第η个存储单元，第二存储单元是第二单元块中从第三端子开始的第η个 存储单元；和 控制电路，其被配置为控制施加给第一字线的电压，以使存储器输出基于存储在第一 存储单元和第二存储单元中的数据的输出电压给逻辑电路。
14. 根据权利要求13的装置，其中第一存储单元和第二存储单元存储彼此互补的数 据。
15. 根据权利要求13的装置，其中存储器进一步包括被耦合到第三存储单元和第四存 储单元的第二字线，第三存储单元是第一单元块中从第一端子开始的第m个存储单元，第 四存储单元是第二单元块中从第三端子开始的第m个存储单元，和 其中控制电路控制施加给第一字线和第二字线的电压，以使存储器以分时方式输出基 于存储在第一存储单元和第二存储单元中的数据的输出电压和基于存储在第三存储单元 和第四存储单元中的数据的输出电压给逻辑电路。
【文档编号】G11C5/02GK104067342SQ201280067958
【公开日】2014年9月24日 申请日期:2012年8月29日 优先权日:2012年1月26日
【发明者】及川恒平 申请人:株式会社 东芝