一种移位寄存器单元和栅极驱动电路及其显示器的制造方法

文档序号:6765608阅读:111来源:国知局
一种移位寄存器单元和栅极驱动电路及其显示器的制造方法
【专利摘要】本申请公开了一种移位寄存器单元、栅极驱动电路及显示器,其中移位寄存器单元包括:第一时钟信号输入端、第一脉冲信号输入端、信号输出端、低电平端、工作模块和维持模块。其中,维持模块包括低电平维持单元和双极性脉冲产生单元,通过电容耦合效应与电压馈通效应,使低电平维持单元的关键晶体管处于幅值变化的正、负双极性脉冲偏置之下,抑制了晶体管的阈值电压漂移。本申请具有工作寿命长、结构精简、成品率高,适用范围广等优点。
【专利说明】一种移位寄存器单元和栅极驱动电路及其显示器

【技术领域】
[0001] 本申请涉及一种显示器,尤其涉及一种显示器的栅极驱动电路及移位寄存器单 J Li 〇

【背景技术】
[0002] 有源平板显示已经成为现代显示领域的主流技术。对于有源平板显示器的驱动电 路,传统的方法是以外围驱动IC的形式采用压封的办法连接到显示面板上的。近年来,集 成显示驱动电路逐渐成为平板显示技术的研究热点。所谓集成显示驱动电路是指将栅极驱 动电路和数据驱动电路等外围电路以薄膜晶体管(TFT)的形式与像素TFT -起制作于显示 面板上。与传统的工艺相比,采用集成显示驱动的方法不仅可以减少外围驱动芯片的数量 及其压封程序、降低成本,而且能使得显示器外围更加纤薄,使显示器模组更加紧凑,机械 和电学可靠性得以增强。
[0003] 移位寄存器单元是实现栅极驱动电路不可或缺的一部分,基于非晶硅TFT技术的 移位寄存器单元得到了广泛的研究。这是因为非晶硅TFT技术由于工艺温度低、器件均匀 性良好、成本低廉等优势,是目前的主流TFT技术,并且非晶硅TFT的迁移率可以满足栅极 驱动电路工作频率的要求。但是,非晶硅TFT的稳定性比较差,在长时间的电压应力偏置下 会发生严重的阈值电压漂移现象,导致器件特性退化,严重的影响电路的寿命。
[0004] 在现有的集成移位寄存器单元的设计中,用于输出信号低电平保持的晶体管通常 受到较长时间的电压应力,这些晶体管也成为影响移位寄存器单元寿命的关键晶体管。现 有的设计通常采用降低电压应力的大小、脉冲电压偏置、减小电压的占空比等方式来减小 这些晶体管的阈值电压漂移,从而延长电路的寿命,这些设计一般可以满足小尺寸显示应 用的要求。但是,在大、中尺寸面板显示应用中,驱动电路需要在更长时间下处于工作模式, 客观上对电路的寿命提出了更为苛刻的要求。因此,如何有效的抑制电路中关键晶体管的 阈值电压漂移,增加电路的寿命,是一个极具价值且亟待研究的问题。


【发明内容】

[0005] 本申请提供一种结构精简的、工作寿命长的移位寄存器单元,并采用该移位寄存 器单元实现集成栅极驱动电路及显示器的设计。
[0006] 根据本申请的第一方面,本申请提供一种移位寄存器单元,包括:
[0007] 第一时钟信号输入端,用于输入第一时钟信号;
[0008] 第一脉冲信号输入端,用于输入第一脉冲信号;
[0009] 信号输出端,用于输出脉冲驱动信号;
[0010] 低电平端,用于输入低电平;
[0011] 工作模块和维持模块。
[0012] 其中,工作模块包括输入模块、驱动模块和下拉模块。
[0013] 维持模块包括低电平维持单元和双极性脉冲产生单元。
[0014] 驱动模块f禹合于第一时钟信号输入端和信号输出端之间,在其驱动控制端充电获 得驱动电压后,将第一时钟信号传送到信号输出端。
[0015] 输入模块稱合于第一脉冲信号输入端和驱动控制端之间,用于从第一脉冲信号输 入端输入第一脉冲信号,给驱动模块的驱动控制端充电提供驱动电压。
[0016] 下拉模块耦合于信号输出端和低电平端之间,下拉模块还耦合于驱动控制端;下 拉模块还包括第二脉冲信号输入端,用于从第二脉冲信号输入端输入第二脉冲信号,将信 号输出端和驱动控制端耦合至低电平端。
[0017] 低电平维持单兀稱合在信号输出端和低电平端之间,在其第一低电平维持控制端 输入第一低电平维持信号,或者第二低电平维持控制端输入第二低电平维持信号时,将信 号输出端耦合至低电平端。低电平维持单元还包括第五晶体管,第五晶体管的控制极耦合 到第一低电平维持控制端,第一级耦合到驱动控制端,第二极耦合到信号输出端;第五晶体 管用于响应第一低电平维持信号将驱动控制端耦合至信号输出端。
[0018] 双极性脉冲产生单元包括第二电容、第八晶体管、第九晶体管和第十晶体管;第二 电容耦合在第一时钟信号输入端和第一低电平维持控制端之间;第八晶体管的控制极耦合 到信号输出端,第一极耦合到第一低电平维持控制端,第二极耦合到第九晶体管的控制极; 第九晶体管的第一极耦合到第一低电平维持控制端,第二极耦合到低电平端;第十晶体管 的控制极和第二极耦合到低电平端,第一极耦合到第一低电平维持控制端;双极性脉冲产 生单元用于为第一低电平维持控制端提供双极性的脉冲信号,作为第一低电平维持信号。
[0019] 第一时钟信号和第二低电平维持信号互补。
[0020] 第二脉冲信号的高电平滞后于第一脉冲信号的高电平一个时钟周期。
[0021] 第一脉冲信号到来时,第一时钟信号为低电平。
[0022] 根据本申请的第二方面,本申请提供一种栅极驱动电路,包括:移位寄存器、第一 时钟线、第二时钟线、启动信号线以及总公共地线,其中,移位寄存器包括N+1级串联的如 上述移位寄存器单元,其中N为正整数。
[0023] 第一时钟线和第二时钟线为移位寄存器传输互补的时钟信号。
[0024] 启动信号线耦合至第一级移位寄存器单元的第一脉冲信号输入端以及最后一级 移位寄存器单元的第二脉冲信号输入端。
[0025] 总公共地线耦合至每一级移位寄存器单元的低电平端,为每一级移位寄存器单元 低电平端提供低电平信号。
[0026] 移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单 兀的第一脉冲信号输入端和前一级移位寄存器单兀的第二脉冲信号输入端,信号输出端输 出的脉冲驱动信号为栅极驱动信号。
[0027] 第1级移位寄存器单元的第一时钟信号输入端耦合至第一时钟线,第二低电平维 持控制端耦合至第二时钟线;大于1的奇数级移位寄存器单元的第一时钟信号输入端耦合 至第一时钟线,第二低电平维持控制端耦合至第二时钟线或前一级移位寄存器单元的第一 低电平维持控制端;偶数级移位寄存器单元的第一时钟信号输入端耦合至第二时钟线,第 二低电平维持控制端耦合至第一时钟线或前一级移位寄存器单元的第一低电平维持控制 端。
[0028] 根据本申请的第三方面,本申请提供一种显示器,包括:
[0029] 由多个像素构成的二维像素阵列,以及与阵列中每个像素相连的第一方向的多条 数据线和第二方向的多条栅极扫描线;
[0030] 数据驱动电路,为数据线提供数据信号;
[0031] 和为栅极扫描线提供栅极驱动信号的上述栅极驱动电路。
[0032] 本申请的有益效果是:利用电容耦合效应与电压馈通效应,使移位寄存器单元中 的关键晶体管处于幅值变化的正、负双极性脉冲偏置之下,极大的抑制了晶体管的阈值电 压漂移,延长了电路的寿命。采用较少的晶体管和电容就实现了正、负双极性电压偏置、结 构精简,降低了电路设计的复杂度,提1? 了电路的成品率。
[0033] 本申请还采用上述移位寄存器单元构成栅极驱动电路,可与像素TFT -起集成于 显示面板之上。此外,通过采用栅极集成驱动电路,极大的减少了显示面板的外部引脚数目 以及外围芯片数量,从而提高了显示器的可靠性、降低了生产成本。

【专利附图】

【附图说明】
[0034] 图1为本发明实施例一中的移位寄存器单元电路结构图;
[0035] 图2为本发明实施例一中的移位寄存器单元时序图;
[0036] 图3为本发明实施例一中双极性脉冲产生单元的工作时序图;
[0037] 图4为本发明实施例二中的移位寄存器单元电路结构图;
[0038] 图5为本发明实施例二中的移位寄存器单元时序图;
[0039] 图6为本发明实施例三中的移位寄存器单元电路结构图;
[0040] 图7为本发明实施例三中低电平维持信号在第三电容不同大小下的波形图;
[0041] 图8为本发明实施例四中的移位寄存器单元电路结构图;
[0042] 图9为本发明实施例五中一种栅极驱动电路的结构框图;
[0043] 图10为本发明实施例五中栅极驱动电路的时序图;
[0044] 图11为本发明实施例六中的一种显示器电路结构框图。

【具体实施方式】
[0045] 为使本申请的申请目的、技术方案和优点更加清楚,下面通过【具体实施方式】结合 附图对本申请作进一步详细说明。
[0046] 首先对一些术语进行说明:
[0047] 本申请中的晶体管可以为双极型晶体管或场效应晶体管。当晶体管为双极型晶体 管时,其控制极是指双极型晶体管的基极,第一极可以为双极型晶体管的集电极或发射极, 对应的第二极可以为双极型晶体管的发射极或集电极;当晶体管为场效应晶体管时,其控 制极是指场效应晶体管的栅极,第一极可以为场效应晶体管的漏极或源极,对应的第二极 可以为场效应晶体管的源极或漏极。显示器中的晶体管通常为一种场效应晶体管:薄膜晶 体管(TFT)。下面以晶体管为场效应晶体管为例对本申请做详细的说明,在其它实施例中晶 体管也可以是双极型晶体管。
[0048] 本申请的基本设计思路是:采用电容耦合的方式在第一低电平维持控制端实现负 电位,并通过电压馈通效应使得由第一低电平维持控制端控制的放电过程与由低电平端向 第一低电平维持控制端的反向充电过程达到动态平衡,从而实现第一低电平维持信号的幅 值变化的正负双极性脉冲。此外,通过馈通电容的大小来调节由第一低电平维持控制端控 制的放电过程,可以调节双极性电压的大小。
[0049] 实施例一:
[0050] 移位寄存器单元是实现栅极驱动电路非常重要的单元电路,如图1所示为本实施 例的电路结构图,电路结构包括:工作模块11和维持模块12。工作模块11包括输入模块 111、驱动模块112和下拉模块113。维持模块12包括低电平维持单元121和双极性脉冲产 生单元122。
[0051] 驱动模块112稱合于第一时钟信号输入端和信号输出端之间,在其驱动控制端Q 充电获得驱动电压后,将第一时钟信号Va传送到信号输出端。
[0052] 输入模块111稱合于第一脉冲信号输入端和驱动控制端Q之间,用于从第一脉冲 信号输入端输入第一脉冲信号V11,给驱动模块112的驱动控制端Q充电提供驱动电压。
[0053] 下拉模块113耦合于信号输出端和低电平端之间,下拉模块113还耦合于驱动控 制端Q ;下拉模块113还包括第二脉冲信号输入端,用于从第二脉冲信号输入端输入第二脉 冲信号V12,将信号输出端和驱动控制端Q耦合至低电平端。
[0054] 低电平维持单兀121稱合在信号输出端和低电平端之间,在其第一低电平维持控 制端Pl输入第一低电平维持信号,或者第二低电平维持控制端P2输入第二低电平维持信 号时,将信号输出端耦合至低电平端。
[0055] 双极性脉冲产生单元122包括第二电容C2、第八晶体管T8、第九晶体管T9和第十 晶体管T10。第二电容C2耦合在第一时钟信号输入端和第一低电平维持控制端Pl之间; 第八晶体管T8的控制极(例如栅极)耦合到信号输出端,第一极(例如漏极)耦合到第一低 电平维持控制端P1,第二极(例如源极)耦合到第九晶体管T9的控制极(例如栅极);第九晶 体管T9的第一极(例如漏极)耦合到第一低电平维持控制端Pl,第二极(例如源极)耦合到 低电平端;第十晶体管TlO的控制极(例如栅极)和第二极(例如源极)耦合到低电平端,第 一极(例如漏极)耦合到第一低电平维持控制端Pl ;双极性脉冲产生单元(122)用于为第一 低电平维持控制端Pl提供双极性的脉冲信号,作为第一低电平维持信号。
[0056] 本实施例中,信号之间应满足如下关系:
[0057] 第一时钟信号(Va)和第二低电平维持信号互补,所称互补是指:当第一时钟信号 (Va)为高电平时,第二低电平维持信号为低电平;当第一时钟信号(Va)为低电平时,第二低 电平维持信号为高电平。需要说明的是,本实施例定义的互补仅在电平高低关系上予以限 定,而对高低电平的幅值大小关系并未作严格的限定。
[0058] 第二脉冲信号V12的高电平滞后于第一脉冲信号V11的高电平一个时钟周期。第一 脉冲信号V11到来时,第一时钟信号Va为低电平。
[0059] 在一具体实施例中,驱动模块112包括第二晶体管T2和第一电容C1。第二晶体管 T2的控制极(例如栅极)耦合到驱动控制端Q,用于输入驱动电压,第一极(例如漏极)耦合 到第一时钟信号输入端,用于接收第一时钟信号Va,第二极(例如源极)耦合到信号输出端, 用于在被驱动电压开启后,当第一时钟信号Va为高电平时对信号输出端充电,当第一时钟 信号Va为低电平时也可以起到下拉信号输出端电位的作用。第一电容Cl f禹合在驱动控制 端Q和信号输出端之间,用于存储驱动电压直到被放电。
[0060] 输入模块111包括第一晶体管Tl。第一晶体管Tl的控制极(例如栅极)和第一极 (例如漏极)稱合到第一信号输入端,用于输入第一脉冲信号Vn,第二极(例如源极)稱合到 驱动控制端Q,用于响应第一脉冲信号V11高电平导通为驱动控制端Q提供驱动电压。
[0061] 下拉模块113包括第三晶体管T3和第四晶体管T4。第三晶体管T3的控制极(例 如栅极)和第四晶体管T4的控制极(例如栅极)耦合到第二脉冲信号输入端;第三晶体管T3 的第一极(例如漏极)耦合到信号输出端,第二极(例如源极)耦合到低电平端;第四晶体管 T4的第一极(例如漏极)耦合到驱动控制端Q,第二极(例如源极)耦合到低电平端;第三晶 体管T3和第四晶体管T4分别响应第二脉冲信号V12的高电平导通将信号输出端和驱动控 制端Q下拉稱合至低电平端。
[0062] 低电平维持单元121包括第六晶体管T6和第七晶体管17。第六晶体管T6和第 七晶体管17的第一极(例如漏极)分别耦合到信号输出端,第二极(例如源极)分别耦合到 低电平端;第六晶体管T6的控制极(例如栅极)耦合到第二低电平维持控制端P2,第七晶体 管17的控制极(例如栅极)耦合到第一低电平维持控制端Pl ;在本级移位寄存器单元处于 非选通阶段时,第六晶体管T6和第七晶体管17分别响应第二低电平维持信号和第一低电 平维持信号保持信号输出端输出低电平信号。在本实施例中,第二低电平维持信号由第二 时钟信号Vb提供。
[0063] 进一步地,本实施例中,低电平维持单元121还包括第五晶体管T5,第五晶体管T5 的控制极(例如栅极)耦合至第一低电平维持控制端P1,第一极(例如漏极)耦合至第二晶体 管T2的控制极(例如栅极),第二极(例如源极)耦合至信号输出端;第五晶体管T5在本级移 位寄存器单元的非选通阶段时,响应第一低电平维持信号将驱动控制端Q耦合至信号输出 端。
[0064] 为方便后续的描述,本实施例、后续实施例以及其它实施例中,假设各时钟信号和 脉冲信号的高电平(高电位)值为Vh,低电平(低电位)值为八。
[0065] 如图2所示为本实施例中移位寄存器单元的时序图。该移位寄存器单元的工作过 程可以分为两个阶段:(1)工作阶段,(2)维持阶段。下面将结合图1和图2详细说明这两 个阶段的工作过程。
[0066] (1)工作阶段
[0067] 本级移位寄存器单元处于选通阶段,完成本级移位寄存器单元信号输出端输出信 号Vott的上拉和下拉过程,这个阶段为移位寄存器的工作阶段。
[0068] 在t0时刻,第一时钟信号Va和第二脉冲信号V12均为低电平,第一脉冲信号V 11与 第二时钟信号Vb由低电平上升为高电平。此时,第一晶体管Tl导通,第一脉冲信号V11通过 导通的第一晶体管Tl对驱动控制端Q充电,并将电荷存储在第一电容Cl与第二晶体管T2 的寄生电容Cra2中。当驱动控制端Q电位上升到Vh-Vthi时,第一晶体管Tl关断,其中,V m为第一晶体管Tl的阈值电压。在这个过程中,第二晶体管T2、第六晶体管T6导通,信号输 出端通过第二晶体管T2和第六晶体管T6放电到低电平。
[0069] 驱动控制端Q充电结束后,到达tl时刻,在tl时刻,第二脉冲信号V12保持为低电 平,第一脉冲信号V11和第二时钟信号Vb下降为低电平、第一时钟信号Va由低电平上升为高 电平。此时,第一晶体管Tl、第四晶体管T4关断使得驱动控制端Q浮空,第一时钟信号Va通过导通的第二晶体管T2对信号输出端充电,驱动控制端Q的电位也随着信号输出端电位 的上升而上升,这被称为自举。驱动控制端Q电位的上升,加快了信号输出端的充电速度, 使得信号输出端的电位得以快速上升到高电平VH。
[0070] 容易理解的是,当信号输出端的电压Vqut上升到大于第八晶体管T8与第九晶体管 T9的阈值电压之和VTH8+VTH9时,第八晶体管T8与第九晶体管T9导通,并等效于一个二极管 连接的晶体管;第一低电平维持控制端Pl的电位被下拉至VP(I,Vptl由下式给出:
[0071] Vp〇-VL+VTH9
[0072] 其中,'为低电平端提供的低电平电压,Vth9为第九晶体管T9的阈值电压。对于 包括第五晶体管T5的实施例中,随着Vqut的电压的升高,第五晶体管T5的栅-源电压变为 负值,第五晶体管T5关断,减小了第五晶体管T5的漏电对Q端自举的影响,保证了信号输 出端的快速充电;在不包括第五晶体管T5的实施例中,则不存在漏电问题。此外,虽然第七 晶体管17的栅-源电压不为0,第七晶体管17并不会完全关断,但是由于第七晶体管17的 漏电较小,因此不会影响电路的正常功能。
[0073] 在t2时刻,第一时钟信号Va由高电平下降为低电平,第二脉冲信号V12与第二时 钟信号Vb由低电平上升为高电平,使晶体管T3、晶体管T4和晶体管T6导通,将信号输出端 以及驱动控制端Q的电位下拉耦合至低电平端。在这个过程中,在驱动控制端Q的电压下 降到第二晶体管T2的阈值电压Vth2之前,第二晶体管T2仍然导通,可以作为信号输出端的 一个辅助的放电通路,因此信号输出端的电位被快速下拉至低电平。
[0074] 至此,移位寄存器单元将第一时钟信号Va的一个高电平脉冲完全传输到了信号输 出端,移位寄存器单元的工作阶段结束。
[0075] (2)维持阶段
[0076] 在信号输出端电位下拉至低电平'之后,本级移位寄存器单元进入非选通状态。 信号输出端的输出信号Votjt的电位必须维持在低电平,以避免与信号输出端相连的显不器 像素中的开关晶体管误导通,导致图像信息写入错误,这个过程为维持阶段。
[0077] 在工作阶段结束后,第一脉冲信号Vn、第二脉冲信号V12以及驱动控制端Q的电位 为低电平',第一晶体管Tl与第二晶体管T2关断,信号输出端的电位也应保持为低电平 但是,由于在第二晶体管T2的控制极(例如栅极)和第一极(例如漏极)之间有较大的寄 生电容Cra2,当第一时钟信号Va由低电平 '跳变到高电平Vh时,驱动控制端Q的电位也会 随之上升,该现象称为时钟馈通效应。当驱动控制端Q的电位上升大于第二晶体管T2的阈 值电压时,会导致晶体管T2开启,第一时钟信号Va通过第二晶体管T2对信号输出端不被 期望地充电,导致信号输出端产生较大的噪声电压。此外,在实际的显示器中,面板上的信 号线之间存在寄生电容耦合效应,也会使得移位寄存器单元的输出信号产生噪声电压。因 此,在移位寄存器单元的非选通状态,必须采取一定的措施来保证输出端的输出信号Vott为 低电平
[0078] 在维持阶段,本申请采用维持模块12来消除噪声电压。维持模块12从两方面进 行工作,一方面抑制时钟馈通效应的产生,另一方面是消除信号输出端的噪声电荷。
[0079] 本实施例中,低电平维持单元121的第二低电平维持信号由第二时钟信号Vb提 供;第二时钟信号Vb与第一时钟信号Va互补。而第一低电平维持信号与第一时钟信号Va相 位相同。如图2所示,在第一时钟信号Va为低电平期间,第二时钟信号Vb为高电平,此时, 第六晶体管T6导通,将信号输出端的噪声电荷释放到低电平端,从而保持了信号输出端的 电位为低电平
[0080] 在第一时钟信号Va为高电平期间,第一低电平维持信号为正电平,此时,第七晶体 管17导通;第七晶体管17将信号输出端的噪声电荷释放到低电平端。因此在第一时钟信 号Va为高电平期间,低电平维持单元121保证了信号输出端的电位为低电平。
[0081] 进一步地,本实施例中,低电平维持单元121还包括第五晶体管T5。在第一时钟信 号Va为高电平期间,第五晶体管T5被第一低电平维持信号导通,导通的第五晶体管T5将驱 动控制端Q的噪声电荷释放到信号输出端,并通过导通的第七晶体管17释放到低电平端, 从而保证了驱动控制端Q的电位为低电平。
[0082] 特别的,当第五晶体管T5导通时,信号输出端的大的负载电容Q被连接到驱动控 制端Q ;此时,第一时钟信号Va通过第二晶体管T2的寄生电容Vra2耦合到驱动控制端Q的 电压馈通量AVq的大小可以表示为:

【权利要求】
1. 一种移位寄存器单元,其特征在于,包括: 第一时钟信号输入端,用于输入第一时钟信号(vA); 第一脉冲信号输入端,用于输入第一脉冲信号(vn); 信号输出端,用于输出脉冲驱动信号(vOTT); 低电平端,用于输入低电平('); 工作模块(11)和维持模块(12); 所述工作模块(11)包括输入模块(111 )、驱动模块(112)和下拉模块(113); 所述维持模块(12 )包括低电平维持单元(121)和双极性脉冲产生单元(122 ); 所述驱动模块(112)稱合于第一时钟信号输入端和信号输出端之间,在其驱动控制端 (Q)充电获得驱动电压后,将第一时钟信号(VA)传送到信号输出端; 所述输入模块(111)耦合于所述第一脉冲信号输入端和所述驱动控制端(Q)之间,用 于从所述第一脉冲信号输入端输入第一脉冲信号(Vn),给所述驱动模块(112)的驱动控制 端(Q)充电提供驱动电压; 所述下拉模块(113)耦合于所述信号输出端和所述低电平端之间,所述下拉模块 (113)还耦合于所述驱动控制端(Q);所述下拉模块(113)还包括第二脉冲信号输入端,用 于从所述第二脉冲信号输入端输入第二脉冲信号(VI2),将所述信号输出端和所述驱动控制 端(Q)耦合至所述低电平端; 所述低电平维持单元(121)耦合在所述信号输出端和所述低电平端之间,在其第一低 电平维持控制端(P1)输入第一低电平维持信号,或者第二低电平维持控制端(P2)输入第 二低电平维持信号时,将所述信号输出端耦合至所述低电平端; 所述双极性脉冲产生单元(122)包括第二电容(C2)、第八晶体管(T8)、第九晶体管 (T9)和第十晶体管(T10);所述第二电容(C2)稱合在所述第一时钟信号输入端和所述第一 低电平维持控制端(P1)之间;所述第八晶体管(T8)的控制极耦合到所述信号输出端,第一 极耦合到所述第一低电平维持控制端(P1),第二极耦合到所述第九晶体管(T9)的控制极; 所述第九晶体管(T9)的第一极耦合到所述第一低电平维持控制端(P1),第二极耦合到所 述低电平端;所述第十晶体管(T10)的控制极和第二极耦合到所述低电平端,第一极耦合 到所述第一低电平维持控制端(P1);所述双极性脉冲产生单元(122 )用于为所述第一低电 平维持控制端(P1)提供双极性的脉冲信号,作为第一低电平维持信号; 所述第一时钟信号(VA)和所述第二低电平维持信号互补; 所述第二脉冲信号(VI2)的高电平滞后于所述第一脉冲信号(Vn)的高电平一个时钟周 期; 所述第一脉冲信号(Vn)到来时,所述第一时钟信号(VA)为低电平。
2. 如权利要求1所述的移位寄存器单元,其特征在于,所述驱动模块(112)包括第二晶 体管(T2)和第一电容(C1); 所述第二晶体管(T2)的控制极耦合到所述驱动控制端(Q),用于输入所述驱动电压, 第一极耦合到第一时钟信号输入端,用于接收第一时钟信号(VA),第二极耦合到信号输出 端,用于在被所述驱动电压开启后,当所述第一时钟信号(VA)为高电平时对信号输出端充 电,当所述第一时钟信号(VA)为低电平时下拉信号输出端的电位; 所述第一电容(C1)耦合在所述驱动控制端(Q)和所述信号输出端之间,用于存储所述 驱动电压直到被放电。
3. 如权利要求1所述的移位寄存器单元,其特征在于,所述输入模块(111)包括第一晶 体管(T1); 所述第一晶体管(T1)的控制极和第一极耦合到第一信号输入端,用于输入第一脉冲信 号(Vn),第二极耦合到所述驱动控制端(Q),用于响应第一脉冲信号(Vn)高电平导通为驱 动控制端(Q)提供驱动电压。
4. 如权利要求1所述的移位寄存器单元,其特征在于,所述下拉模块(113)包括:第三 晶体管(T3 )和第四晶体管(T4 ); 所述第三晶体管(T3)的控制极和所述第四晶体管(T4)的控制极耦合到所述第二脉冲 信号输入端;所述第三晶体管(T3)的第一极耦合到所述信号输出端,第二极耦合到所述低 电平端;所述第四晶体管(T4)的第一极耦合到驱动控制端(Q),第二极耦合到所述低电平 端;所述第三晶体管(T3)和第四晶体管(T4)分别响应所述第二脉冲信号(VI2)的高电平导 通将所述信号输出端和所述驱动控制端(Q)下拉耦合至所述低电平端。
5. 如权利要求1所述的移位寄存器单元,其特征在于,所述低电平维持单元(121)包 括:第六晶体管(T6)和第七晶体管(T7); 所述第六晶体管(T6)和所述第七晶体管(T7)的第一极分别耦合到所述信号输出端, 第二极分别耦合到所述低电平端;所述第六晶体管(T6)的控制极耦合到所述第二低电平 维持控制端(P2),所述第七晶体管(T7)的控制极耦合到所述第一低电平维持控制端(P1); 在移位寄存器单元处于非选通阶段时,所述第六晶体管(T6)和所述第七晶体管(T7)分别 响应所述第二低电平维持信号和所述第一低电平维持信号保持所述信号输出端输出低电 平f目号。
6. 如权利要求5所述的移位寄存器单元,其特征在于,所述低电平维持单元(121)还包 括第五晶体管(T5); 所述第五晶体管(T5)的控制极耦合至所述第一低电平维持控制端(P1),第一极耦合 至所述第二晶体管(T2)的控制极,第二极耦合至所述信号输出端;所述第五晶体管(T5) 在本级移位寄存器单元的非选通阶段时,响应所述第一低电平维持信号将所述驱动控制端 (Q)耦合至所述信号输出端。
7. 如权利要求1所述的移位寄存器单元,其特征在于,所述双极性脉冲产生单元(122) 还包括串联至少一个的反向充电延迟晶体管(T11),所述反向充电延迟晶体管(T11)的控 制极与第二极短接,初级反向充电延迟晶体管(T11)的控制极与第二极短接后耦合到第十 晶体管(T10)的第一极,末级反向充电延迟晶体管(T11)的第一极耦合到所述第一低电平 维持控制端(P1),每一级反向充电延迟晶体管(T11)的控制极与第二极短接后都耦合到其 前一级反向充电延迟晶体管(T11)的第一极;所述反向充电延迟晶体管(T11)用于当所述 第一低电平维持控制端(P1)处于负电位时,减小由低电位端对所述第一低电平维持控制端 (P1)的反相充电电流。
8. 如权利要求1至7任意一项所述的移位寄存器单元,其特征在于,所述双极性脉冲产 生单元(122)还包括第三电容(C3); 所述第三电容(C3)耦合在所述第九晶体管(T9)的控制极和第一极之间。
9. 一种栅极驱动电路,包括:移位寄存器、第一时钟线(CK1)、第二时钟线(CK2)、启动 信号线(STV)以及总公共地线VSS,其特征在于,所述移位寄存器包括N+1级串联的如权利 要求1至8中任意一项所述的移位寄存器单元,其中N为正整数; 所述第一时钟线(CK1)和第二时钟线(CK2)为所述移位寄存器传输互补的时钟信号; 所述启动信号线(STV)耦合至第一级移位寄存器单元的第一脉冲信号输入端以及最后 一级移位寄存器单兀的第二脉冲信号输入端; 所述总公共地线VSS耦合至每一级移位寄存器单元的低电平端,为每一级移位寄存器 单元低电平端提供低电平信号; 所述移位寄存器的每一级移位寄存器单元的信号输出端耦合到后一级移位寄存器单 兀的第一脉冲信号输入端和前一级移位寄存器单兀的第二脉冲信号输入端,所述信号输出 端输出的脉冲驱动信号为栅极驱动信号; 第1级移位寄存器单元的第一时钟信号输入端耦合至所述第一时钟线(CK1),第二低 电平维持控制端(P2)耦合至所述第二时钟线(CK2);大于1的奇数级移位寄存器单元的 第一时钟信号输入端耦合至所述第一时钟线(CK1 ),第二低电平维持控制端(P2)耦合至所 述第二时钟线(CK2)或前一级移位寄存器单元的第一低电平维持控制端(P1);偶数级移 位寄存器单元的第一时钟信号输入端耦合至所述第二时钟线(CK2),第二低电平维持控制 端(P2)耦合至所述第一时钟线(CK1)或前一级移位寄存器单元的第一低电平维持控制端 (P1)。
10. -种显示器,包括由多个像素构成的二维像素阵列,以及与阵列中每个像素相连的 第一方向的多条数据线和第二方向的多条栅极扫描线; 数据驱动电路,为数据线提供数据信号;其特征在于,还包括: 如权利要求9所述的栅极驱动电路,为所述栅极扫描线提供栅极驱动信号。
【文档编号】G11C19/28GK104332127SQ201310629196
【公开日】2015年2月4日 申请日期:2013年11月29日 优先权日:2013年11月29日
【发明者】张盛东, 胡治晋, 廖聪维, 李文杰, 李君梅 申请人:北京大学深圳研究生院
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