具有芯片识别符结构的可垂直堆叠的裸片的制作方法
具有芯片识别符结构的可垂直堆叠的裸片的制作方法
【专利摘要】本发明揭示具有芯片识别符结构的可垂直堆叠的裸片。在特定实施例中，揭示一种半导体装置，其包含裸片，所述裸片包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，所述芯片识别符结构包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。
【专利说明】具有芯片识别符结构的可垂直堆叠的裸片
[0001]本申请为申请号为201080045165.0、申请日为2010年10月7日、发明名称为“具有芯片识别符结构的可垂直堆叠的裸片”的发明专利申请的分案申请。
【技术领域】
[0002]本发明大体上涉及可垂直堆叠的裸片。
【背景技术】
[0003]可使用存储器裸片及芯片的垂直堆叠来增加半导体装置中的存储器密度。在垂直堆叠的存储器裸片和逻辑裸片中，存储器裸片大小可能因堆叠工艺通过量和其它因素而限于小于逻辑裸片大小。这将可用存储器密度和引线限于下一代存储器裸片的使用，以满足可用存储器密度要求。可使用垂直堆叠的存储器裸片来满足存储器密度要求，但常规垂直堆叠的存储器裸片具有与同逻辑裸片共享同一信道有关的增加的堆叠复杂性以及与之相关联的增加的成本，例如对存储器裸片的垂直堆叠中的存储器裸片中的每一者进行编程、分类、标记或分离。
【发明内容】
[0004]两个或两个以上裸片的垂直堆叠的多个裸片大体上相同，且在不对所述垂直堆叠中的每一裸片进行编程、分类、标记或分离的情况下形成所述裸片堆叠。物理上预定的芯片识别符结构区分堆叠中的每一裸片，且信道接口可在堆叠的多个裸片之间共享。不需要裸片的非易失性编程。在不对堆叠裸片进行编程或分类的情况下形成裸片堆叠降低了总成本且提供较简单的芯片后勤供应。
[0005]在特定实施例中，揭示一种半导体装置，所述半导体装置包含裸片，其包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，其包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。
[0006]在另一特定实施例中，揭示一种多裸片堆叠式半导体装置，其包含第一裸片，其包括第一芯片识别符结构，所述第一芯片识别符结构包括数目N个穿硅通孔，其各自硬连线到第一组外部电触点，所述数目N包括大于一的整数。所述多裸片堆叠式半导体装置还包含第二裸片，其包括第二芯片识别符结构，所述第二芯片识别符结构包括N个穿硅通孔，其各自硬连线到第二组电触点。
[0007]在另一特定实施例中，揭示一种制作堆叠式多裸片半导体装置的方法，所述方法包含形成N个裸片的堆叠，其中每一裸片包含:芯片识别符结构，其包括第一组N个穿硅通孔，所述穿硅通孔各自硬连线到一组外部电触点；芯片识别符选择逻辑，其耦合到所述芯片识别符结构；以及芯片选择结构，其包括耦合到所述芯片识别符选择逻辑的第二组N个穿硅通孔，其中N为大于一的整数。所述方法还包含将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地，其中所述第一组N个穿硅通孔中的每一者具有耦合到邻近穿硅通孔的垫，且所述第二组N个穿硅通孔中的每一者耦合到其自己的相应垫。
[0008]在另一特定实施例中，揭示一种多裸片堆叠式半导体装置，其包含第一裸片，其包括用于识别芯片的第一装置，所述第一装置包括数目N个穿硅通孔，其各自硬连线到第一组用于形成外部电接触的装置，所述数目N包括大于一的整数。所述多裸片堆叠式半导体装置还包含第二裸片，其包括用于识别芯片的第二装置，所述第二装置包括N个穿硅通孔，其各自硬连线到第二组用于形成电接触的装置。
[0009]在另一特定实施例中，揭不一种方法，其包含基于第一裸片在裸片堆叠中的位置而接收芯片识别符信号。在所述第一裸片处经由所述第一裸片的多个穿硅通孔接收所述芯片识别符信号。所述方法还包含基于所述所接收到的芯片识别符信号确定所述第一裸片是否为由所接收到的芯片选择信号指示的特定裸片。
[0010]所揭示的实施例中的至少一者所提供的一个特定优点是两个或两个以上裸片的垂直堆叠的每一裸片大体上相同，且在不对所述垂直堆叠中的每一裸片进行编程、分类、标记或分离的情况下形成所述裸片堆叠。在堆叠式裸片中使用不带任何编程或不同分类的相同裸片降低了总成本且提供较简单的芯片后勤供应。不需要裸片的非易失性编程。在审阅整个申请案之后，本发明的其它方面、优点和特征将变得明显，整个申请案包含以下部分:【专利附图】
【附图说明】、【具体实施方式】和权利要求书。
【专利附图】
【附图说明】
[0011]图1是具有芯片识别符结构的垂直堆叠裸片的第一实施例的说明性图；
[0012]图2是芯片识别符选择逻辑的实施例的说明性图；
[0013]图3是具有安置在封装衬底上方的封装中的芯片识别符结构的垂直堆叠裸片的第二实施例的说明性图；
[0014]图4是具有安置于母裸片上方的芯片识别符结构的垂直堆叠裸片的第三实施例的说明性图；
[0015]图5是耦合到邻近穿硅通孔(TSV)的垫的穿硅通孔(TSV)的实施例的说明性图；
[0016]图6是形成具有芯片识别符结构的垂直堆叠裸片的方法的说明性实施例的流程图；
[0017]图7是包含具有具芯片识别符结构的多裸片堆叠的模块的便携式通信装置的特定实施例的框图；以及
[0018]图8是说明结合具有芯片识别符结构的多裸片堆叠使用的制造工艺的数据流程图。
【具体实施方式】
[0019]下文参考图式描述本发明的特定实施例。在描述中，共同特征在图式中始终由共同参考编号指示。参看图1，描绘具有芯片识别符结构的垂直堆叠裸片的第一实施例的说明性图，且将其大体表不为100。垂直堆叠100可包含第一裸片102、第二裸片104、第三裸片106以及第四裸片108，其中第四裸片108堆叠在第三裸片106上方，第三裸片106堆叠在第二裸片104上方,第二裸片104堆叠在第一裸片102上方。每一裸片102到108包含娃衬底110和金属层112。每一裸片还包含至少一个穿硅通孔(TSV) 124，其延伸穿过硅衬底110以传送芯片识别符和其它数据。每一裸片进一步包含芯片识别符结构114，所述芯片识别符结构包含至少两个穿硅通孔(TSV)，其各自硬连线到外部电触点。在特定实施例中，所述外部电触点耦合到电压源VDD 126或耦合到接地128。举例来说，可从封装衬底或母裸片接收电压源VDD 126或接地128。
[0020]用于每一裸片的芯片识别符结构114包含第一列TSV 116、第二列TSV 118、第三列TSV 120以及第四列TSV 122。追踪穿过相应的金属层112中的连接，第四裸片108的第四列TSV 122耦合到第三裸片106的第三列TSV 120，第三裸片106的第三列TSV120耦合到第二裸片104的第二列TSV 118，第二裸片104的第二列TSV 118耦合到第一裸片102的第一列TSV 116，第一裸片102的第一列TSV 116耦合到接地128。类似地，第四裸片108的第三列TSV 120耦合到第三裸片106的第二列TSV 118，第三裸片106的第二列TSV 118耦合到第二裸片104的第一列TSV 116，第二裸片104的第一列TSV 116耦合到第一裸片102的第四列TSV 122，第一裸片102的第四列TSV 122耦合到电压源VDD 126。同样，第四裸片108的第二列TSV 118耦合到第三裸片106的第一列TSV 116，第三裸片106的第一列TSV 116耦合到第二裸片104的第四列TSV 122，第二裸片104的第四列TSV 122耦合到第一裸片102的第三列TSV 120，第一裸片102的第三列TSV 120也耦合到电压源VDD 126。最后，第四裸片108的第一列TSV 116耦合到第三裸片106的第四列TSV 122，第三裸片106的第四列TSV 122耦合到第二裸片104的第三列TSV 120，第二裸片104的第三列TSV 120耦合到第一裸片102的第二列TSV 118，第一裸片102的第二列TSV 118也耦合到电压源VDD 126。
[0021]相应金属层112中的芯片识别符结构114之间的连接在每一裸片中是相同的，且使得可基于哪一列TSV 116到122连接到接地128而唯一地选择每一裸片。举例来说，第一裸片102的第一列TSV 116连接到接地128，第二裸片104的第二列TSV 118连接到接地128，第三裸片106的第三列TSV 120连接到接地128，且第四裸片108的第四列TSV 122连接到接地128。举例来说，垂直堆叠100中的每一裸片可基于哪一列TSV 116到122连接到接地128来辨识其垂直位置。在替代实施例中，除了一个以外的列TSV 116到122耦合到接地128，而列TSV 116到122中的一者耦合到电压源VDD 126，在所述情况下，可基于哪一列TSV 116到122连接到电压源VDD 126而唯一地选择每一裸片。每一裸片102到108具有相同的芯片识别符结构114,其在每一娃衬底110中包含相同的TSV结构,且在每一金属层112中包含相同布线。
[0022]两个或两个以上裸片的垂直堆叠100的每一裸片大体上相同，且在不对垂直堆叠100中的每一裸片进行编程、分类、标记或分离的情况下形成裸片102、104、106、108的垂直堆叠100。物理上预定的芯片识别符结构114区分垂直堆叠100中的每一裸片，且信道接口可在堆叠的多个裸片102、104、106、108之间共享。在垂直堆叠100中使用不带任何编程或不同分类的相同裸片可降低总成本且提供较简单的芯片后勤供应。不需要裸片102、104、106、108的非易失性编程。
[0023]参看图2，描绘芯片识别符选择逻辑的实施例的说明性图，且大体表示为202。图1的裸片102、104、106、108的垂直堆叠100中的每一裸片可通过芯片识别符选择逻辑202从主机装置214接收特定且不同的芯片识别符信号。在特定实施例中，提供到主机装置214的接口。举例来说，主机装置214可为单独装置或母裸片。
[0024]主机装置214可接入任何特定裸片，但共用接入信道结构在多个裸片之间共享，例如图3和图4中所示且在下文更全面描述的共用接入信道结构306。主机装置214可经由主机装置214与垂直裸片堆叠100中的裸片102到108之间的共享接口提供芯片选择信号Chip ID[0:3]和数据信号Data[0:n]。可将芯片选择信号Chip ID[0:3]和数据信号Data[0:n]施加到垂直裸片堆叠100中的所有裸片102到108可接入的TSV。数据信号Data[0:n]可因此经由共用接入信道结构306从主机装置214发送到任一特定裸片，其中使用芯片识别符选择逻辑202来选择所述特定裸片。为了简单起见，图2中未说明主机装置214与图1的裸片102、104、106、108的垂直堆叠100之间的共享接口。
[0025]在特定实施例中，芯片识别解码逻辑204耦合到图1的芯片识别符结构114，且分别经由线路206、208、210和212接受列TSV 116、118、120和122作为输入。芯片识别符选择逻辑202可包含芯片识别解码逻辑204，且可响应于来自主机装置214的芯片选择信号Chip ID[0:3]。芯片识别符选择逻辑202可在芯片识别符结构114中的TSV处检测图1的电压源VDD 126或接地128。来自图1的第一列TSV 116的信号可经由线路206输入到芯片识别解码逻辑204。来自图1的第二列TSV 118的信号可经由线路208输入到芯片识别解码逻辑204。来自图1的第三列TSV 120的信号可经由线路210输入到芯片识别解码逻辑204。来自图1的第四列TSV 122的信号可经由线路212输入到芯片识别解码逻辑204。
[0026]可经由线路224从芯片识别解码逻辑204输出信号S [O]，且信号S [O]可为到选择电路232的控制信号，其可确定是否选择第一芯片。为了确定是否选择第一芯片，线路216上来自主机装置214的信号Chip ID[O]沿线路240从芯片识别符选择逻辑202输出。信号S [I]可经由线路226从芯片识别解码逻辑204输出，且可为到选择电路234的控制信号，其可确定线路218上来自主机装置214的信号Chip ID[I]是否沿线路240从芯片识别符选择逻辑202输出。信号S[2]可经由线路228从芯片识别解码逻辑204输出，且可为到选择电路236的控制信号，其可确定线路220上来自主机装置214的信号Chip ID [2]是否沿线路240从芯片识别符选择逻辑202输出。信号S[3]可经由线路230从芯片识别解码逻辑204输出，且可为到选择电路238的控制信号，其可确定线路222上来自主机装置214的信号Chip ID [3]是否沿线路240从芯片识别符选择逻辑202输出。
[0027]使用图1的第一裸片102作为说明性实施例，由于第一裸片102在垂直裸片堆叠100内的位置，第一列TSV 116连接到接地128，且第二列TSV 118、第三列TSV 120和第四列TSV 122全部连接到电压源VDD 126。在此情况下，沿线路206的输入将为逻辑“低”，且沿线路208、210和212的输入将全部为逻辑“高”。芯片识别解码逻辑204可使输入反相，使得沿线路224的信号S[0]为逻辑“高”信号，而分别沿线路226、228和230的信号S[l]、S[2]和S[3]全部为逻辑“低”信号。因为信号S[O]为逻辑“高”，所以选择电路232的通过门的N型金属氧化物半导体(NMOS)晶体管接通。信号S[0]也经反相为逻辑“低”，其接通选择电路232的通过门的P型金属氧化物半导体(PMOS)晶体管。因为NMOS和PMOS是接通的，因此选择电路232的通过门具有低阻抗状态，其实现信号传播，与NMOS和PMOS断开时的高阻抗状态形成对比。沿线路216的信号Chip ID[0]经反相，且穿过选择电路232的低阻抗通过门，以成为沿线路240的来自芯片识别符选择逻辑202的选定输出。
[0028]作为对比，因为信号S[l]为逻辑“低”，所以选择电路234的通过门的NMOS晶体管断开。信号s[l]经反相为逻辑“高”，其断开选择电路234的通过门的PMOS晶体管。沿线路218的信号Chip ID[1]可经反相，但不穿过选择电路234的高阻抗通过门。类似地，因为信号S[2]和S[3]处于逻辑“低”，所以选择电路236和选择电路238的通过门也处于高阻抗状态。因此，基于在TSV 116到122处接收到的信号，第一裸片102的芯片识别符选择逻辑202基于芯片选择信号Chip ID[O]而不是芯片选择信号Chip ID[1:3]来产生沿线路240的输出。为了说明，当芯片选择信号Chip ID[O]具有“高”状态时，沿线路240的输出为“低”，且当芯片选择信号Chip ID[0]具有“低”状态时，沿线路240的输出为“高”。以此方式，可基于第一裸片102在垂直裸片堆叠100中的位置以及主机装置214所提供的芯片选择信号Chip ID[0:3]来选择或取消选择图1的第一裸片102。当被选择时，来自主机装置214的数据信号Data [O: η]可由图1的第一裸片102接入。当不被选择时，数据信号Data [O: η]可不被第一裸片102接入，而是可由垂直裸片堆叠100中的另一裸片接入。
[0029]参看图3，描绘具有安置于封装衬底上方的封装中的芯片识别符结构的垂直堆叠裸片的第二实施例的说明性图，且大体表示为300。图1的垂直堆叠100可安置于封装衬底304上方的封装302中。垂直堆叠100的每一裸片具有芯片选择结构320，其针对垂直堆叠100中的每个裸片包含一 TSV。芯片选择结构320中的TSV可耦合在一起以形成延伸穿过垂直堆叠100的列322。垂直堆叠100的每一裸片还具有图2的芯片识别符选择逻辑202，其耦合到芯片识别符结构114且耦合到芯片选择结构320。垂直堆叠100的每一裸片进一步具有共用接入信道结构306，其包含多个TSV 308，以提供将可由每一裸片接入的数据信号 Data[O:η]。
[0030]如上文相对于图1所述，封装衬底304供应耦合到垂直堆叠100的芯片识别符结构114的电压源126和接地128。封装衬底304具有形成于封装衬底304的与垂直堆叠100相对的侧上的多个封装球310。所述多个封装球310针对垂直堆叠100中的每个裸片包含一芯片选择封装球。举例来说，芯片选择封装球(CSO) 312可耦合到芯片选择结构320中的TSV的列322中的第一者，芯片选择封装球(CSl) 314可耦合到芯片选择结构320中的TSV的列322中的第二者，芯片选择封装球(CS2) 316可耦合到芯片选择结构320中的TSV的列322中的第三者，且芯片选择封装球(CS3) 318可耦合到芯片选择结构320中的TSV的列322中的第四者。在特定实施例中，其中垂直堆叠100中存在N个裸片，所述多个封装球310包含至少N个芯片选择封装球，其耦合到垂直堆叠100的一个裸片的芯片选择结构320中的一组N个TSV。
[0031]在特定实施例中，垂直堆叠100中的每一裸片为存储器裸片，从而提供增加的总存储器密度。垂直堆叠100中的每一裸片具有相同实施方案，且在封装在封装302中之前，对裸片的编程或分类或标记或分离是不必要的。芯片识别符结构114的TSV列可硬连线在封装衬底304中。可将任何数目N个裸片堆叠在垂直堆叠100中，其中N为大于一的整数。
[0032]参看图4，描绘具有安置于母裸片上方的芯片识别符结构的垂直堆叠裸片的第三实施例的说明性图，且大体表示为400。图1的垂直堆叠100可安置于母裸片402上方。垂直堆叠100的每一裸片具有芯片选择结构320，其针对垂直堆叠100中的每个裸片包含一TSV0芯片选择结构320中的TSV可耦合在一起以形成延伸穿过垂直堆叠100的列322。垂直堆叠100的每一裸片还具有图2的芯片识别符选择逻辑202，其耦合到芯片识别符结构114且耦合到芯片选择结构320。垂直堆叠100的每一裸片进一步具有共用接入信道结构306，其包含多个TSV 308。
[0033]如上文相对于图1所述，母裸片402供应耦合到芯片识别符结构114的电压源126和接地128。电压源126和接地128可安置在母裸片402的金属层406中。电压源126和接地128可通过延伸穿过母裸片402的硅衬底404的芯片识别符TSV 408耦合到垂直堆叠100的芯片识别符结构114，一个芯片识别符TSV 408用于垂直堆叠100中的一个裸片。在特定实施例中，其中垂直堆叠100中存在N个裸片，一组N个芯片识别符TSV408耦合到垂直堆叠100的一个裸片的芯片识别符结构114中的一组N个TSV。
[0034]一组芯片选择TSV 410 (垂直堆叠100中的裸片中的每一者一个)可延伸穿过母裸片402的硅衬底404。所述组芯片选择TSV 410可耦合到由延伸穿过垂直堆叠100的芯片选择结构320中的TSV形成的列322。举例来说，芯片选择信号(CSO)可通过第一芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第一者，从而提供对垂直堆叠100的裸片中的第一者的接入。芯片选择信号(CSl)可通过第二芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第二者，从而提供对垂直堆叠100的裸片中的第二者的接入。芯片选择信号(CS2)可通过第三芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第三者，从而提供对垂直堆叠100的裸片中的第三者的接入。芯片选择信号(CS3)可通过第四芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第四者，从而提供对垂直堆叠100的裸片中的第四者的接入。在特定实施例中，其中垂直堆叠100中存在N个裸片，一组N个芯片选择TSV410耦合到垂直堆叠100的一个裸片的芯片选择结构320中的一组N个TSV。
[0035]一组共用接入信道TSV 412可延伸穿过母裸片402的硅衬底404。共用接入信道TSV412中的每一者可对应于包含于垂直堆叠100中的每一裸片的共用接入信道结构306中的多个TSV 308中的一者。
[0036]在特定实施例中，母裸片402包含逻辑芯片，且垂直堆叠100中的每一裸片为存储器裸片，从而提供增加的总存储器密度。芯片选择TSV 410中的每一者以及共用接入信道TSV 412中的每一者可耦合到母裸片402的存储器信道物理层414。任何数目N个存储器裸片可堆叠在垂直堆叠100中，其中N为大于一的整数。
[0037]参看图5，描绘耦合到邻近穿硅通孔(TSV)的垫的穿硅通孔(TSV)的实施例的说明性图，且大体表示为500。TSV 502可为类似于图1的芯片识别符结构114的芯片识别符结构中的TSV，其具有可通过线路506耦合到芯片识别符结构中的邻近TSV 508的垫504。TSV508具有可通过线路512耦合到芯片识别符结构中的邻近TSV 514的垫510。TSV 514具有可通过线路518耦合到芯片识别符结构中的邻近TSV 520的垫516。TSV 520具有可通过线路524耦合到芯片识别符结构中的邻近TSV 502的垫522。线路506、512、518和524可安置于类似于图1的金属层112的金属层中。虽然图5中仅展示四个TSV 502、508、514和520，但其中芯片识别符结构中的TSV具有耦合到芯片识别符结构中的邻近TSV的垫的此布置可一般化到任何数目N个TSV，其中N为大于一的整数。在芯片选择结构中，类似于图3和图4的芯片选择结构320，每一 TSV可耦合到其自己的相应垫。
[0038]如图5中所说明的包含TSV的芯片识别符结构可使不同芯片识别信号能够传达给堆叠中的每一裸片，因为每一 TSV接收施加到来自另一裸片的邻近TSV的垫的信号。举例来说，可基于第一裸片在裸片堆叠中的位置而接收芯片识别符信号，其中在第一裸片处经由第一裸片的多个穿硅通孔接收所述芯片识别符信号。为了说明，芯片识别符信号可包含图1的芯片识别符结构114的每一 TSV 116、118、120和122处的电压。第一裸片可基于接收到的芯片识别符信号来确定第一裸片是否为由接收到的芯片选择信号指示的特定裸片。举例来说，第一裸片可经由图2的芯片识别解码逻辑204解码芯片识别符信号，且将所得信号(例如图2的信号S[0:3]中的一者)与接收到的芯片选择信号进行比较，如相对于图2所述。
[0039]在特定实施例中，每一裸片可因TSV与邻近垫之间的布线而接收不同的芯片ID信号，而不实施有源逻辑或其它电路来递增或以其它方式产生或修改接收到的芯片识别符信号。使用图5的结构作为说明性实例，第一裸片的芯片识别符结构的第一 TSV 502可具有耦合到芯片识别符结构(例如图1的芯片识别符结构114)的第二 TSV 508的垫504，第二TSV 508邻近于第一 TSV 502。芯片识别符信号(例如对应于提供给多个TSV 116、118、120和122中的一者的接地128的信号)的至少一部分是在垫504处从第二裸片的第一 TSV接收，且传达给第一裸片的第二 TSV 508。为了说明，图1的裸片102的第一列TSV 116可经由耦合到裸片104的第二 TSV 118的裸片104的垫传达对应于接地128的信号。
[0040]图1、图3和图4的垂直堆叠100提供多裸片堆叠式半导体装置的实例，所述装置具有至少一第一裸片102，第一裸片102具有芯片识别符结构114，芯片识别符结构114具有数目N个TSV，其各自硬连线到第一组外部电触点，数目N为大于一的整数。数目N可等于垂直堆叠100中的裸片的数目。多裸片堆叠式半导体装置(例如垂直堆叠100)还具有至少一第二裸片104，第二裸片104具有芯片识别符结构114，芯片识别符结构114具有N个TSV，其各自硬连线到第二组外部电触点。在特定实施例中，第一组外部电触点中和第二组外部电触点中的每一外部电触点耦合到接地128或耦合到电压源VDD 126。N个TSV中的每一者可具有耦合到芯片识别符结构114中的每一者中的邻近TSV的垫，例如如图5中所示。
[0041]参看图6，描绘形成具有芯片识别符结构的垂直堆叠裸片的方法的说明性实施例的流程图，且大体表示为600。制作堆叠式多裸片半导体装置的方法600包含在602处形成N个裸片的堆叠，其中N为大于一的整数。N个裸片中的每一者包含芯片识别符结构，其包含第一组N个TSV，所述TSV各自硬连线到一组外部电触点。N个裸片中的每一者还包含芯片识别符选择逻辑，其耦合到芯片识别符结构。N个裸片中的每一者进一步包含芯片选择结构，其包含第二组N个TSV，所述TSV耦合到芯片识别符选择逻辑。举例来说，图1的垂直堆叠100可为四个裸片102、104、106和108的堆叠，每一裸片包含芯片识别符结构114，芯片识别符结构114包含第一组四个TSV，其各自硬连线到一组外部电触点。垂直堆叠100的每一裸片还可包含图2的芯片识别符选择逻辑202，其耦合到芯片识别符结构114。垂直堆叠100的每一裸片可进一步包含图3和图4的芯片选择结构320，其包含耦合到芯片识别符选择逻辑202的第二组四个TSV。
[0042]方法600还包含在604处将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地。第一组N个TSV中的每一者具有耦合到邻近TSV的垫。第二组N个TSV中的每一者耦合到其自己的相应垫。举例来说，图1的芯片识别符结构114中的每一 TSV可耦合到电压源VDD 126或耦合到接地128。第一组四个TSV中的每一者可具有耦合到邻近TSV的垫，例如如图5中所示。图3和图4的芯片选择结构320中的第二组四个TSV中的每一者可耦合到其自己的相应垫。在特定实施例中，图1、图3和图4的垂直堆叠100的每一裸片进一步包含共用接入信道结构，其包含多个TSV。举例来说，图3和图4的垂直堆叠100的每一裸片可进一步包含共用接入信道结构306，其可包含多个TSV 308。
[0043]图7是包含具有多裸片堆叠的模块的系统700的特定实施例的框图，所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764。系统700可实施于便携式电子装置中，且包含耦合到计算机可读媒体(例如存储器732，其存储例如软件766等计算机可读指令)的处理器710，例如数字信号处理器(DSP)。系统700包含具有多裸片堆叠的模块，所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764。在说明性实例中，具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)包含具有根据图6的实施例而产生的图1、图3或图4的芯片识别符结构的多裸片堆叠的实施例中的任一者，或其任何组合。具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)可在处理器710中，或可为单独的装置或电路(未图示)。在特定实施例中，如图7中所示，具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)可由数字信号处理器(DSP)710存取。在另一特定实施例中，存储器732可包含具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)。
[0044]相机接口 768耦合到处理器710，且还耦合到相机(例如摄像机770)。显示器控制器726耦合到处理器710且耦合到显示装置728。编码器/解码器(CODEC) 734也可耦合到处理器710。扬声器736和麦克风738可耦合到CODEC 734。无线接口 740可耦合到处理器710且耦合到无线天线742。
[0045]在特定实施例中，处理器710、显示器控制器726、存储器732、CODEC 734、无线接口 740以及相机接口 768包含于系统级封装或芯片上系统装置722中。在特定实施例中，输入装置730和电源744耦合到芯片上系统装置722。此外，在特定实施例中，如图7中所说明，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742、摄像机770以及电源744在芯片上系统装置722外部。然而，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742、摄像机770以及电源744可耦合到芯片上系统装置722的组件，例如接口或控制器。
[0046]前面揭示的装置和功能性(例如图1、图2、图3、图4或图5的装置，图6的方法，或其任何组合)可设计且配置为存储在计算机可读媒体上的计算机文件(例如，RTL、⑶SI1、GERBER等)。可将一些或所有此些文件提供给制造处理者，其基于此些文件而制造装置。所得产品包含半导体晶片，其接着被切成半导体裸片，且封装到半导体芯片中。所述半导体芯片接着在电子装置中使用。图8描绘电子装置制造工艺800的特定说明性实施例。
[0047]在制造工艺800中(例如在研究计算机806处)接收物理装置信息802。物理装置信息802可包含表示半导体装置(例如图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400)的至少一个物理性质的设计信息。举例来说，物理装置信息802可包含物理参数、材料特性以及结构信息，其经由耦合到研究计算机806的用户接口 804输入。研究计算机806包含耦合到计算机可读媒体(例如存储器810)的处理器808，例如一个或一个以上处理核。处理器810可存储计算机可读指令，其可执行以致使处理器808变换物理装置信息802以使其符合文件格式，且产生库文件812。
[0048]在特定实施例中，库文件812包含包括经变换设计信息的至少一个数据文件。举例来说，库文件812可包含包括图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的半导体装置库，其用于结合电子设计自动化(EDA)工具820使用。
[0049]库文件812可在包含耦合到存储器818的处理器816 (例如一个或一个以上处理核)的设计计算机814处结合EDA工具820使用。EDA工具820可作为处理器可执行指令存储在存储器818处，以使设计计算机814的用户能够使用库文件812的图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400来设计电路。举例来说，设计计算机814的用户可经由耦合到设计计算机814的用户接口 824输入电路设计信息822。电路设计信息822可包含表示半导体装置(例如图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400)的至少一个物理性质的设计信息。为了说明，电路设计性质可包含特定电路的识别以及与电路设计中的其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。
[0050]设计计算机814可经配置以变换包含电路设计信息822的设计信息以符合文件格式。为了说明，文件信息可包含数据库二进制文件格式，其表示平面几何形状、文本标签，以及关于层级格式(例如图形数据系统(GDSII)文件格式)中的电路布局的其它信息。设计计算机814可经配置以产生包含经变换设计信息的数据文件，例如包含描述图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的信息以及其它电路或信息的⑶SII文件826。为了说明，数据文件可包含对应于包含图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400且还包含芯片上系统(SOC)内的额外电子电路和组件的SOC的信息。
[0051]可在制造工艺828处接收⑶SII文件826以根据⑶SII文件826中的经变换信息来制造图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400。举例来说，装置制造工艺可包含将⑶SII文件826提供给掩模制造商830，以产生一个或一个以上掩模，例如待用于光刻处理的掩模，说明为代表性掩模832。掩模832可在制造工艺期间用以产生一个或一个以上晶片834，晶片834可经测试且分成若干裸片，例如代表性裸片836。裸片836包含结合图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400使用的电路。
[0052]可将裸片836提供到封装工艺838，其中将裸片836并入到代表性封装840中。举例来说，封装840可包含多个裸片836，例如图1的多裸片装置100、图3的多裸片装置300、图4的多裸片装置400，或系统级封装(SiP)布置，或其任一组合。封装840可经配置以符合一个或一个以上标准或规定，例如联合电子装置工程设计会议(JEDEC)标准。封装工艺838可包含耦合到存储可由计算机执行的指令的计算机可读有形媒体的处理器。所述处理器可集成到电子装置(例如计算机或电子封装装置)中。所述指令可包含可由计算机执行以起始形成N个裸片的堆叠(其中N为大于一的整数)的指令。N个裸片中的每一者包含芯片识别符结构，所述结构包含第一组N个TSV，所述TSV各自硬连线到一组外部电触点。N个裸片中的每一者还包含芯片识别符选择逻辑，其耦合到芯片识别符结构。N个裸片中的每一者进一步包含芯片选择结构，所述结构包含第二组N个TSV，所述TSV耦合到芯片识别符选择逻辑。所述指令还可包含可由计算机执行以起始将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地的指令。第一组N个TSV中的每一者具有耦合到邻近TSV的垫。第二组N个TSV中的每一者耦合到其自己的相应垫。在封装工艺838处执行存储在计算机可读有形媒体中的指令可产生包含多个裸片836(例如图1的多裸片装置100、图3的多裸片装置300、图4的多裸片装置400或其任一组合)的封装840。
[0053]可将关于封装840的信息分发给各个产品设计者，例如经由存储在计算机846处的组件库。计算机846可包含耦合到存储器850的处理器848，例如一个或一个以上处理核。印刷电路板(PCB)工具可作为处理器可执行指令存储在存储器850处，以处理经由用户接口 844从计算机846的用户接收的PCB设计信息842。PCB设计信息842可包含电路板上的所封装半导体装置的物理定位信息，所述所封装半导体装置对应于包含图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的封装840。
[0054]计算机846可经配置以变换PCB设计信息842以产生数据文件，例如具有包含电路板上的所封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据的GERBER文件852，其中所述所封装半导体装置对应于包含图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的封装840。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
[0055]GERBER文件852可在板组装工艺854处接收，且用以形成根据存储在GERBER文件852内的设计信息而制造的PCB，例如代表性PCB 856。举例来说，可将GERBER文件852上载到一个或一个以上机器，以用于执行PCB生产工艺的各个步骤。PCB 856可填充有包含封装840的电子组件，以形成代表性印刷电路组合件(PCA) 858。
[0056]PCA 858可在产品制造工艺860处接收，且集成到一个或一个以上电子装置(例如第一代表性电子装置862和第二代表性电子装置864)中。作为说明性非限制实例，第一代表性电子装置862、第二代表性电子装置864或两者可从机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机的群组中选择。作为另一明性非限制实例，电子装置862和864中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具全球定位系统(GPS)功能的装置、导航装置、例如仪表读数设备等固定位置数据单元，或任何其它存储或检索数据或计算机指令的装置，或其任一组合。尽管图8说明根据本发明教示的远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可合适地用于包含包括存储器和芯片上电路的有源集成电路的任何装置中。
[0057]因此，图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400可经制造、处理且并入到电子装置中，如说明性工艺800中所描述。相对于图1到6而揭示的实施例的一个或一个以上方面可包含在各个处理阶段，例如在库文件812、⑶SII文件826以及GERBER文件852内，以及存储在研究计算机806的存储器810、设计计算机814的存储器818、计算机846的存储器850、各个阶段(例如在板组装工艺854处)使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到例如掩模832、裸片836、封装840、PCA 858、例如原型电路或装置(未图示)等其它产品或其任一组合等一个或一个以上其它物理实施例中。举例来说，⑶SII文件826或制造工艺828可包含计算机可读有形媒体，其存储可由计算机执行的指令，所述指令包含可由计算机执行以起始形成图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的指令。尽管描绘从物理装置设计到最终产品的各个代表性生产阶段，但在其它实施例中，可使用较少的阶段，或可包含额外阶段。类似地，工艺800可由单个实体或由执行工艺800的各个阶段的一个或一个以上实体执行。
[0058]所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及方法步骤可实施为电子硬件、由处理单元执行的计算机软件或两者的组合。上文以大体上依据其功能性描述了各种说明性组件、块、配置、模块、电路和步骤。将所述功能性实施为硬件还是可执行处理指令取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但所述实施决策不应被解释为会导致脱离本发明的范围。
[0059]结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻存在随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、自旋扭矩转移磁阻随机存取存储器(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的存储媒体。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻存在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器及存储媒体可作为离散组件驻存在计算装置或用户终端中。
[0060]提供对所揭示实施例的先前描述是为了使所属领域的技术人员能够制作或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且本文所定义的原理可在不脱离本发明的范围的情况下应用于其它实施例。因此，本发明无意限于本文所示的实施例，而是将被赋予与如由所附权利要求书界定的原理和新颖特征一致的最宽范围。
【权利要求】
1.一种半导体装置，其包括: 第一裸片，其包括: 芯片识别符结构的部分，所述芯片识别符结构的所述部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组外部电触点中的相应的外部电触点，其中所述第一组穿孔中的每一者都具有垫，所述垫经配置以耦合到所述芯片识别符结构中的第二裸片的相邻穿孔，且其中所述第一组外部电触点的每个外部触点经配置以发送芯片选择信号；以及 芯片传送结构的至少一部分，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组外部电触点中的一个外部电触点。
2.根据权利要求1所述的半导体装置，其进一步包括所述第一裸片上的芯片识别解码逻辑，其中所述芯片识别解码逻辑耦合到所述芯片识别符结构。
3.根据权利要求1所述的半导体装置，其进一步包括通往主机装置的接口。
4.根据权利要求3所述的半导体装置，其中所述主机装置为单独装置或母裸片。
5.根据权利要求1所述的半导体装置，其中到所述主机装置的所述接口连接到所述第一组外部电触点。
6.根据权利要求1所述的半导体装置，其中所述第一裸片和所述第二裸片包含结构相同的电路，且其中所述第一裸片的所述第一组穿孔耦合到所述第二裸片的相应穿孔。
7.根据权利要求6所述的半导体装置，其中所述第二裸片堆叠在所述第一裸片的上方。
8.根据权利要求1所述的半导体装置，其进一步包括选自由以下各项中的至少一者组成的装置:机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述第一裸片集成到所述装置中。
9.一种方法，其包括: 形成第一裸片，其中第一裸片包括: 芯片识别符结构的部分，所述芯片识别符结构的所述部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组外部电触点中的相应的外部电触点，其中所述第一组穿孔中的每一者都具有垫，所述垫经配置以耦合到所述芯片识别符结构中的第二裸片的相邻穿孔，且其中所述第一组外部电触点的每个外部触点经配置以发送芯片选择信号；以及 芯片传送结构的至少一部分，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组外部电触点中的一个外部电触点。
10.根据权利要求9所述的方法，其中所述第一裸片进一步包括芯片识别解码逻辑，其中所述芯片识别解码逻辑耦合到所述芯片识别符结构。
11.根据权利要求9所述的方法，其中所述第一组穿孔中的至少一个穿孔发送与所述第一组穿孔中的其它穿孔不同的信号。
12.根据权利要求9所述的方法，其中所述第一裸片进一步包括通往主机装置的接口。
13.根据权利要求12所述的方法，其中所述主机装置为单独装置或母裸片。
14.根据权利要求12所述的方法，其中到所述主机装置的所述接口连接到所述第一组外部触点。
15.根据权利要求9所述的方法，其进一步包括将所述第一裸片的所述第一组穿孔耦合到所述第二裸片的相应穿孔，其中所述第一裸片和所述第二裸片包含结构相同的电路。
16.根据权利要求15所述的方法，其进一步包括将所述第二裸片堆叠在所述第一裸片上方。
17.根据权利要求9所述的方法，其中形成所述第一裸片由集成到电子装置中的处理器发起。
18.—种设备,其包括: 第一裸片，其包括: 用于识别芯片的构件的部分，所述用于识别芯片的构件的部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组用于构成外部电触点的构件中的用于构成外部电触点的相应构件，其中所述第一组穿孔中的每一者都具有连接构件，所述连接构件经配置以耦合到所述用于识别芯片的构件中的第二裸片的相邻穿孔，且其中所述用于构成外部电触点的第一构件中的每个用于构成外部电触点的构件经配置以发送芯片选择信号；以及 用于传送的构件，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组用于构成外部电触点的构件中的一个用于构成外部电触点的构件。
19.根据权利要求18所述的设备，其中所述第一裸片和所述第二裸片包含结构相同的电路，且其中所述第一裸片的所述第一组穿孔耦合到所述第二裸片的相应穿孔。
20.根据权利要求18所述的设备，其进一步包括选自由以下各项中的至少一者组成的装置:机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述第一裸片集成到所述装置中。
【文档编号】G11C5/00GK104392741SQ201410529751
【公开日】2015年3月4日 申请日期:2010年10月7日 优先权日:2009年10月7日
【发明者】徐钟元 申请人:高通股份有限公司
【专利摘要】本发明揭示具有芯片识别符结构的可垂直堆叠的裸片。在特定实施例中，揭示一种半导体装置，其包含裸片，所述裸片包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，所述芯片识别符结构包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。
【专利说明】具有芯片识别符结构的可垂直堆叠的裸片
[0001]本申请为申请号为201080045165.0、申请日为2010年10月7日、发明名称为“具有芯片识别符结构的可垂直堆叠的裸片”的发明专利申请的分案申请。
【技术领域】
[0002]本发明大体上涉及可垂直堆叠的裸片。
【背景技术】
[0003]可使用存储器裸片及芯片的垂直堆叠来增加半导体装置中的存储器密度。在垂直堆叠的存储器裸片和逻辑裸片中，存储器裸片大小可能因堆叠工艺通过量和其它因素而限于小于逻辑裸片大小。这将可用存储器密度和引线限于下一代存储器裸片的使用，以满足可用存储器密度要求。可使用垂直堆叠的存储器裸片来满足存储器密度要求，但常规垂直堆叠的存储器裸片具有与同逻辑裸片共享同一信道有关的增加的堆叠复杂性以及与之相关联的增加的成本，例如对存储器裸片的垂直堆叠中的存储器裸片中的每一者进行编程、分类、标记或分离。
【发明内容】
[0004]两个或两个以上裸片的垂直堆叠的多个裸片大体上相同，且在不对所述垂直堆叠中的每一裸片进行编程、分类、标记或分离的情况下形成所述裸片堆叠。物理上预定的芯片识别符结构区分堆叠中的每一裸片，且信道接口可在堆叠的多个裸片之间共享。不需要裸片的非易失性编程。在不对堆叠裸片进行编程或分类的情况下形成裸片堆叠降低了总成本且提供较简单的芯片后勤供应。
[0005]在特定实施例中，揭示一种半导体装置，所述半导体装置包含裸片，其包括第一穿硅通孔以传送芯片识别符和其它数据。所述半导体装置还包含芯片识别符结构，其包括至少两个穿硅通孔，所述至少两个穿硅通孔各自硬连线到外部电触点。
[0006]在另一特定实施例中，揭示一种多裸片堆叠式半导体装置，其包含第一裸片，其包括第一芯片识别符结构，所述第一芯片识别符结构包括数目N个穿硅通孔，其各自硬连线到第一组外部电触点，所述数目N包括大于一的整数。所述多裸片堆叠式半导体装置还包含第二裸片，其包括第二芯片识别符结构，所述第二芯片识别符结构包括N个穿硅通孔，其各自硬连线到第二组电触点。
[0007]在另一特定实施例中，揭示一种制作堆叠式多裸片半导体装置的方法，所述方法包含形成N个裸片的堆叠，其中每一裸片包含:芯片识别符结构，其包括第一组N个穿硅通孔，所述穿硅通孔各自硬连线到一组外部电触点；芯片识别符选择逻辑，其耦合到所述芯片识别符结构；以及芯片选择结构，其包括耦合到所述芯片识别符选择逻辑的第二组N个穿硅通孔，其中N为大于一的整数。所述方法还包含将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地，其中所述第一组N个穿硅通孔中的每一者具有耦合到邻近穿硅通孔的垫，且所述第二组N个穿硅通孔中的每一者耦合到其自己的相应垫。
[0008]在另一特定实施例中，揭示一种多裸片堆叠式半导体装置，其包含第一裸片，其包括用于识别芯片的第一装置，所述第一装置包括数目N个穿硅通孔，其各自硬连线到第一组用于形成外部电接触的装置，所述数目N包括大于一的整数。所述多裸片堆叠式半导体装置还包含第二裸片，其包括用于识别芯片的第二装置，所述第二装置包括N个穿硅通孔，其各自硬连线到第二组用于形成电接触的装置。
[0009]在另一特定实施例中，揭不一种方法，其包含基于第一裸片在裸片堆叠中的位置而接收芯片识别符信号。在所述第一裸片处经由所述第一裸片的多个穿硅通孔接收所述芯片识别符信号。所述方法还包含基于所述所接收到的芯片识别符信号确定所述第一裸片是否为由所接收到的芯片选择信号指示的特定裸片。
[0010]所揭示的实施例中的至少一者所提供的一个特定优点是两个或两个以上裸片的垂直堆叠的每一裸片大体上相同，且在不对所述垂直堆叠中的每一裸片进行编程、分类、标记或分离的情况下形成所述裸片堆叠。在堆叠式裸片中使用不带任何编程或不同分类的相同裸片降低了总成本且提供较简单的芯片后勤供应。不需要裸片的非易失性编程。在审阅整个申请案之后，本发明的其它方面、优点和特征将变得明显，整个申请案包含以下部分:【专利附图】
【附图说明】、【具体实施方式】和权利要求书。
【专利附图】
【附图说明】
[0011]图1是具有芯片识别符结构的垂直堆叠裸片的第一实施例的说明性图；
[0012]图2是芯片识别符选择逻辑的实施例的说明性图；
[0013]图3是具有安置在封装衬底上方的封装中的芯片识别符结构的垂直堆叠裸片的第二实施例的说明性图；
[0014]图4是具有安置于母裸片上方的芯片识别符结构的垂直堆叠裸片的第三实施例的说明性图；
[0015]图5是耦合到邻近穿硅通孔(TSV)的垫的穿硅通孔(TSV)的实施例的说明性图；
[0016]图6是形成具有芯片识别符结构的垂直堆叠裸片的方法的说明性实施例的流程图；
[0017]图7是包含具有具芯片识别符结构的多裸片堆叠的模块的便携式通信装置的特定实施例的框图；以及
[0018]图8是说明结合具有芯片识别符结构的多裸片堆叠使用的制造工艺的数据流程图。
【具体实施方式】
[0019]下文参考图式描述本发明的特定实施例。在描述中，共同特征在图式中始终由共同参考编号指示。参看图1，描绘具有芯片识别符结构的垂直堆叠裸片的第一实施例的说明性图，且将其大体表不为100。垂直堆叠100可包含第一裸片102、第二裸片104、第三裸片106以及第四裸片108，其中第四裸片108堆叠在第三裸片106上方，第三裸片106堆叠在第二裸片104上方,第二裸片104堆叠在第一裸片102上方。每一裸片102到108包含娃衬底110和金属层112。每一裸片还包含至少一个穿硅通孔(TSV) 124，其延伸穿过硅衬底110以传送芯片识别符和其它数据。每一裸片进一步包含芯片识别符结构114，所述芯片识别符结构包含至少两个穿硅通孔(TSV)，其各自硬连线到外部电触点。在特定实施例中，所述外部电触点耦合到电压源VDD 126或耦合到接地128。举例来说，可从封装衬底或母裸片接收电压源VDD 126或接地128。
[0020]用于每一裸片的芯片识别符结构114包含第一列TSV 116、第二列TSV 118、第三列TSV 120以及第四列TSV 122。追踪穿过相应的金属层112中的连接，第四裸片108的第四列TSV 122耦合到第三裸片106的第三列TSV 120，第三裸片106的第三列TSV120耦合到第二裸片104的第二列TSV 118，第二裸片104的第二列TSV 118耦合到第一裸片102的第一列TSV 116，第一裸片102的第一列TSV 116耦合到接地128。类似地，第四裸片108的第三列TSV 120耦合到第三裸片106的第二列TSV 118，第三裸片106的第二列TSV 118耦合到第二裸片104的第一列TSV 116，第二裸片104的第一列TSV 116耦合到第一裸片102的第四列TSV 122，第一裸片102的第四列TSV 122耦合到电压源VDD 126。同样，第四裸片108的第二列TSV 118耦合到第三裸片106的第一列TSV 116，第三裸片106的第一列TSV 116耦合到第二裸片104的第四列TSV 122，第二裸片104的第四列TSV 122耦合到第一裸片102的第三列TSV 120，第一裸片102的第三列TSV 120也耦合到电压源VDD 126。最后，第四裸片108的第一列TSV 116耦合到第三裸片106的第四列TSV 122，第三裸片106的第四列TSV 122耦合到第二裸片104的第三列TSV 120，第二裸片104的第三列TSV 120耦合到第一裸片102的第二列TSV 118，第一裸片102的第二列TSV 118也耦合到电压源VDD 126。
[0021]相应金属层112中的芯片识别符结构114之间的连接在每一裸片中是相同的，且使得可基于哪一列TSV 116到122连接到接地128而唯一地选择每一裸片。举例来说，第一裸片102的第一列TSV 116连接到接地128，第二裸片104的第二列TSV 118连接到接地128，第三裸片106的第三列TSV 120连接到接地128，且第四裸片108的第四列TSV 122连接到接地128。举例来说，垂直堆叠100中的每一裸片可基于哪一列TSV 116到122连接到接地128来辨识其垂直位置。在替代实施例中，除了一个以外的列TSV 116到122耦合到接地128，而列TSV 116到122中的一者耦合到电压源VDD 126，在所述情况下，可基于哪一列TSV 116到122连接到电压源VDD 126而唯一地选择每一裸片。每一裸片102到108具有相同的芯片识别符结构114,其在每一娃衬底110中包含相同的TSV结构,且在每一金属层112中包含相同布线。
[0022]两个或两个以上裸片的垂直堆叠100的每一裸片大体上相同，且在不对垂直堆叠100中的每一裸片进行编程、分类、标记或分离的情况下形成裸片102、104、106、108的垂直堆叠100。物理上预定的芯片识别符结构114区分垂直堆叠100中的每一裸片，且信道接口可在堆叠的多个裸片102、104、106、108之间共享。在垂直堆叠100中使用不带任何编程或不同分类的相同裸片可降低总成本且提供较简单的芯片后勤供应。不需要裸片102、104、106、108的非易失性编程。
[0023]参看图2，描绘芯片识别符选择逻辑的实施例的说明性图，且大体表示为202。图1的裸片102、104、106、108的垂直堆叠100中的每一裸片可通过芯片识别符选择逻辑202从主机装置214接收特定且不同的芯片识别符信号。在特定实施例中，提供到主机装置214的接口。举例来说，主机装置214可为单独装置或母裸片。
[0024]主机装置214可接入任何特定裸片，但共用接入信道结构在多个裸片之间共享，例如图3和图4中所示且在下文更全面描述的共用接入信道结构306。主机装置214可经由主机装置214与垂直裸片堆叠100中的裸片102到108之间的共享接口提供芯片选择信号Chip ID[0:3]和数据信号Data[0:n]。可将芯片选择信号Chip ID[0:3]和数据信号Data[0:n]施加到垂直裸片堆叠100中的所有裸片102到108可接入的TSV。数据信号Data[0:n]可因此经由共用接入信道结构306从主机装置214发送到任一特定裸片，其中使用芯片识别符选择逻辑202来选择所述特定裸片。为了简单起见，图2中未说明主机装置214与图1的裸片102、104、106、108的垂直堆叠100之间的共享接口。
[0025]在特定实施例中，芯片识别解码逻辑204耦合到图1的芯片识别符结构114，且分别经由线路206、208、210和212接受列TSV 116、118、120和122作为输入。芯片识别符选择逻辑202可包含芯片识别解码逻辑204，且可响应于来自主机装置214的芯片选择信号Chip ID[0:3]。芯片识别符选择逻辑202可在芯片识别符结构114中的TSV处检测图1的电压源VDD 126或接地128。来自图1的第一列TSV 116的信号可经由线路206输入到芯片识别解码逻辑204。来自图1的第二列TSV 118的信号可经由线路208输入到芯片识别解码逻辑204。来自图1的第三列TSV 120的信号可经由线路210输入到芯片识别解码逻辑204。来自图1的第四列TSV 122的信号可经由线路212输入到芯片识别解码逻辑204。
[0026]可经由线路224从芯片识别解码逻辑204输出信号S [O]，且信号S [O]可为到选择电路232的控制信号，其可确定是否选择第一芯片。为了确定是否选择第一芯片，线路216上来自主机装置214的信号Chip ID[O]沿线路240从芯片识别符选择逻辑202输出。信号S [I]可经由线路226从芯片识别解码逻辑204输出，且可为到选择电路234的控制信号，其可确定线路218上来自主机装置214的信号Chip ID[I]是否沿线路240从芯片识别符选择逻辑202输出。信号S[2]可经由线路228从芯片识别解码逻辑204输出，且可为到选择电路236的控制信号，其可确定线路220上来自主机装置214的信号Chip ID [2]是否沿线路240从芯片识别符选择逻辑202输出。信号S[3]可经由线路230从芯片识别解码逻辑204输出，且可为到选择电路238的控制信号，其可确定线路222上来自主机装置214的信号Chip ID [3]是否沿线路240从芯片识别符选择逻辑202输出。
[0027]使用图1的第一裸片102作为说明性实施例，由于第一裸片102在垂直裸片堆叠100内的位置，第一列TSV 116连接到接地128，且第二列TSV 118、第三列TSV 120和第四列TSV 122全部连接到电压源VDD 126。在此情况下，沿线路206的输入将为逻辑“低”，且沿线路208、210和212的输入将全部为逻辑“高”。芯片识别解码逻辑204可使输入反相，使得沿线路224的信号S[0]为逻辑“高”信号，而分别沿线路226、228和230的信号S[l]、S[2]和S[3]全部为逻辑“低”信号。因为信号S[O]为逻辑“高”，所以选择电路232的通过门的N型金属氧化物半导体(NMOS)晶体管接通。信号S[0]也经反相为逻辑“低”，其接通选择电路232的通过门的P型金属氧化物半导体(PMOS)晶体管。因为NMOS和PMOS是接通的，因此选择电路232的通过门具有低阻抗状态，其实现信号传播，与NMOS和PMOS断开时的高阻抗状态形成对比。沿线路216的信号Chip ID[0]经反相，且穿过选择电路232的低阻抗通过门，以成为沿线路240的来自芯片识别符选择逻辑202的选定输出。
[0028]作为对比，因为信号S[l]为逻辑“低”，所以选择电路234的通过门的NMOS晶体管断开。信号s[l]经反相为逻辑“高”，其断开选择电路234的通过门的PMOS晶体管。沿线路218的信号Chip ID[1]可经反相，但不穿过选择电路234的高阻抗通过门。类似地，因为信号S[2]和S[3]处于逻辑“低”，所以选择电路236和选择电路238的通过门也处于高阻抗状态。因此，基于在TSV 116到122处接收到的信号，第一裸片102的芯片识别符选择逻辑202基于芯片选择信号Chip ID[O]而不是芯片选择信号Chip ID[1:3]来产生沿线路240的输出。为了说明，当芯片选择信号Chip ID[O]具有“高”状态时，沿线路240的输出为“低”，且当芯片选择信号Chip ID[0]具有“低”状态时，沿线路240的输出为“高”。以此方式，可基于第一裸片102在垂直裸片堆叠100中的位置以及主机装置214所提供的芯片选择信号Chip ID[0:3]来选择或取消选择图1的第一裸片102。当被选择时，来自主机装置214的数据信号Data [O: η]可由图1的第一裸片102接入。当不被选择时，数据信号Data [O: η]可不被第一裸片102接入，而是可由垂直裸片堆叠100中的另一裸片接入。
[0029]参看图3，描绘具有安置于封装衬底上方的封装中的芯片识别符结构的垂直堆叠裸片的第二实施例的说明性图，且大体表示为300。图1的垂直堆叠100可安置于封装衬底304上方的封装302中。垂直堆叠100的每一裸片具有芯片选择结构320，其针对垂直堆叠100中的每个裸片包含一 TSV。芯片选择结构320中的TSV可耦合在一起以形成延伸穿过垂直堆叠100的列322。垂直堆叠100的每一裸片还具有图2的芯片识别符选择逻辑202，其耦合到芯片识别符结构114且耦合到芯片选择结构320。垂直堆叠100的每一裸片进一步具有共用接入信道结构306，其包含多个TSV 308，以提供将可由每一裸片接入的数据信号 Data[O:η]。
[0030]如上文相对于图1所述，封装衬底304供应耦合到垂直堆叠100的芯片识别符结构114的电压源126和接地128。封装衬底304具有形成于封装衬底304的与垂直堆叠100相对的侧上的多个封装球310。所述多个封装球310针对垂直堆叠100中的每个裸片包含一芯片选择封装球。举例来说，芯片选择封装球(CSO) 312可耦合到芯片选择结构320中的TSV的列322中的第一者，芯片选择封装球(CSl) 314可耦合到芯片选择结构320中的TSV的列322中的第二者，芯片选择封装球(CS2) 316可耦合到芯片选择结构320中的TSV的列322中的第三者，且芯片选择封装球(CS3) 318可耦合到芯片选择结构320中的TSV的列322中的第四者。在特定实施例中，其中垂直堆叠100中存在N个裸片，所述多个封装球310包含至少N个芯片选择封装球，其耦合到垂直堆叠100的一个裸片的芯片选择结构320中的一组N个TSV。
[0031]在特定实施例中，垂直堆叠100中的每一裸片为存储器裸片，从而提供增加的总存储器密度。垂直堆叠100中的每一裸片具有相同实施方案，且在封装在封装302中之前，对裸片的编程或分类或标记或分离是不必要的。芯片识别符结构114的TSV列可硬连线在封装衬底304中。可将任何数目N个裸片堆叠在垂直堆叠100中，其中N为大于一的整数。
[0032]参看图4，描绘具有安置于母裸片上方的芯片识别符结构的垂直堆叠裸片的第三实施例的说明性图，且大体表示为400。图1的垂直堆叠100可安置于母裸片402上方。垂直堆叠100的每一裸片具有芯片选择结构320，其针对垂直堆叠100中的每个裸片包含一TSV0芯片选择结构320中的TSV可耦合在一起以形成延伸穿过垂直堆叠100的列322。垂直堆叠100的每一裸片还具有图2的芯片识别符选择逻辑202，其耦合到芯片识别符结构114且耦合到芯片选择结构320。垂直堆叠100的每一裸片进一步具有共用接入信道结构306，其包含多个TSV 308。
[0033]如上文相对于图1所述，母裸片402供应耦合到芯片识别符结构114的电压源126和接地128。电压源126和接地128可安置在母裸片402的金属层406中。电压源126和接地128可通过延伸穿过母裸片402的硅衬底404的芯片识别符TSV 408耦合到垂直堆叠100的芯片识别符结构114，一个芯片识别符TSV 408用于垂直堆叠100中的一个裸片。在特定实施例中，其中垂直堆叠100中存在N个裸片，一组N个芯片识别符TSV408耦合到垂直堆叠100的一个裸片的芯片识别符结构114中的一组N个TSV。
[0034]一组芯片选择TSV 410 (垂直堆叠100中的裸片中的每一者一个)可延伸穿过母裸片402的硅衬底404。所述组芯片选择TSV 410可耦合到由延伸穿过垂直堆叠100的芯片选择结构320中的TSV形成的列322。举例来说，芯片选择信号(CSO)可通过第一芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第一者，从而提供对垂直堆叠100的裸片中的第一者的接入。芯片选择信号(CSl)可通过第二芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第二者，从而提供对垂直堆叠100的裸片中的第二者的接入。芯片选择信号(CS2)可通过第三芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第三者，从而提供对垂直堆叠100的裸片中的第三者的接入。芯片选择信号(CS3)可通过第四芯片选择TSV 410耦合到芯片选择结构320中的TSV的列322中的第四者，从而提供对垂直堆叠100的裸片中的第四者的接入。在特定实施例中，其中垂直堆叠100中存在N个裸片，一组N个芯片选择TSV410耦合到垂直堆叠100的一个裸片的芯片选择结构320中的一组N个TSV。
[0035]一组共用接入信道TSV 412可延伸穿过母裸片402的硅衬底404。共用接入信道TSV412中的每一者可对应于包含于垂直堆叠100中的每一裸片的共用接入信道结构306中的多个TSV 308中的一者。
[0036]在特定实施例中，母裸片402包含逻辑芯片，且垂直堆叠100中的每一裸片为存储器裸片，从而提供增加的总存储器密度。芯片选择TSV 410中的每一者以及共用接入信道TSV 412中的每一者可耦合到母裸片402的存储器信道物理层414。任何数目N个存储器裸片可堆叠在垂直堆叠100中，其中N为大于一的整数。
[0037]参看图5，描绘耦合到邻近穿硅通孔(TSV)的垫的穿硅通孔(TSV)的实施例的说明性图，且大体表示为500。TSV 502可为类似于图1的芯片识别符结构114的芯片识别符结构中的TSV，其具有可通过线路506耦合到芯片识别符结构中的邻近TSV 508的垫504。TSV508具有可通过线路512耦合到芯片识别符结构中的邻近TSV 514的垫510。TSV 514具有可通过线路518耦合到芯片识别符结构中的邻近TSV 520的垫516。TSV 520具有可通过线路524耦合到芯片识别符结构中的邻近TSV 502的垫522。线路506、512、518和524可安置于类似于图1的金属层112的金属层中。虽然图5中仅展示四个TSV 502、508、514和520，但其中芯片识别符结构中的TSV具有耦合到芯片识别符结构中的邻近TSV的垫的此布置可一般化到任何数目N个TSV，其中N为大于一的整数。在芯片选择结构中，类似于图3和图4的芯片选择结构320，每一 TSV可耦合到其自己的相应垫。
[0038]如图5中所说明的包含TSV的芯片识别符结构可使不同芯片识别信号能够传达给堆叠中的每一裸片，因为每一 TSV接收施加到来自另一裸片的邻近TSV的垫的信号。举例来说，可基于第一裸片在裸片堆叠中的位置而接收芯片识别符信号，其中在第一裸片处经由第一裸片的多个穿硅通孔接收所述芯片识别符信号。为了说明，芯片识别符信号可包含图1的芯片识别符结构114的每一 TSV 116、118、120和122处的电压。第一裸片可基于接收到的芯片识别符信号来确定第一裸片是否为由接收到的芯片选择信号指示的特定裸片。举例来说，第一裸片可经由图2的芯片识别解码逻辑204解码芯片识别符信号，且将所得信号(例如图2的信号S[0:3]中的一者)与接收到的芯片选择信号进行比较，如相对于图2所述。
[0039]在特定实施例中，每一裸片可因TSV与邻近垫之间的布线而接收不同的芯片ID信号，而不实施有源逻辑或其它电路来递增或以其它方式产生或修改接收到的芯片识别符信号。使用图5的结构作为说明性实例，第一裸片的芯片识别符结构的第一 TSV 502可具有耦合到芯片识别符结构(例如图1的芯片识别符结构114)的第二 TSV 508的垫504，第二TSV 508邻近于第一 TSV 502。芯片识别符信号(例如对应于提供给多个TSV 116、118、120和122中的一者的接地128的信号)的至少一部分是在垫504处从第二裸片的第一 TSV接收，且传达给第一裸片的第二 TSV 508。为了说明，图1的裸片102的第一列TSV 116可经由耦合到裸片104的第二 TSV 118的裸片104的垫传达对应于接地128的信号。
[0040]图1、图3和图4的垂直堆叠100提供多裸片堆叠式半导体装置的实例，所述装置具有至少一第一裸片102，第一裸片102具有芯片识别符结构114，芯片识别符结构114具有数目N个TSV，其各自硬连线到第一组外部电触点，数目N为大于一的整数。数目N可等于垂直堆叠100中的裸片的数目。多裸片堆叠式半导体装置(例如垂直堆叠100)还具有至少一第二裸片104，第二裸片104具有芯片识别符结构114，芯片识别符结构114具有N个TSV，其各自硬连线到第二组外部电触点。在特定实施例中，第一组外部电触点中和第二组外部电触点中的每一外部电触点耦合到接地128或耦合到电压源VDD 126。N个TSV中的每一者可具有耦合到芯片识别符结构114中的每一者中的邻近TSV的垫，例如如图5中所示。
[0041]参看图6，描绘形成具有芯片识别符结构的垂直堆叠裸片的方法的说明性实施例的流程图，且大体表示为600。制作堆叠式多裸片半导体装置的方法600包含在602处形成N个裸片的堆叠，其中N为大于一的整数。N个裸片中的每一者包含芯片识别符结构，其包含第一组N个TSV，所述TSV各自硬连线到一组外部电触点。N个裸片中的每一者还包含芯片识别符选择逻辑，其耦合到芯片识别符结构。N个裸片中的每一者进一步包含芯片选择结构，其包含第二组N个TSV，所述TSV耦合到芯片识别符选择逻辑。举例来说，图1的垂直堆叠100可为四个裸片102、104、106和108的堆叠，每一裸片包含芯片识别符结构114，芯片识别符结构114包含第一组四个TSV，其各自硬连线到一组外部电触点。垂直堆叠100的每一裸片还可包含图2的芯片识别符选择逻辑202，其耦合到芯片识别符结构114。垂直堆叠100的每一裸片可进一步包含图3和图4的芯片选择结构320，其包含耦合到芯片识别符选择逻辑202的第二组四个TSV。
[0042]方法600还包含在604处将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地。第一组N个TSV中的每一者具有耦合到邻近TSV的垫。第二组N个TSV中的每一者耦合到其自己的相应垫。举例来说，图1的芯片识别符结构114中的每一 TSV可耦合到电压源VDD 126或耦合到接地128。第一组四个TSV中的每一者可具有耦合到邻近TSV的垫，例如如图5中所示。图3和图4的芯片选择结构320中的第二组四个TSV中的每一者可耦合到其自己的相应垫。在特定实施例中，图1、图3和图4的垂直堆叠100的每一裸片进一步包含共用接入信道结构，其包含多个TSV。举例来说，图3和图4的垂直堆叠100的每一裸片可进一步包含共用接入信道结构306，其可包含多个TSV 308。
[0043]图7是包含具有多裸片堆叠的模块的系统700的特定实施例的框图，所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764。系统700可实施于便携式电子装置中，且包含耦合到计算机可读媒体(例如存储器732，其存储例如软件766等计算机可读指令)的处理器710，例如数字信号处理器(DSP)。系统700包含具有多裸片堆叠的模块，所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764。在说明性实例中，具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)包含具有根据图6的实施例而产生的图1、图3或图4的芯片识别符结构的多裸片堆叠的实施例中的任一者，或其任何组合。具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)可在处理器710中，或可为单独的装置或电路(未图示)。在特定实施例中，如图7中所示，具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)可由数字信号处理器(DSP)710存取。在另一特定实施例中，存储器732可包含具有多裸片堆叠的模块(所述多裸片堆叠具有芯片识别符结构，所述结构具有多个TSV 764)。
[0044]相机接口 768耦合到处理器710，且还耦合到相机(例如摄像机770)。显示器控制器726耦合到处理器710且耦合到显示装置728。编码器/解码器(CODEC) 734也可耦合到处理器710。扬声器736和麦克风738可耦合到CODEC 734。无线接口 740可耦合到处理器710且耦合到无线天线742。
[0045]在特定实施例中，处理器710、显示器控制器726、存储器732、CODEC 734、无线接口 740以及相机接口 768包含于系统级封装或芯片上系统装置722中。在特定实施例中，输入装置730和电源744耦合到芯片上系统装置722。此外，在特定实施例中，如图7中所说明，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742、摄像机770以及电源744在芯片上系统装置722外部。然而，显示装置728、输入装置730、扬声器736、麦克风738、无线天线742、摄像机770以及电源744可耦合到芯片上系统装置722的组件，例如接口或控制器。
[0046]前面揭示的装置和功能性(例如图1、图2、图3、图4或图5的装置，图6的方法，或其任何组合)可设计且配置为存储在计算机可读媒体上的计算机文件(例如，RTL、⑶SI1、GERBER等)。可将一些或所有此些文件提供给制造处理者，其基于此些文件而制造装置。所得产品包含半导体晶片，其接着被切成半导体裸片，且封装到半导体芯片中。所述半导体芯片接着在电子装置中使用。图8描绘电子装置制造工艺800的特定说明性实施例。
[0047]在制造工艺800中(例如在研究计算机806处)接收物理装置信息802。物理装置信息802可包含表示半导体装置(例如图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400)的至少一个物理性质的设计信息。举例来说，物理装置信息802可包含物理参数、材料特性以及结构信息，其经由耦合到研究计算机806的用户接口 804输入。研究计算机806包含耦合到计算机可读媒体(例如存储器810)的处理器808，例如一个或一个以上处理核。处理器810可存储计算机可读指令，其可执行以致使处理器808变换物理装置信息802以使其符合文件格式，且产生库文件812。
[0048]在特定实施例中，库文件812包含包括经变换设计信息的至少一个数据文件。举例来说，库文件812可包含包括图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的半导体装置库，其用于结合电子设计自动化(EDA)工具820使用。
[0049]库文件812可在包含耦合到存储器818的处理器816 (例如一个或一个以上处理核)的设计计算机814处结合EDA工具820使用。EDA工具820可作为处理器可执行指令存储在存储器818处，以使设计计算机814的用户能够使用库文件812的图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400来设计电路。举例来说，设计计算机814的用户可经由耦合到设计计算机814的用户接口 824输入电路设计信息822。电路设计信息822可包含表示半导体装置(例如图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400)的至少一个物理性质的设计信息。为了说明，电路设计性质可包含特定电路的识别以及与电路设计中的其它元件的关系、定位信息、特征大小信息、互连信息或表示半导体装置的物理性质的其它信息。
[0050]设计计算机814可经配置以变换包含电路设计信息822的设计信息以符合文件格式。为了说明，文件信息可包含数据库二进制文件格式，其表示平面几何形状、文本标签，以及关于层级格式(例如图形数据系统(GDSII)文件格式)中的电路布局的其它信息。设计计算机814可经配置以产生包含经变换设计信息的数据文件，例如包含描述图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的信息以及其它电路或信息的⑶SII文件826。为了说明，数据文件可包含对应于包含图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400且还包含芯片上系统(SOC)内的额外电子电路和组件的SOC的信息。
[0051]可在制造工艺828处接收⑶SII文件826以根据⑶SII文件826中的经变换信息来制造图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400。举例来说，装置制造工艺可包含将⑶SII文件826提供给掩模制造商830，以产生一个或一个以上掩模，例如待用于光刻处理的掩模，说明为代表性掩模832。掩模832可在制造工艺期间用以产生一个或一个以上晶片834，晶片834可经测试且分成若干裸片，例如代表性裸片836。裸片836包含结合图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400使用的电路。
[0052]可将裸片836提供到封装工艺838，其中将裸片836并入到代表性封装840中。举例来说，封装840可包含多个裸片836，例如图1的多裸片装置100、图3的多裸片装置300、图4的多裸片装置400，或系统级封装(SiP)布置，或其任一组合。封装840可经配置以符合一个或一个以上标准或规定，例如联合电子装置工程设计会议(JEDEC)标准。封装工艺838可包含耦合到存储可由计算机执行的指令的计算机可读有形媒体的处理器。所述处理器可集成到电子装置(例如计算机或电子封装装置)中。所述指令可包含可由计算机执行以起始形成N个裸片的堆叠(其中N为大于一的整数)的指令。N个裸片中的每一者包含芯片识别符结构，所述结构包含第一组N个TSV，所述TSV各自硬连线到一组外部电触点。N个裸片中的每一者还包含芯片识别符选择逻辑，其耦合到芯片识别符结构。N个裸片中的每一者进一步包含芯片选择结构，所述结构包含第二组N个TSV，所述TSV耦合到芯片识别符选择逻辑。所述指令还可包含可由计算机执行以起始将每一组外部电触点中的每一外部电触点耦合到电压源或耦合到接地的指令。第一组N个TSV中的每一者具有耦合到邻近TSV的垫。第二组N个TSV中的每一者耦合到其自己的相应垫。在封装工艺838处执行存储在计算机可读有形媒体中的指令可产生包含多个裸片836(例如图1的多裸片装置100、图3的多裸片装置300、图4的多裸片装置400或其任一组合)的封装840。
[0053]可将关于封装840的信息分发给各个产品设计者，例如经由存储在计算机846处的组件库。计算机846可包含耦合到存储器850的处理器848，例如一个或一个以上处理核。印刷电路板(PCB)工具可作为处理器可执行指令存储在存储器850处，以处理经由用户接口 844从计算机846的用户接收的PCB设计信息842。PCB设计信息842可包含电路板上的所封装半导体装置的物理定位信息，所述所封装半导体装置对应于包含图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的封装840。
[0054]计算机846可经配置以变换PCB设计信息842以产生数据文件，例如具有包含电路板上的所封装半导体装置的物理定位信息以及例如迹线和通孔等电连接的布局的数据的GERBER文件852，其中所述所封装半导体装置对应于包含图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的封装840。在其它实施例中，由经变换PCB设计信息产生的数据文件可具有不同于GERBER格式的格式。
[0055]GERBER文件852可在板组装工艺854处接收，且用以形成根据存储在GERBER文件852内的设计信息而制造的PCB，例如代表性PCB 856。举例来说，可将GERBER文件852上载到一个或一个以上机器，以用于执行PCB生产工艺的各个步骤。PCB 856可填充有包含封装840的电子组件，以形成代表性印刷电路组合件(PCA) 858。
[0056]PCA 858可在产品制造工艺860处接收，且集成到一个或一个以上电子装置(例如第一代表性电子装置862和第二代表性电子装置864)中。作为说明性非限制实例，第一代表性电子装置862、第二代表性电子装置864或两者可从机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元和计算机的群组中选择。作为另一明性非限制实例，电子装置862和864中的一者或一者以上可为远程单元，例如移动电话、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具全球定位系统(GPS)功能的装置、导航装置、例如仪表读数设备等固定位置数据单元，或任何其它存储或检索数据或计算机指令的装置，或其任一组合。尽管图8说明根据本发明教示的远程单元，但本发明不限于这些示范性所说明单元。本发明的实施例可合适地用于包含包括存储器和芯片上电路的有源集成电路的任何装置中。
[0057]因此，图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400可经制造、处理且并入到电子装置中，如说明性工艺800中所描述。相对于图1到6而揭示的实施例的一个或一个以上方面可包含在各个处理阶段，例如在库文件812、⑶SII文件826以及GERBER文件852内，以及存储在研究计算机806的存储器810、设计计算机814的存储器818、计算机846的存储器850、各个阶段(例如在板组装工艺854处)使用的一个或一个以上其它计算机或处理器(未图示)的存储器处，且还并入到例如掩模832、裸片836、封装840、PCA 858、例如原型电路或装置(未图示)等其它产品或其任一组合等一个或一个以上其它物理实施例中。举例来说，⑶SII文件826或制造工艺828可包含计算机可读有形媒体，其存储可由计算机执行的指令，所述指令包含可由计算机执行以起始形成图1的多裸片装置100、图3的多裸片装置300或图4的多裸片装置400的指令。尽管描绘从物理装置设计到最终产品的各个代表性生产阶段，但在其它实施例中，可使用较少的阶段，或可包含额外阶段。类似地，工艺800可由单个实体或由执行工艺800的各个阶段的一个或一个以上实体执行。
[0058]所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及方法步骤可实施为电子硬件、由处理单元执行的计算机软件或两者的组合。上文以大体上依据其功能性描述了各种说明性组件、块、配置、模块、电路和步骤。将所述功能性实施为硬件还是可执行处理指令取决于特定应用及强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但所述实施决策不应被解释为会导致脱离本发明的范围。
[0059]结合本文中所揭示的实施例而描述的方法或算法的步骤可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻存在随机存取存储器(RAM)、磁阻随机存取存储器(MRAM)、自旋扭矩转移磁阻随机存取存储器(STT-MRAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、压缩光盘只读存储器(CD-ROM)，或此项技术中已知的任何其它形式的存储媒体。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。处理器及存储媒体可驻存在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。在替代方案中，处理器及存储媒体可作为离散组件驻存在计算装置或用户终端中。
[0060]提供对所揭示实施例的先前描述是为了使所属领域的技术人员能够制作或使用所揭示的实施例。所属领域的技术人员将容易明白对这些实施例的各种修改，且本文所定义的原理可在不脱离本发明的范围的情况下应用于其它实施例。因此，本发明无意限于本文所示的实施例，而是将被赋予与如由所附权利要求书界定的原理和新颖特征一致的最宽范围。
【权利要求】
1.一种半导体装置，其包括: 第一裸片，其包括: 芯片识别符结构的部分，所述芯片识别符结构的所述部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组外部电触点中的相应的外部电触点，其中所述第一组穿孔中的每一者都具有垫，所述垫经配置以耦合到所述芯片识别符结构中的第二裸片的相邻穿孔，且其中所述第一组外部电触点的每个外部触点经配置以发送芯片选择信号；以及 芯片传送结构的至少一部分，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组外部电触点中的一个外部电触点。
2.根据权利要求1所述的半导体装置，其进一步包括所述第一裸片上的芯片识别解码逻辑，其中所述芯片识别解码逻辑耦合到所述芯片识别符结构。
3.根据权利要求1所述的半导体装置，其进一步包括通往主机装置的接口。
4.根据权利要求3所述的半导体装置，其中所述主机装置为单独装置或母裸片。
5.根据权利要求1所述的半导体装置，其中到所述主机装置的所述接口连接到所述第一组外部电触点。
6.根据权利要求1所述的半导体装置，其中所述第一裸片和所述第二裸片包含结构相同的电路，且其中所述第一裸片的所述第一组穿孔耦合到所述第二裸片的相应穿孔。
7.根据权利要求6所述的半导体装置，其中所述第二裸片堆叠在所述第一裸片的上方。
8.根据权利要求1所述的半导体装置，其进一步包括选自由以下各项中的至少一者组成的装置:机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述第一裸片集成到所述装置中。
9.一种方法，其包括: 形成第一裸片，其中第一裸片包括: 芯片识别符结构的部分，所述芯片识别符结构的所述部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组外部电触点中的相应的外部电触点，其中所述第一组穿孔中的每一者都具有垫，所述垫经配置以耦合到所述芯片识别符结构中的第二裸片的相邻穿孔，且其中所述第一组外部电触点的每个外部触点经配置以发送芯片选择信号；以及 芯片传送结构的至少一部分，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组外部电触点中的一个外部电触点。
10.根据权利要求9所述的方法，其中所述第一裸片进一步包括芯片识别解码逻辑，其中所述芯片识别解码逻辑耦合到所述芯片识别符结构。
11.根据权利要求9所述的方法，其中所述第一组穿孔中的至少一个穿孔发送与所述第一组穿孔中的其它穿孔不同的信号。
12.根据权利要求9所述的方法，其中所述第一裸片进一步包括通往主机装置的接口。
13.根据权利要求12所述的方法，其中所述主机装置为单独装置或母裸片。
14.根据权利要求12所述的方法，其中到所述主机装置的所述接口连接到所述第一组外部触点。
15.根据权利要求9所述的方法，其进一步包括将所述第一裸片的所述第一组穿孔耦合到所述第二裸片的相应穿孔，其中所述第一裸片和所述第二裸片包含结构相同的电路。
16.根据权利要求15所述的方法，其进一步包括将所述第二裸片堆叠在所述第一裸片上方。
17.根据权利要求9所述的方法，其中形成所述第一裸片由集成到电子装置中的处理器发起。
18.—种设备,其包括: 第一裸片，其包括: 用于识别芯片的构件的部分，所述用于识别芯片的构件的部分包括第一组至少两个穿孔，所述至少两个穿孔各自连接到第一组用于构成外部电触点的构件中的用于构成外部电触点的相应构件，其中所述第一组穿孔中的每一者都具有连接构件，所述连接构件经配置以耦合到所述用于识别芯片的构件中的第二裸片的相邻穿孔，且其中所述用于构成外部电触点的第一构件中的每个用于构成外部电触点的构件经配置以发送芯片选择信号；以及 用于传送的构件，其包括第二组至少一个穿孔，其中所述第二组中的每一个孔连接到第二组用于构成外部电触点的构件中的一个用于构成外部电触点的构件。
19.根据权利要求18所述的设备，其中所述第一裸片和所述第二裸片包含结构相同的电路，且其中所述第一裸片的所述第一组穿孔耦合到所述第二裸片的相应穿孔。
20.根据权利要求18所述的设备，其进一步包括选自由以下各项中的至少一者组成的装置:机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元和计算机，所述第一裸片集成到所述装置中。
【文档编号】G11C5/00GK104392741SQ201410529751
【公开日】2015年3月4日 申请日期:2010年10月7日 优先权日:2009年10月7日
【发明者】徐钟元 申请人:高通股份有限公司
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