技术领域本发明涉及半导体技术领域，具体而言涉及一种用于快闪存储器(flashmemory)的双位线(dualbitline)读出电路(sensingcircuit)和读出方法。
背景技术：
一般来说，快闪存储器的读操作，是向主单元阵列(cellarray)中的位线(bitline,BL)和参考单元阵列中的位线施加预定电压，然后比较在所述两个位线中流动的电流，以读出存储在主单元阵列内的存储单元中的数据。然而，大部分参考结构位于主阵列中，占用主阵列的区域。此外，在读操作期间，主位线和参考位线(referencebitline)两者应具有相同的寄生负载，而由于参考单元阵列和主单元阵列共享字线(wordline,WL)、选择栅极(selectgate，SG)和源极线(sourceline,SL)，即在读操作期间SG、WL和SL被同时使能(enable)，因此，需要对参考位线进行特殊处理，即需要将参考位线与参考偏压产生模块的连接断开，这样的操作不仅十分麻烦，而且当连接断开后，仅有寄生负载而不包括所有未选择的晶体管的漏电流，导致读出的数据不精确。
技术实现要素：
针对现有技术的不足，一方面，本发明提供一种用于快闪存储器的双位线读出电路。所述双位线读出电路包括第一主单元阵列、第二主单元阵列、参考偏压产生单元、感测放大器(senseamplifier,SA)和输出单元。其中，所述第一主单元阵列和第二主单元阵列均不包括参考位线，所述第一主单元阵列的主位线和第二主单元阵列的主位线同时使能；所述第一主单元阵列和所述第二主单元阵列不共享字线，当所述第一主单元阵列和第二主单元阵列中的一个的字线使能时，所述第一主单元阵列和第二主单元阵列中的另一个的字线禁用(disable)；所述参考偏压产生单元为所述第一主单元阵列的主位线和所述第二主单元阵列的主位线施加电压；以及所述感测放大器对所述第一主单元阵列的主位线中的电流和所述第二主单元阵列的主位线中的电流进行比较，并将比较结果输出到所述输出单元。在本发明的一个实施例中，所述参考偏压产生单元为所述第一主单元阵列的主位线和所述第二主单元阵列的主位线施加电压分别是基于第一控制信号和第二控制信号。在本发明的一个实施例中，所述第一主单元阵列和所述第二主单元阵列不共享选择栅极和源极线。在本发明的一个实施例中，所述第一主单元阵列和所述第二主单元阵列为上下排列结构或左右排列结构。在本发明的一个实施例中，所述第一主单元阵列和所述第二主单元阵列各自的字线的使能基于组地址(bankaddress)的选择。另一方面，本发明还提供一种用于快闪存储器的双位线读出方法。所述双位线读出方法包括：使能第一主单元阵列和第二主单元阵列中的一个的字线，并且禁用所述第一主单元阵列和所述第二主单元阵列中的另一个的字线，其中所述第一主单元阵列和所述第二主单元阵列不共享字线；使能所述第一主单元阵列的主位线和所述第二主单元阵列的主位线，其中所述第一主单元阵列和所述第二主单元阵列均不包括参考位线；为所述第一主单元阵列的主位线和所述第二主单元阵列的主位线施加电压；以及对所述第一主单元阵列的主位线中的电流和所述第二主单元阵列的主位线中的电流进行比较，并输出比较结果。在本发明的一个实施例中，为所述第一主单元阵列的主位线和所述第二主单元阵列的主位线施加电压分别是基于第一控制信号和第二控制信号。在本发明的一个实施例中，所述第一主单元阵列和所述第二主单元阵列不共享选择栅极和源极线。在本发明的一个实施例中，所述第一主单元阵列和所述第二主单元阵列各自的字线的使能基于组地址的选择。本发明所提供的用于快闪存储器的双位线读出电路和读出方法不包括参考位线及其相关处理，使得读取更容易，并且读出的数据更精确。附图说明本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中：图1示出了现有的用于快闪存储器的读取的阵列结构；图2示出了现有的用于快闪存储器的读出电路；图3示出了根据本发明实施例的用于快闪存储器的读取的阵列结构；以及图4示出了根据本发明实施例的用于快闪存储器的双位线读出电路。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。快闪存储器电路(例如PMOS快闪存储器)需要感测放大器以将“0”、“1”单元数据与主位线和参考位线相区分。图1示出了现有的用于快闪存储器的读取的阵列结构。如图1所示，现有的用于快闪存储器的读取的阵列结构包括参考阵列，参考阵列包括参考位线。该参考阵列位于主单元阵列中，占用主单元阵列的区域。主单元阵列和参考单元阵列共享WL/SG/SL。在读操作期间，WL/SG/SL使能，感测放大器SA对主位线和参考位线中流动的电流进行比较，并将比较结果输出到输出单元IO。图2示出了现有的用于快闪存储器的读出电路。如图2所示，现有的用于快闪存储器的读出电路200包括单元阵列201、参考偏压产生单元202、感测放大器203和输出单元204。在读操作期间，WL/SG/SL使能，感测放大器203对主位线中的电流Imain和参考位线中的电流Iref进行比较，并将比较结果输出到输出单元204。在图1和图2的上述读操作过程中，由于主位线和参考位线两者在读操作期间具有相同的寄生负载，而由于参考单元阵列和主单元阵列共享WL/SG/SL，即在读操作期间WL/SG/SL被同时使能，因此，需要对参考位线进行特殊处理，即需要将参考位线与参考偏压产生单元的连接断开，这样的操作不仅十分麻烦，而且当连接断开后，仅有寄生负载而不包括所有未选择的晶体管的漏电流，导致读出的数据不精确。此外，参考结构还占用主单元阵列相当一部分区域面积。为了克服上述不足，本发明提供一种用于快闪存储器的双位线读出电路。该双位线读出电路不包括参考阵列，不需要附加的参考位线，既避免了上述参考位线断开的问题，又不需占用主单元阵列的面积，有利于芯片面积最小化。图3示出了根据本发明实施例的用于快闪存储器的读取的阵列结构。如图3所示，该阵列结构包括上部组的主单元阵列和下部组的主单元阵列。上下部组均不包括参考阵列，上下部组的主单元阵列中均不包括参考位线，仅包括主位线。在读操作期间，上部组的WL/SG/SL使能，下部组的WL/SG/SL禁用，上部组的主位线使能，下部组的主位线使能。感测放大器SA对上部组的主位线中的电流和下部组的主位线中的电流进行比较，并将比较结构输出到输出单元IO。输出单元IO将读取的数据输出。本领域普通技术人员可以理解，在图3所示的阵列结构的读操作期间，也可以是下部组的WL/SG/SL使能，上部组的WL/SG/SL禁用，并且上下部组的主位线均使能。此外，本领域普通技术人员也可以理解，图3所示的阵列结构中，两个主单元阵列的上下排列结构仅是一个示例，两个主单元阵列也可以为左右排列结构或其他任何适当的排列结构。图4示出了根据本发明实施例的用于快闪存储器的双位线读出电路400。如图4所示，双位线读出电路400包括第一主单元阵列401、第二主单元阵列402、参考偏压产生单元403、感测放大器404以及输出单元405。其中，第一主单元阵列401位于上部组，第二主单元阵列402位于下部组。本领域普通技术人员可以理解，图4所示的读出电路中，两个主单元阵列的上下排列结构仅是一个示例，两个主单元阵列也可以为左右排列结构或其他任何适当的排列结构。具体地，第一主单元阵列401和第二主单元阵列402均不包括参考位线。此外，第一主单元阵列401和第二主单元阵列402不共享WL/SG/SL。在读操作期间，第一主单元阵列401的主位线和第二主单元阵列402的主位线同时使能，并且第一主单元阵列401的WL/SG/SL使能，第二主单元阵列402的WL/SG/SL禁用，或者，第一主单元阵列401的WL/SG/SL禁用，第二主单元阵列402的WL/SG/SL使能。也就是说，当第一主单元阵列401和第二主单元阵列402中的一个的字线使能时，第一主单元阵列401和第二主单元阵列402中的另一个的字线禁用。第一主单元阵列401和第二主单元阵列402各自的字线的使能可以基于组地址的选择，例如如图4所示的上部组的地址和下部组的地址。参考偏压产生单元403为第一主单元阵列401的主位线和第二主单元阵列402的主位线施加电压。其中，参考偏压产生单元403为第一主单元阵列401的主位线和第二主单元阵列402的主位线施加电压可以分别是基于第一控制信号和第二控制信号。在图4中，第一控制信号示出为EN_TOP，第二控制信号示出为EN-BOT。基于不同的控制信号控制第一主单元阵列401和第二主单元阵列402各自的主位线的电压，可以使得控制更为灵活。感测放大器404对第一主单元阵列401的主位线中的电流Imain1和第二主单元阵列的主位线中的电流Imain2进行比较，并将比较结果输出到输出单元405。本领域普通技术人员可以理解，图4所示出的双位线读出电路400还可以包括其他单元，例如图4中没有用参考标记标出的部分。由于其与现有技术中的需要的结构类似，为了不遮蔽本发明，在此不对其进行详细阐述。在根据本发明实施例的图3和图4的上述读操作过程中，阵列结构和读出电路中不包括参考阵列，因此不会占用主单元阵列的区域，不仅可以保持较好的一致性，还节省主单元阵列的面积。同时，由于不包括参考位线，也就不存在需要将参考位线与参考偏压产生单元的连接断开这样麻烦的操作，并且由于在读操作期间可以包括寄生负载和未选择晶体管的漏电流，所以使得读出的数据更为精确。此外，由于上述结构，还改进了读出裕度(margin)和循环退化趋势。另一方面，本发明还提供一种用于快闪存储器的双位线读出方法。该双位线读出方法包括：使能第一主单元阵列和第二主单元阵列中的一个的字线，并且禁用第一主单元阵列和第二主单元阵列中的另一个的字线，其中第一主单元阵列和第二主单元阵列不共享字线；使能第一主单元阵列的主位线和第二主单元阵列的主位线，其中第一主单元阵列和第二主单元阵列均不包括参考位线；为第一主单元阵列的主位线和第二主单元阵列的主位线施加电压；以及对第一主单元阵列的主位线中的电流和第二主单元阵列的主位线中的电流进行比较，并输出比较结果。其中，为第一主单元阵列的主位线和第二主单元阵列的主位线施加电压分别可以是基于第一控制信号和第二控制信号。第一主单元阵列和第二主单元阵列可以不共享选择栅极和源极线。第一主单元阵列和第二主单元阵列各自的字线的使能可以基于组地址的选择。本发明所提供的用于快闪存储器的双位线读出电路和读出方法不包括参考位线及其相关处理，使得读取更容易，并且读出的数据更精确。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。