存储器装置及其数据擦除方法与流程

文档序号:14686113发布日期:2018-06-14 23:17

本发明是有关于一种存储器装置及其数据擦除方法。



背景技术:

NAND闪存已普遍应用于各种装置,例如移动电话、个人计算机、笔记本电脑、平板计算机等等。针对NAND闪存的典型擦除机制通常是以存储器区块(block)为单位。也就是说,即便使用者只需擦除少数的数据页(pages),存储器区块中的所有数据页皆需擦除。因此,在执行区块擦除之前,典型擦除机制需先将存储器区块中的剩余页数据写入另一存储器区块,并在该存储器区块的所有数据页皆被擦除后,再将剩余页数据写回原本的存储器区块。然而,此作法需花费许多时间在垃圾收集(garbagecollection)以及存储器平均擦除(wearleveling)。



技术实现要素:

本发明是有关于一种存储器装置及其数据擦除方法。

根据本发明一方面,提出一种存储器装置。该存储器装置包括一第一存储单元串以及一第二存储单元串。该第一存储单元串耦接至一第一位线以及多条字线。该第二存储单元串耦接至一第二位线以及这些字线。当这些字线被施加一擦除电压,该第一位线被施加一第一电压以擦除储存于该第一存储单元串上的数据,该第二位线被施加一第二电压,使该第二存储单元串被设为浮接(floating)。

根据本发明的另一方面,提出一种存储器装置。该种存储器装置包括多条第一存储单元串以及多条第二存储单元串。这些第一存储单元串耦接至多条第一位线。这些第二存储单元串耦接至多条第二位线。当一擦除电压透过多条字线施加至这些第一存储单元串以及这些第二存储单元串,这些第一位线被施加一第一电压以擦除储存于这些第一存储单元串上的数据,这些第二位线被施加一第二电压,使这些第二存储单元串被设为浮接。

根据本发明的又一方面,提出一种存储器装置的数据擦除方法,其中该存储器装置包括一第一存储单元串耦接至一第一位线以及一第二存储单元串耦接至一第二位线。该数据擦除方法包括以下步骤:透过多条字线施加一擦除电压至该第一存储单元串以及该第二存储单元串;施加一第一电压至该第一位线,以擦除储存于该第一存储单元串上的数据;以及施加一第二电压至该第二位线,使该第二存储单元串被设为浮接。

为了对本发明的上述及其他方面有更佳的了解,下文特举较佳实施例,并配合所附图式,作详细说明如下:

附图说明

图1绘式依据本发明的一实施例的存储器装置的示意图。

图2绘式依据本发明的一实施例的存储器装置的数据擦除方法的流程图。

图3A绘示存储器装置的多条选定存储单元串的例示性偏压配置。

图3B绘示存储器装置的多条非选定存储单元串的例示性偏压配置。

图4绘示依据本发明的一实施例的擦除机制的例示性波形图。

图5绘示依据本发明的一实施例的例示性存储单元串分组配置。

图6绘示依据本发明的另一实施例的存储单元串分组配置的示意图。

【符号说明】

100、300:存储器装置

102(1)-102(M)、302(1)-302(K)、302(K+1)-302(M)、502、502’、602、602’:存储单元串

104(1)-104(M)、304(1)-304(K)、304(K+1)-304(M):串选择晶体管

SSL、SSL(1)-SSL(M)、SSL(1)’-SSL(K)’、SSL(K+1)’-SSL(M)’:串选择线

106(1)-106(M)、306(1)-306(K)、306(K+1)-306(M):接地选择晶体管

202、204、206:步骤

GSL:接地选择线

CSL:共源极线

BL(1)-BL(M)、BL(1)’-BL(K)’、BL(K+1)’-BL(M)’:位线

BL(sel):选定位线

BL(unsel):非选定位线

WL、WL(1)-WL(N)、WL(1)’-WL(N)’:字线

MC:存储单元

EV:擦除电压

V1:第一电压

V2:第二电压

CV:共同电压

Vdd:电压

T1:第一期间

T2:第二期间

R1:第一区域

R2:第二区域

具体实施方式

以下是提出实施例进行详细说明,实施例仅用以作为范例说明,并不会限缩本发明欲保护的范围。此外,实施例中的图式是省略不必要的元件,以清楚显示本发明的技术特点。

图1绘式依据本发明的一实施例的存储器装置100的示意图。存储器装置100包括多条存储单元串102(1)-102(M)。此些存储单元串102(1)-102(M)耦接至位线BL(1)-BL(M),并与多条字线WL(1)-WL(N)耦接。此些存储单元串102(1)-102(M)与字线WL(1)-WL(N)的交点定义出多个用以储存数据的存储单元MC。存储器装置100可以是三维NAND闪存、2维NAND闪存、NOR闪存或一次可编程(OneTimeProgram,OTP)存储器。在一实施例中,此些存储单元串102(1)-102(M)属于存储器装置100中的一相同存储器区块。

各存储单元串102(i)包括一串选择晶体管104(i),其中i=1,2,...,M。各串选择晶体管104(i)的第一端及第二端分别耦接至一对应的串选择线SSL(i)以及一对应的位线BL(i)。

各存储单元串102(i)的更包括一接地选择晶体管106(i)。各接地选择晶体管106(i)的第一端及第二端分别耦接至一接地选择线GSL以及一共源极线CSL。在一实施例中,接地选择晶体管106(1)-106(M)皆耦接至同一接地选择线GSL以及同一共源极线CSL。

图2绘式依据本发明的一实施例的存储器装置100的数据擦除方法的流程图。在步骤202,透过字线WL(1)-WL(N)施加擦除电压EV至存储单元串102(1)-102(M)。在步骤204,施加第一电压V1至选定位线,以擦除储存于对应的选定存储单元串上的数据。在步骤206,施加第二电压V2至非选定位线,使对应的非选定存储单元串被设为浮接(floating)。

假设存储单元串102(1)是选定的存储单元串,存储单元串102(2)是非选定的存储单元串。针对选定的存储单元串102(1),当擦除电压EV(例如-10伏)被施加至字线WL(1)-WL(N)且第一电压V1被施加至对应的位线BL(1),串选择晶体管104(1)可产生一栅极引发漏极漏(Gate-InducedDrainLeakage)电流。接着,存储单元串102(1)的通道电压将被充电至约第一电压V1,且存储单元串102(1)上的数据将被擦除。在一实施例中,串选择线SSL(1)的电压(例如2至3.3伏)是小于第一电压V1(例如8伏)。

针对非选定的存储单元串102(2),当擦除电压EV(例如-10伏)被施加至字线WL(1)-WL(N)且第二电压V2被施加至对应的位线BL(2),串选择晶体管104(2)是被关闭。接着,非选定存储单元串102(2)是被浮接,且不引发GIDL电流。

在一实施例中,串选择线SSL(2)的电压等于第二电压V2(例如2至3.3伏)。在另一实施例中,串选择线SSL(2)的电压可小于第二电压V2,但串选择线SSL(2)的电压与第二电压V2间的电压差不足以使串选择晶体管104(2)产生GIDL电流。

在图1的例子中,选定的存储单元串102(1)与非选定的存储单元串102(2)耦接至相同的接地选择线GSL以及共源极线CSL。当擦除电压EV被施加至字线WL(1)-WL(N),选定存储单元串102(1)的接地选择晶体管106(1)与非选定存储单元串102(2)的接地选择晶体管106(2)皆会被关闭。在一实施例中,共源极线CSL的电压与接地选择线GSL的电压相同。

因此,在一实施例中,GIDL电流是产生于选定存储单元串的一端(SSL端),而非选定的存储单元串的两端(SSL端与GSL端)皆不会产生GIDL电流。

图3A绘示存储器装置300的多条选定存储单元串302(1)-302(K)的例示性偏压配置。在图3A的例子中,在数据擦除期间,擦除电压EV透过字线WL(1)’-WL(N)’而施加至存储单元串302(1)-302(K)。位线BL(1)’-BL(K)’是被施加第一电压V1。串选择线SSL(1)’-SSL(K)’、耦接至接地选择晶体管306(1)-306(K)的接地选择GSL以及共源极线CSL皆被偏压至电压Vdd(例如2至3.3伏)。由于串选择晶体管304(1)-304(K)的栅极端与漏极端之间具有高电压差,存储单元串302(1)-302(K)的SSL端可产生GIDL电流,使得储存于存储单元串302(1)-302(K)的数据被擦除。

图3B绘示存储器装置300的多条非选定存储单元串302(K+1)-302(M)的例示性偏压配置。非选定存储单元串302(K+1)-302(M)与图3A的存储单元串302(1)-302(K)例如属于同一个存储器区块。在数据擦除期间,擦除电压EV透过字线WL(1)’-WL(N)’而施加至此存储器区块。位线BL(K+1)’-BL(M)’、耦接至串选择晶体管304(K十1)-304(M)的串选择线SSL(K+1)’-SSL(M)’、耦皆至接地选择晶体管306(K+1)-306(M)的接地选择GSL以及共源极线CSL皆被施加相同的电压Vdd,其中施加至位线BL(K+1)’-BL(M)’的电压Vdd可视为前述的第二电压V2。类似于编程程序中的自充机制(self-boosting),接地选择晶体管306(K+1)-306(M)是被关闭且不会引发GIDL电流。此时,存储单元串302(K+1)-302(M)为浮接,且存储单元串302(K+1)-302(M)的通道电压是由擦除电压EV的一耦合量决定。假定擦除电压EV的耦合系数为Cr且存储单元串302(K+1)-302(M)的初始通道电压为Vini,存储单元串302(K+1)-302(M)的通道电压可表示如下:

Vini+EV*Cr

倘若初始通道电压Vini为1.8伏(Vdd-0.7伏),擦除电压EV为-10伏,耦合系数Cr为0.9,可得出存储单元串302(K+1)-302(M)的通道电压约为-6.2伏。由于存储单元串302(K+1)-302(M)的通道与字线WL(1)’-WL(N)’之间的电压差甚小(10-6.2=3.8伏),储存于存储单元串302(K+1)-302(M)上的数据并不会被擦除。

图4绘示依据本发明的一实施例的擦除机制的例示性波形图。如图4所示,在第一期间T1,串选择线SSL、接地选择线GSL、共源极线CSL以及非选定位线BL(unsel)是被施加第二电压V2(例如2至3.3伏)。针对选定被数据擦除的存储单元串,其对应的选定位线BL(sel)是被偏压至第一电压V1(例如8伏)。

在第二期间T2,擦除电压EV(例如-10伏)是被施加至字线WL。针对选定的存储单元串,存储单元中的数据因为GIDL电流的关系而被擦除。针对非选定的存储单元串,其存储单元通道为浮接,其通道电压是由擦除电压EV的强耦合量决定。因此,即便字线WL被施加擦除电压EV,储存于非选定存储单元串上的数据不会被擦除。

图5绘示依据本发明的一实施例的例示性存储单元串分组配置。在图5的例子中,存储单元串502与存储单元串502’交错排列。连接至存储单元串502的奇数位线与连接至存储单元串502’的偶数位线分别地群组化。如前所述,针对选定的存储单元串群组,对应的位线可被施加第一电压V1以进行数据擦除;针对非选定的存储单元串群组,对应的位线可被施加第二电压V2以设定非选择的存储单元串为浮接。

图6绘示依据本发明的另一实施例的存储单元串分组配置的示意图。如图6所示,存储单元串602与存储单元串602’分别位于一第一区域R1以及一第二区域R2。第一区域R1例如邻接第二区域R2。连接至存储单元串602的位线与连接至存储单元串602’的位线是分别地群组化。如前所述,针对选定的存储单元串群组,对应的位线可被施加第一电压V1以进行数据擦除;针对非选定的存储单元串群组,对应的位线可被施加第二电压V2以设定非选择的存储单元串为浮接。然本发明并不限于上述例子,位线可以任意的方式被群组化为选定群组或非选定群组。

综上所述,本发明实施例的存储器装置及其数据擦除方法将存储器区块中的位线区分为两个群组:选定群组以及非选定群组。针对选定群组,第一电压是被施加至选定位线以进行数据擦除。针对非选定群组,第二电压是被施加至非选定位线以设定其为浮接,并避免非选定存储单元串的数据被擦除。因此,本发明实施例的存储器装置及其数据擦除方法可节省垃圾收集以及存储器平均擦除的时间,并改善擦除操作的产品规格。

虽然本发明已以较佳实施例揭露如上,然其并非用以限定本发明。本发明所属技术领域中具有通常知识者,在不脱离本发明的精神和范围内,当可作各种的更动与润饰。因此,本发明的保护范围当视随附的权利要求范围所界定的为准。

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