存储器系统的制作方法
【专利摘要】一种存储器系统，其中，存储单元适于在擦除、编程或读取操作中使用所述局部字线上的电压；所述控制NMOS管的源极连接所述局部字线，漏极连接所述全局字线，栅极连接所述信号线；所述控制单元适于在接收到所述擦除、编程或读取操作的结束信号后，输出第一控制信号和第二控制信号，所述第一控制信号具有第一脉冲，所述第二控制信号具有第二脉冲，所述第一脉冲和第二脉冲非交叠且所述第二脉冲迟于所述第一脉冲；所述第一放电单元适于接收所述第一控制信号，在所述第一脉冲期间对所述全局字线进行放电；所述第二放电单元适于接收所述第二控制信号，在所述第二脉冲期间对所述信号线进行放电。
【专利说明】存储器系统
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及一种存储器系统。
【背景技术】
[0002]随着半导体技术的迅猛发展，存储器需求快速增长。所述存储器可以包括:呈矩阵排布的存储单元，以及用于选择所述存储单元并提供驱动信号的多条位线、多条源线、多条字线以及多条控制栅线。一个存储单元可以为一个存储位(bit)。
[0003]位于同一列的存储单元连接与同一条位线和同一条源线连接，相邻两行存储单元共用一条字线，每行存储单元连接两条控制栅线。通过对位线、源线、字线和控制栅线施加不同的电压，可以实现擦除、编程或读取操作。
[0004]在所述擦除、编程或读取操作中，通常会施加较高的电压，例如8.5V或IlV的电压至相应的位线、源线、字线或控制栅线，擦除、编程或读取操作结束后需要对其已施加的操作电压进行释放，但是，目前的现有技术易出现对已施加电压释放不彻底的问题。
【发明内容】
[0005]本发明解决的问题是现有技术易出现对已施加的存储器操作电压释放不彻底的问题。
[0006]为解决上述问题，本发明技术方案提供一种存储器系统，包括:存储单元、局部字线、全局字线、信号线、控制NMOS管、第一放电单元、第二放电单元和控制单元；
[0007]所述存储单元适于在擦除、编程或读取操作中使用所述局部字线上的电压；
[0008]所述控制NMOS管的源极连接所述局部字线，漏极连接所述全局字线，栅极连接所述信号线；
[0009]所述控制单元适于在接收到所述擦除、编程或读取操作的结束信号后，输出第一控制信号和第二控制信号，所述第一控制信号具有第一脉冲，所述第二控制信号具有第二脉冲，所述第一脉冲和第二脉冲非交叠且所述第二脉冲迟于所述第一脉冲；
[0010]所述第一放电单元适于接收所述第一控制信号，在所述第一脉冲期间对所述全局字线进行放电；
[0011]所述第二放电单元适于接收所述第二控制信号，在所述第二脉冲期间对所述信号线进行放电。
[0012]可选的，所述第一脉冲和第二脉冲均为正相脉冲，所述第一脉冲的下降沿与所述第二脉冲的上升沿对应。
[0013]可选的，所述控制单元包括:
[0014]第一米样单兀，适于米样所述全局字线以输出第一米样电压；
[0015]第二采样单元，适于采样所述信号线以输出第二采样电压；
[0016]信号产生单元，适于在接收到所述擦除、编程或读取操作的结束信号后，根据所述第一米样电压大于或等于第一阈值产生所述第一脉冲，根据所述第一米样电压小于第一阈值且所述第二采样电压大于第二阈值产生所述第二脉冲。
[0017]可选的，所述信号产生单元包括:第一 PMOS管、第一 NMOS管、第二 PMOS管、第二NMOS管、第一反相器、第二反相器、第一 D触发器电路、与门电路、与非门电路和第二 D触发器电路；
[0018]所述第一 PMOS管的源极连接电源电压，所述第一 PMOS管的漏极连接所述第一NMOS管的漏极和第一反相器的输入端，所述第一 PMOS管的栅极连接所述第一 NMOS管的栅极并适于输入所述第一采样电压，所述第一 NMOS管的源极接地；
[0019]所述第一 D触发器的时钟端连接所述第一反相器的输出端，所述第一 D触发器的输入端连接所述电源电压，所述第一 D触发器的复位端连接所述与门电路的第二输入端、所述与非门的第二输入端和所述第二 D触发器的输出端，所述第一 D触发器的输出端连接所述第二反相器的输入端和所述与非门电路的第一输入端并适于输出所述第二控制信号;
[0020]所述第二反相器的输出端连接所述与门电路的第一输入端；
[0021]所述与门电路的输出端适于输出所述第一控制信号；
[0022]所述第二 PMOS管的源极连接所述电源电压，所述第二 PMOS管的漏极连接所述第二 NMOS管的漏极和所述与非门电路的第三输入端，所述第二 PMOS管的栅极连接所述第二NMOS管的栅极并适于输入所述第二采样电压，所述第二 NMOS管的源极接地；
[0023]所述与非门电路的输出端连接所述第二 D触发器的复位端；
[0024]所述第二 D触发器的输入端连接所述电源电压，所述第二 D触发器的时钟端适于接收所述擦除、编程或读取操作的结束信号。
[0025]可选的，所述电源电压为1V-3V。
[0026]可选的，所述与门电路包括:与非门和第三反相器；
[0027]所述与非门的第一输入端为所述与门电路的第一输入端，所述与非门的第二输入端为所述与门电路的第二输入端，所述与非门的输出端连接所述第三反相器的输入端，所述第三反相器的输出端为所述与门电路的输出端。
[0028]可选的，存储器系统还包括:第三放电单元；
[0029]所述第三放电单元适于在所述第二脉冲结束后对所述全局字线进行放电。
[0030]可选的，所述第三放电单元的放电速度大于所述第一放电单元的放电速度。
[0031]可选的，所述存储器系统还包括:第四放电单元；
[0032]所述第四放电单元适于在所述第二脉冲结束后对所述信号线进行放电。
[0033]可选的，所述第四放电单元的放电速度大于所述第二放电单元的放电速度。
[0034]与现有技术相比，本发明技术方案的全局字线和信号线控制了局部字线上的电压，存储单元在擦除、编程或读取操作中使用局部字线上的电压，擦除、编程或读取操作结束后，先利用第一放电单元对全局字线进行放电，当全局字线上的电压达到一定值时，再利用第二放电单元对信号线进行放电，可以确保放电彻底。
【专利附图】
【附图说明】
[0035]图1是本发明实施例的存储器系统的一结构示意图；
[0036]图2是本发明实施例的信号产生单元的结构示意图；
[0037]图3是本发明实施例的信号波形示意图；
[0038]图4是本发明实施例的存储器系统的另一结构示意图。
【具体实施方式】
[0039]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0040]如图1所示，本发明实施例提供一种存储器系统，包括:存储单元1、局部字线LWL、全局字线GWL，信号线CSL、控制NMOS管CMP、第一放电单元2、第二放电单元3和控制单元4。
[0041]所述存储单元I适于在擦除、编程或读取操作中使用所述局部字线LWL上的电压。
[0042]所述控制NMOS管CMP的源极连接所述局部字线LWL，漏极连接所述全局字线GWL，栅极连接所述信号线CSL。
[0043]所述控制单元4适于在接收到所述擦除、编程或读取操作的结束信号RMPDN后，输出第一控制信号RMPDNl和第二控制信号RMPDN2。所述第一控制信号RMPDNl具有第一脉冲，所述第二控制信号RMPDN2具有第二脉冲，所述第一脉冲和第二脉冲非交叠且所述第二脉冲迟于所述第一脉冲。
[0044]所述第一放电单元2适于接收所述第一控制信号RMPDN1，在所述第一脉冲期间对所述全局字线GWL进行放电，所述第二放电单元3适于接收所述第二控制信号RMPDN2，在所述第二脉冲期间对所述信号线CSL进行放电。
[0045]在对存储单元I的擦除、编程或读取操作中，全局字线GWL上的电压可以为8.5V,信号线CSL的电压为IIV，控制NMOS管CMP导通，使得局部字线LWL上的电压也为8.5V。
[0046]上述三个电压需要在擦除、编程或读取操作结束后进行放电。若信号线CSL的电压为IlV和全局字线GWL同时放电，会导致信号线CSL放电到一定程度后使控制NMOS管CMP截止，那么局部字线LWL上的电压就无法继续放电。所以，本实施例先利用第一放电单元2对全局字线GWL进行放电，当全局字线GWL上的电压达到一定值时，再利用第二放电单元3对信号线CSL进行放电，避免了放电不彻底的问题。
[0047]所述控制单元4可以包括:
[0048]第一米样单兀,适于米样所述全局字线GWL以输出第一米样电压NOO ；
[0049]第二米样单兀，适于米样所述信号线CSL以输出第二米样电压MOO ；
[0050]信号产生单元，适于在接收到所述擦除、编程或读取操作的结束信号后，根据所述第一米样电压NOO大于或等于第一阈值产生所述第一脉冲,根据所述第一米样电压NOO小于第一阈值且所述第二米样电压MOO大于第二阈值产生所述第二脉冲。
[0051]如图2所示，所述信号产生单元可以包括:第一 PMOS管MP1、第一 NMOS管丽1、第二 PMOS管MP2、第二 NMOS管丽2、第一反相器41、第二反相器42、第一 D触发器电路43、与门电路44、与非门电路45和第二 D触发器电路46。
[0052]所述第一 PMOS管MPl的源极连接电源电压VDD，所述第一 PMOS管MPl的漏极连接所述第一 NMOS管MNl的漏极和第一反相器41的输入端，所述第一 PMOS管MPl的栅极连接所述第一 NMOS管丽I的栅极并适于输入所述第一采样电压NOO，所述第一 NMOS管MNl的源极接地GND。
[0053]所述第一 D触发器43的时钟端CLK连接所述第一反相器41的输出端，所述第一D触发器41的输入端D连接所述电源电压VDD，所述第一 D触发器43的复位端RN连接所述与门电路45的第二输入端、所述与非门44的第二输入端和所述第二 D触发器46的输出端Q，所述第一 D触发器43的输出端Q连接所述第二反相器42的输入端和所述与非门电路45的第一输入端并适于输出所述第二控制信号RMPDN2。
[0054]所述第二反相器42的输出端连接所述与门电路44的第一输入端。所述与门电路44的输出端适于输出所述第一控制信号RMPDNl。
[0055]所述第二 PMOS管MP2的源极连接所述电源电压VDD，所述第二 PMOS管MP2的漏极连接所述第二 NMOS管丽2的漏极和所述与非门电路45的第三输入端。所述第二 PMOS管MP2的栅极连接所述第二 NMOS管MN2的栅极并适于输入所述第二采样电压M00，所述第二NMOS管MN2的源极接地GND。
[0056]所述与非门电路45的输出端连接所述第二 D触发器46的复位端RN。所述第二 D触发器46的输入端D连接所述电源电压VDD，所述第二 D触发器的时钟端CLK适于接收所述擦除、编程或读取操作的结束信号A。本领域技术人员可以实际情况对第一阈值和第二阈值进行设定。
[0057]所述第一脉冲和第二脉冲可以均为正相脉冲，所述第一脉冲的下降沿与所述第二脉冲的上升沿对应。
[0058]以下实施例以“ I”代表高电平，“O”代表低电平进行说明。
[0059]所述第一 D触发器43和第二 D触发器46可以均为下降沿触发，即时钟端CLK的信号由“I”变为“O”时，输出端Q的信号更新为输入端D的信号。所述第一 D触发器43和第二 D触发器46的复位端的信号由“I”变为“O”时，输出端Q的信号变为“O”，即D触发器被复位。
[0060]所述第一采样电压NOO可以是由全局字线GWL的电压分压得到的，第二采样电压MOO可以是由信号线CSL的电压分压得到的。所述擦除、编程或读取操作中，第一采样电压NOO的电压值为电源电压的电压值的(65% -100% )，第二采样电压MOO的电压值为电源电压的电压值的(65% -100% )，电源电压可以为1V-3V。
[0061]假设电源电压为1.5V，擦除、编程或读取操作结束后，擦除、编程或读取操作的结束信号A由“I”变为“0”，擦除、编程或读取操作中第一采样电压NOO为IV、第二采样电压MOO 为 IV。
[0062]结合图2和图3所示，擦除、编程或读取操作时，第二采样电压MOO为IV，第二NMOS管丽2导通，与非门电路45的第三输入端输入“0”，与非门电路45的输出信号HVDOWNb为“ I ”，第二 D触发器46的输出信号RMPDN为“0”，第一触发器43被复位，第一触发器43输出的第二控制信号RMPDN2为“0”，与门电路44输出的第一控制信号RMPDNl为“O”。
[0063]当擦除、编程或读取操作的结束信号A变为由“ I”变为“O”时，第二 D触发器46的输出信号RMPDN由“O”变为“1”，与门电路44输出的第一控制信号RMPDNl由“O”变为“ I ”，而第二控制信号RMPDN2保持不变。此时，第一放电单元2开始对全局字线GWL进行放电，全局字线GWL的电压逐渐降低，第一采样电压NOO也相应降低。
[0064]当全局字线GWL的电压降低到第一阈值VTl时，第一采样电压NOO降低到一定值，使得第一 NMOS管丽I截止，而第一 PMOS管导通，第一触发器43的时钟端CLK由“ I”变为“O”，所以第二控制信号RMPDN2由“O”变为“ I”，而第一控制信号RMPDNl由“ I”变为“O”。此时，第一放电单元2停止对全局字线GWL进行放电，第二放电单元3开始对信号线CSL进行放电，第二采样电压MOO逐渐降低。
[0065]当信号线CSL的电压降低到第二阈值VT2时，第二采样电压MOO降低到一定值，使得第二 NMOS管丽2截止，而第二 PMOS管MP2导通，与非门电路45的第三输入端由“O”变为“1”，与非门电路45的输出信号HVDOWNb为“O”变为“1”，第二 D触发器的输出信号RMPDN由“I”变为“0”，第一触发器43被复位，第二控制信号RMPDN2由“I”变为“O”。
[0066]所述与门电路44包括:与非门441和第三反相器442。
[0067]所述与非门441的第一输入端为所述与门电路44的第一输入端，所述与非门441的第二输入端为所述与门电路44的第二输入端，所述与非门441的输出端连接所述第三反相器442的输入端，所述第三反相器442的输出端为所述与门电路44的输出端。
[0068]如图4所示，本实施例所述的存储器系统还可以包括:第三放电单元5。
[0069]所述第三放电单元5适于在所述第二脉冲结束后对所述全局字线GWL进行放电。所述第三放电单元5的放电速度大于所述第一放电单元2的放电速度。
[0070]本实施例所述的存储器系统还可以包括:第四放电单元6。
[0071]所述第四放电单元6适于在所述第二脉冲结束后对所述信号线CSL进行放电。所述第四放电单元6的放电速度大于所述第二放电单元3的放电速度。
[0072]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种存储器系统，其特征在于，包括:存储单元、局部字线、全局字线、信号线、控制NMOS管、第一放电单元、第二放电单元和控制单元； 所述存储单元适于在擦除、编程或读取操作中使用所述局部字线上的电压； 所述控制NMOS管的源极连接所述局部字线，漏极连接所述全局字线，栅极连接所述信号线； 所述控制单元适于在接收到所述擦除、编程或读取操作的结束信号后，输出第一控制信号和第二控制信号，所述第一控制信号具有第一脉冲，所述第二控制信号具有第二脉冲，所述第一脉冲和第二脉冲非交叠且所述第二脉冲迟于所述第一脉冲； 所述第一放电单元适于接收所述第一控制信号，在所述第一脉冲期间对所述全局字线进行放电； 所述第二放电单元适于接收所述第二控制信号，在所述第二脉冲期间对所述信号线进行放电。
2.如权利要求1所述的存储器系统，其特征在于，所述第一脉冲和第二脉冲均为正相脉冲，所述第一脉冲的下降沿与所述第二脉冲的上升沿对应。
3.如权利要求1所述的存储器系统，其特征在于，所述控制单元包括: 第一米样单兀，适于米样所述全局字线以输出第一米样电压； 第二采样单元，适于采样所述信号线以输出第二采样电压； 信号产生单元，适于在接收到所述擦除、编程或读取操作的结束信号后，根据所述第一米样电压大于或等于第一阈值产生所述第一脉冲，根据所述第一米样电压小于第一阈值且所述第二采样电压大于第二阈值产生所述第二脉冲。
4.如权利要求3所述的存储器系统，其特征在于，所述信号产生单元包括:第一PMOS管、第一 NMOS管、第二 PMOS管、第二 NMOS管、第一反相器、第二反相器、第一 D触发器电路、与门电路、与非门电路和第二 D触发器电路； 所述第一 PMOS管的源极连接电源电压，所述第一 PMOS管的漏极连接所述第一 NMOS管的漏极和第一反相器的输入端，所述第一 PMOS管的栅极连接所述第一 NMOS管的栅极并适于输入所述第一采样电压，所述第一 NMOS管的源极接地； 所述第一 D触发器的时钟端连接所述第一反相器的输出端，所述第一 D触发器的输入端连接所述电源电压，所述第一 D触发器的复位端连接所述与门电路的第二输入端、所述与非门的第二输入端和所述第二 D触发器的输出端，所述第一 D触发器的输出端连接所述第二反相器的输入端和所述与非门电路的第一输入端并适于输出所述第二控制信号； 所述第二反相器的输出端连接所述与门电路的第一输入端； 所述与门电路的输出端适于输出所述第一控制信号； 所述第二 PMOS管的源极连接所述电源电压，所述第二 PMOS管的漏极连接所述第二NMOS管的漏极和所述与非门电路的第三输入端，所述第二 PMOS管的栅极连接所述第二NMOS管的栅极并适于输入所述第二采样电压，所述第二 NMOS管的源极接地； 所述与非门电路的输出端连接所述第二 D触发器的复位端； 所述第二 D触发器的输入端连接所述电源电压，所述第二 D触发器的时钟端适于接收所述擦除、编程或读取操作的结束信号。
5.如权利要求4所述的存储器系统，其特征在于，所述电源电压为1V-3V。
6.如权利要求4所述的存储器系统，其特征在于，所述与门电路包括:与非门和第三反相器； 所述与非门的第一输入端为所述与门电路的第一输入端，所述与非门的第二输入端为所述与门电路的第二输入端，所述与非门的输出端连接所述第三反相器的输入端，所述第三反相器的输出端为所述与门电路的输出端。
7.如权利要求1所述的存储器系统，其特征在于，还包括:第三放电单元； 所述第三放电单元适于在所述第二脉冲结束后对所述全局字线进行放电。
8.如权利要求7所述的存储器系统，其特征在于，所述第三放电单元的放电速度大于所述第一放电单元的放电速度。
9.如权利要求1所述的存储器系统，其特征在于，还包括:第四放电单元； 所述第四放电单元适于在所述第二脉冲结束后对所述信号线进行放电。
10.如权利要求9所述的存储器系统，其特征在于，所述第四放电单元的放电速度大于所述第二放电单元的放电速度。
【文档编号】G11C8/08GK104464789SQ201410857335
【公开日】2015年3月25日 申请日期:2014年12月30日 优先权日:2014年12月30日
【发明者】胡剑, 杨光军 申请人:上海华虹宏力半导体制造有限公司