一种移位寄存器、栅极驱动电路以及显示装置制造方法
【专利摘要】本实用新型涉及一种移位寄存器、栅极驱动电路以及显示装置，所述移位寄存器包括上拉模块、下拉模块和控制模块，所述上拉模块用于将本级移位寄存器的输出端输出的信号上拉，其包括上拉晶体管，所述上拉晶体管的栅极与所述控制模块连接，第一极与上拉信号输入端连接，第二极与所述输出端连接；所述控制模块用于控制所述上拉晶体管的通断；所述下拉模块用于将本级移位寄存器的输出端输出的信号下拉，其包括下拉晶体管，所述下拉晶体管的栅极、第一极与所述下拉信号输入端连接，第二极与所述输出端连接。上述移位寄存器减少了晶体管的数量，使其占用的空间，即边框宽度减小，从而有助于实现显示装置的窄边框。
【专利说明】一种移位寄存器、栅极驱动电路以及显示装置
【技术领域】
[0001]本实用新型涉及液晶显示【技术领域】，具体地，涉及一种移位寄存器、栅极驱动电路以及显示装置。
【背景技术】
[0002]有机发光二极管(Organic Light-Emitting D1de，以下简称为0LED)显示装置中，每个像素在薄膜晶体管的控制下独立地发光进行显示。在OLED显示装置的栅极驱动电路中，需要设置发光控制移位寄存器，所述发光控制移位寄存器通过在一个脉冲输出关闭信号，而在其余时段均输出开启信号，以实现在像素发光阶段控制像素发光处于常开状态。
[0003]图1为现有的发光控制移位寄存器的电路图。如图1所示，该发光控制移位寄存器包括上拉模块1、下拉模块2、一级控制模块3'和二级控制模块3"。其中，上拉模块I用于将本级移位寄存器的输出端4输出的信号上拉，其包括上拉晶体管10，所述上拉晶体管10的第一极与上拉信号输入端5连接，第二极与输出端4连接。下拉模块2用于将本级移位寄存器的输出端4输出的信号下拉，其包括下拉晶体管20，所述下拉晶体管20的第一极与所述下拉信号输入端6连接，第二极与输出端4连接。一级控制模块3'和二级控制模块3"用于控制所述上拉晶体管10和下拉晶体管20的通断；其中，一级控制模块3 '包括起始信号模块3c'、第一电容Cstl以及与第一电容Cstl并联的一级第一子模块3a'、一级第二子模块3b ' ;二级控制模块3"包括二级第一子模块3a"和二级第二子模块3b";—级第一子模块3a '、一级第二子模块3b '与上拉晶体管10的栅极连接，用于控制上拉晶体管10的通断，同时，一级第一子模块3a 1、一级第二子模块3b 1还与二级第一子模块3a"连接，用于控制二级第一子模块3a"中各晶体管的通断；二级第一子模块3a"与下拉晶体管20的栅极连接，用于控制下拉晶体管20开启，二级第二子模块3b"与下拉晶体管20的栅极连接，用于控制下拉晶体管20关闭。具体地，起始信号模块3c '包括信号控制晶体管30; —级第一子模块3a '包括第一晶体管31、第二晶体管32、第三晶体管33和第二电容Csi; —级第二子模块3b '包括第四晶体管34 ;二级第一子模块3a"包括第五晶体管35和第六晶体管36 ;二级第二子模块3b"包括第七晶体管37和第三电容Cs2;上述各晶体管的连接关系如图1所示。
[0004]下面以发光控制移位寄存器中各晶体管以及薄膜晶体管为P型为例，结合图2，说明发光控制移位寄存器的工作原理。具体地，在第一阶段a，自起始信号输入端8引入的起始信号位于低电平，自第一时钟信号输入端7引入的第一时钟信号位于低电平，自第二时钟信号输入端9引入的第二时钟信号位于高电平，使一级第二子模块3b '控制上拉晶体管10、二级第一子模块3a"中各晶体管关闭，二级第二子模块3b"控制下拉晶体管20开启，从而下拉模块2将发光控制移位寄存器输出的信号下拉，即输出端4输出开启信号。在第二阶段b，起始信号变为高电平，第一时钟信号变为高电平，第二时钟信号变为低电平，使一级第二子模块3b '控制上拉晶体管10、二级第一子模块3a"中各晶体管开启，进一步，二级第一子模块3a"控制下拉晶体管20关闭，从而上拉模块I将发光控制移位寄存器输出的信号上拉，即输出端4输出关闭信号。在第三阶段C，起始信号维持高电平，第一时钟信号变为低电平，第二时钟信号变为高电平，使一级第一子模块3a '控制上拉晶体管10、二级第一子模块3a"中各晶体管关闭，二级第二子模块3b"控制下拉晶体管20开启，从而下拉模块2将发光控制移位寄存器输出的信号下拉，即输出端4输出开启信号。在第四阶段d，起始信号维持高电平，第一时钟信号变为高电平，第二时钟信号变为低电平，使一级第一子模块3a '控制上拉晶体管10、二级第一子模块3a"中各晶体管关闭，二级第二子模块3b"控制下拉晶体管20开启，从而下拉模块2将发光控制移位寄存器输出的信号下拉，即输出端4输出开启信号。在之后的各阶段中，不断地重复上述第三阶段c和第四阶段d，使通过输出端4输出的信号均为开启信号。
[0005]在上述发光控制移位寄存器中，通过较多的晶体管(共计10个)使其仅在一个脉冲输出关闭信号，而在其他时段输出开启信号，这样就使得发光控制移位寄存器需要占用较大的空间，即边框宽度，从而不利于实现显示装置的窄边框。
实用新型内容
[0006]本实用新型旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存器、栅极驱动电路以及显示装置，所述移位寄存器可以减少其包括的晶体管的数量，使其占用的空间，即边框宽度减小，从而有助于实现显示装置的窄边框。
[0007]为实现本实用新型的目的而提供一种移位寄存器，包括上拉模块、下拉模块和控制模块，所述上拉模块用于将本级移位寄存器的输出端输出的信号上拉，其包括上拉晶体管，所述上拉晶体管的栅极与所述控制模块连接，第一极与上拉信号输入端连接，第二极与所述输出端连接；所述控制模块用于控制所述上拉晶体管的通断；所述下拉模块用于将本级移位寄存器的输出端输出的信号下拉，其包括下拉晶体管，所述下拉晶体管的栅极、第一极与所述下拉信号输入端连接，第二极与所述输出端连接。
[0008]其中，所述控制模块包括起始信号模块、第一电容以及与所述第一电容并联的第一控制模块、第二控制模块；所述起始信号模块用于向第一电容、第一控制模块、第二控制模块提供起始信号，所述第一电容的第一端与起始信号模块连接，第二端与所述上拉晶体管的栅极连接；所述第一控制模块用于根据所述起始信号以及第一时钟信号输入端输入的第一时钟信号控制所述上拉晶体管的通断；所述第二控制模块用于根据所述起始信号以及第二时钟信号输入端输入的第二时钟信号控制所述上拉晶体管的通断。
[0009]其中，所述起始信号模块包括信号控制晶体管，所述信号控制晶体管的栅极与所述第一时钟信号输入端连接，第一极与所述起始信号输入端连接，第二极与所述第一电容的第一端、第一控制模块和第二控制模块连接。
[0010]其中，所述第一控制模块包括第一晶体管、第二晶体管和第三晶体管；所述第一晶体管的栅极、第一极与所述第一时钟信号输入端连接，第二极与所述第二晶体管的第二极以及所述第三晶体管的栅极连接；所述第二晶体管的栅极与所述信号控制晶体管的第二极连接，第一极与所述上拉信号输入端连接，第二极还与所述第三晶体管的栅极连接；所述第三晶体管的栅极还与第二电容的一端连接，所述第二电容的另一端与上拉信号输入端连接，所述第三晶体管的第一极与所述上拉信号输入端连接，第二极与所述上拉晶体管的栅极、第一电容的第二端连接。
[0011]其中，所述第二控制模块包括第四晶体管，所述第四晶体管的栅极与所述信号控制晶体管的第二极、第一电容的第一端连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉晶体管的栅极、第一电容的第二端连接。
[0012]作为另一个技术方案，本实用新型还提供一种栅极驱动电路，包括多级移位寄存器，所述移位寄存器采用本实用新型提供的上述移位寄存器。
[0013]作为另一个技术方案，本实用新型还提供一种显示装置，包括栅极以及栅极驱动电路，所述栅极驱动电路采用本实用新型提供的上述栅极驱动电路。
[0014]本实用新型具有以下有益效果:
[0015]本实用新型提供的移位寄存器，其下拉晶体管的栅极与下拉信号输入端连接，也就是，下拉晶体管的开闭直接由下拉信号控制，从而无需单独设置额外的晶体管用于控制下拉晶体管的开启，以及无需单独设置额外的晶体管控制下拉晶体管的关闭，相比现有技术，本实用新型提供的移位寄存器减少了晶体管的数量，从而可以减小移位寄存器所需要占用的空间，有助于实现显示装置的窄边框。
[0016]本实用新型提供的栅极驱动电路，其采用本实用新型提供的上述移位寄存器，无需单独设置额外的晶体管用于控制下拉晶体管的开启，以及无需单独设置额外的晶体管控制下拉晶体管的关闭，相比现有技术，减少了晶体管的数量，从而可以减小移位寄存器以及栅极驱动电路所需要占用的空间，有助于实现显示装置的窄边框。
[0017]本实用新型提供的显示装置，其采用本实用新型提供的上述栅极驱动电路，可以减小栅极驱动电路所需要占用的空间，有助于实现显示装置的窄边框。
【专利附图】
【附图说明】
[0018]附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中:
[0019]图1为现有的发光控制移位寄存器的电路图；
[0020]图2为发光控制移位寄存器中各晶体管以及薄膜晶体管为P型时发光控制移位寄存器中各信号的时序图；
[0021]图3为本实用新型提供的移位寄存器的优选实施方式的电路图；
[0022]图4为移位寄存器中各晶体管以及薄膜晶体管为P型时移位寄存器中各信号的时序图。
[0023]其中，附图标记:
[0024]1:上拉模块；2:下拉模块；3:控制模块；3a:第一控制模块；3b:第二控制模块；3c:起始信号模块；3':—级控制模块；3":二级控制模块；3c':起始信号模块；3a':—级第一子模块；3b丨:一级第二子模块；3a":二级第一子模块；3b":二级第二子模块；4:输出端；5:上拉信号输入端；6:下拉信号输入端；7:第一时钟信号输入端；8:起始信号输入端；9:第二时钟信号输入端；10:上拉晶体管；20:下拉晶体管；30:信号控制晶体管；31:第一晶体管；32:第二晶体管；33:第三晶体管；34:第四晶体管；35:第五晶体管；36:第六晶体管；37:第七晶体管；CS(1:第一电容；(^1:第二电容；CS2:第三电容。
【具体实施方式】
[0025]以下结合附图对本实用新型的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本实用新型，并不用于限制本实用新型。
[0026]请参看图3，图3为本实用新型提供的移位寄存器的优选实施方式的电路图。在本实施方式中，移位寄存器包括上拉模块1、下拉模块2和控制模块3，其中，所述上拉模块I用于将本级移位寄存器的输出端4输出的信号上拉，其包括上拉晶体管10，所述上拉晶体管10的栅极与所述控制模块3连接，第一极与上拉信号输入端5连接，第二极与所述输出端4连接；所述控制模块3用于控制所述上拉晶体管10的通断；所述下拉模块2用于将本级移位寄存器的输出端4输出的信号下拉，其包括下拉晶体管20，所述下拉晶体管20的栅极、第一极与所述下拉信号输入端6连接，第二极与所述输出端4连接。在本实施方式中，第一极均为源极，第二极均为漏极，或者，第一极均为漏极，第二极均为源极。
[0027]在本实施方式中，下拉晶体管20的栅极与下拉信号输入端6连接，也就是，下拉晶体管20的开闭直接由下拉信号控制，从而无需单独设置额外的晶体管用于控制下拉晶体管20的开启，以及无需单独设置额外的晶体管控制下拉晶体管20的关闭，相比现有技术，本实施方式中的移位寄存器减少了晶体管的数量，从而可以减小移位寄存器所需要占用的空间，有助于实现显示装置的窄边框。
[0028]所述控制模块3包括起始信号模块3c、第一电容Cstl以及与所述第一电容Cstl并联的第一控制模块3a、第二控制模块3b ;所述起始信号模块3c用于向第一电容Cstl、第一控制模块3a、第二控制模块3b提供起始信号，所述第一电容Cstl的第一端与起始信号模块3c连接，第二端与所述上拉晶体管10的栅极连接；所述第一控制模块3a用于根据所述起始信号以及第一时钟信号输入端7输入的第一时钟信号控制所述上拉晶体管10的通断；所述第二控制模块3b用于根据所述起始信号以及第二时钟信号输入端9输入的第二时钟信号控制所述上拉晶体管10的通断。
[0029]起始信号模块3c包括信号控制晶体管30，所述信号控制晶体管30的栅极与所述第一时钟信号输入端7连接，第一极与所述起始信号输入端8连接，第二极与所述第一电容Cstl的第一端、第一控制模块3a和第二控制模块3b连接。
[0030]所述第一控制模块3a包括第一晶体管31、第二晶体管32和第三晶体管33 ;所述第一晶体管31的栅极、第一极与所述第一时钟信号输入端7连接，第二极与所述第二晶体管32的第二极以及所述第三晶体管33的栅极连接；所述第二晶体管32的栅极与所述信号控制晶体管30的第二极连接，第一极与所述上拉信号输入端5连接，第二极还与所述第三晶体管33的栅极连接；所述第三晶体管33的栅极还与第二电容Csi的一端连接，所述第二电容Csi的另一端与上拉信号输入端5连接，所述第三晶体管33的第一极与所述上拉信号输入端5连接，第二极与所述上拉晶体管10的栅极、第一电容Cstl的第二端连接。
[0031]第二控制模块3b包括第四晶体管34，所述第四晶体管34的栅极与所述信号控制晶体管30的第二极、第一电容Cstl的第一端连接，第一极与所述第二时钟信号输入端9连接，第二极与所述上拉晶体管10的栅极、第一电容Cstl的第二端连接。
[0032]下面以移位寄存器中各晶体管以及薄膜晶体管为P型为例，结合图4，说明移位寄存器的工作原理。具体地，如图3和图4所示，在第一阶段a，自起始信号输入端8引入的起始信号位于低电平，自第一时钟信号输入端7引入的第一时钟信号位于低电平，自第二时钟信号输入端9引入的第二时钟信号位于高电平，在此情况下，信号控制晶体管30、第一晶体管31开启；起始信号对第一电容Cstl充电，并输入到第二晶体管32、第四晶体管34的栅极，使第二晶体管32、第四晶体管34开启；第二晶体管32的开启，使上拉信号经第二晶体管32的第一极、第二极输入到第三晶体管33的栅极，使第三晶体管33关闭；第四晶体管34的开启，使第二时钟信号输入到上拉晶体管10的栅极，使上拉晶体管10关闭；下拉信号输入到下拉晶体管20的栅极，使下拉晶体管20开启，从而，下拉模块2将移位寄存器输出的信号下拉，即输出端4输出开启信号。
[0033]在第二阶段b，起始信号变为高电平，第一时钟信号变为高电平，第二时钟信号变为低电平，在此情况下，信号控制晶体管30、第一晶体管31关闭，而第一电容Cstl将其保持的第一阶段a的起始信号输入到第二晶体管32和第四晶体管34的栅极，使第二晶体管32和第四晶体管34开启；第二晶体管32的开启，使上拉信号经第二晶体管32的第一极、第二极输入到第三晶体管33的栅极以及第二电容Csi的第一端，从而使第三晶体管33关闭，以及对第二电容Csi充电；第四晶体管34开启，使第二时钟信号经第四晶体管34的第一极、第二极输入到上拉晶体管10的栅极，使上拉晶体管10开启；在该过程中，下拉信号输入到下拉晶体管20的栅极，使下拉晶体管20仍然开启，但由于上拉晶体管10已经开启，上拉信号的电压高于下拉信号的电压，最终，上拉模块I将移位寄存器输出的信号上拉，即输出端4输出关闭信号。
[0034]在第三阶段C，起始信号维持高电平，第一时钟信号变为低电平，第二时钟信号变为高电平，在此情况下，信号控制晶体管30、第一晶体管31开启，起始信号对第一电容Cstl充电，并输入到第二晶体管32、第四晶体管34的栅极，使第二晶体管32、第四晶体管34关闭；第一晶体管31的开启，使第一时钟信号经第一晶体管31的第一极、第二极输入到第三晶体管33的栅极，使第三晶体管33开启；第三晶体管33的开启，使上拉信号经第三晶体管33的第一极、第二极输入到上拉晶体管10的栅极，使上拉晶体管10关闭；同时，上拉信号还对第二电容Csi充电；下拉信号输入到下拉晶体管20的栅极，使下拉晶体管20开启，从而，下拉模块2将移位寄存器输出的信号下拉，即输出端4输出开启信号。
[0035]在第四阶段d，起始信号维持高电平，第一时钟信号变为高电平，第二时钟信号变为低电平，在此情况下，信号控制晶体管30、第一晶体管31关闭，而第一电容Cstl将其保持的第一阶段a的起始信号输入到第二晶体管32和第四晶体管34的栅极，使第二晶体管32和第四晶体管34关闭；第二电容Csi将其保持的第三阶段c的上拉信号输入到第三晶体管33的栅极，使第三晶体管33开启；与上述第三阶段c类似，上拉信号经第三晶体管33的第一极、第二极输入到上拉晶体管10的栅极，使上拉晶体管10关闭；下拉信号输入到下拉晶体管20的栅极，使下拉晶体管20开启，从而，下拉模块2将移位寄存器输出的信号下拉，即输出端4输出开启信号。在之后的各阶段中，不断地重复上述第三阶段c和第四阶段d，使通过输出端4输出的信号均为开启信号。
[0036]上述以移位寄存器中各晶体管以及薄膜晶体管为P型为例说明了移位寄存器的工作原理，但移位寄存器中各晶体管以及薄膜晶体管并不限于P型，例如，移位寄存器中各晶体管以及薄膜晶体管还可以为N型，在此情况下，通过控制起始信号、第一时钟信号和第二时钟信号的时序，使上拉晶体管10仅在一个脉冲关闭，而在其余的时段保持开启，从而使移位寄存器仅在一个脉冲输出关闭信号，而在其余时段内输出开启信号。
[0037]综上所述，本实用新型提供的移位寄存器，其下拉晶体管20的栅极与下拉信号输入端6连接，也就是，下拉晶体管20的开闭直接由下拉信号控制，从而无需单独设置额外的晶体管用于控制下拉晶体管20的开启，以及无需单独设置额外的晶体管控制下拉晶体管20的关闭，相比现有技术，本实用新型提供的移位寄存器减少了晶体管的数量，从而可以减小移位寄存器所需要占用的空间，有助于实现显示装置的窄边框。
[0038]作为另一个技术方案，本实用新型还提供一种栅极驱动电路，包括多级移位寄存器，所述移位寄存器本实用新型提供的上述移位寄存器。
[0039]本实用新型提供的栅极驱动电路，其采用本实用新型提供的上述移位寄存器，无需单独设置额外的晶体管用于控制下拉晶体管的开启，以及无需单独设置额外的晶体管控制下拉晶体管的关闭，相比现有技术，减少了晶体管的数量，从而可以减小移位寄存器以及栅极驱动电路所需要占用的空间，有助于实现显示装置的窄边框。
[0040]作为另一个技术方案，本实用新型还提供一种显示装置，包括栅极以及栅极驱动电路，所述栅极驱动电路采用本实用新型提供的上述栅极驱动电路。
[0041]具体地，所述显示装置为OLED显示装置。
[0042]本实用新型提供的显示装置，其采用本实用新型提供的上述栅极驱动电路，可以减小栅极驱动电路所需要占用的空间，有助于实现显示装置的窄边框。
[0043]可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
【权利要求】
1.一种移位寄存器，包括上拉模块、下拉模块和控制模块，其特征在于，所述上拉模块用于将本级移位寄存器的输出端输出的信号上拉，其包括上拉晶体管，所述上拉晶体管的栅极与所述控制模块连接，第一极与上拉信号输入端连接，第二极与所述输出端连接； 所述控制模块用于控制所述上拉晶体管的通断； 所述下拉模块用于将本级移位寄存器的输出端输出的信号下拉，其包括下拉晶体管，所述下拉晶体管的栅极、第一极与下拉信号输入端连接，第二极与所述输出端连接。
2.根据权利要求1所述的移位寄存器，其特征在于，所述控制模块包括起始信号模块、第一电容以及与所述第一电容并联的第一控制模块、第二控制模块； 所述起始信号模块用于向第一电容、第一控制模块、第二控制模块提供起始信号； 所述第一电容的第一端与起始信号模块连接，第二端与所述上拉晶体管的栅极连接； 所述第一控制模块用于根据所述起始信号以及第一时钟信号输入端输入的第一时钟信号控制所述上拉晶体管的通断； 所述第二控制模块用于根据所述起始信号以及第二时钟信号输入端输入的第二时钟信号控制所述上拉晶体管的通断。
3.根据权利要求2所述的移位寄存器，其特征在于，所述起始信号模块包括信号控制晶体管，所述信号控制晶体管的栅极与所述第一时钟信号输入端连接，第一极与所述起始信号输入端连接，第二极与所述第一电容的第一端、第一控制模块和第二控制模块连接。
4.根据权利要求3所述的移位寄存器，其特征在于，所述第一控制模块包括第一晶体管、第二晶体管和第三晶体管； 所述第一晶体管的栅极、第一极与所述第一时钟信号输入端连接，第二极与所述第二晶体管的第二极以及所述第三晶体管的栅极连接； 所述第二晶体管的栅极与所述信号控制晶体管的第二极连接，第一极与所述上拉信号输入端连接，第二极与所述第三晶体管的栅极连接； 所述第三晶体管的栅极还与第二电容的一端连接，所述第二电容的另一端与上拉信号输入端连接，所述第三晶体管的第一极与所述上拉信号输入端连接，第二极与所述上拉晶体管的栅极、第一电容的第二端连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第二控制模块包括第四晶体管，所述第四晶体管的栅极与所述信号控制晶体管的第二极、第一电容的第一端连接，第一极与所述第二时钟信号输入端连接，第二极与所述上拉晶体管的栅极、第一电容的第二端连接。
6.一种栅极驱动电路，包括多级移位寄存器，其特征在于，所述移位寄存器采用权利要求I?5任意一项所述的移位寄存器。
7.—种显示装置，包括栅极以及栅极驱动电路，其特征在于，所述栅极驱动电路采用权利要求6所述的栅极驱动电路。
【文档编号】G11C19/28GK204178680SQ201420697282
【公开日】2015年2月25日 申请日期:2014年11月19日 优先权日:2014年11月19日
【发明者】马占洁 申请人:京东方科技集团股份有限公司