移位寄存器单元、移位寄存器、显示装置制造方法
【专利摘要】本实用新型提供一种移位寄存器单元、移位寄存器、显示装置，属于显示【技术领域】，其可解决现有的移位寄存器单元输出的信号不稳定的问题。本实用新型的移位寄存器单元，包括输入模块、上拉模块、输出控制模块和输出下拉模块；所述输入模块连接信号输入端、第一时钟信号输入端和低电平信号端；所述输出控制模块连接第二时钟信号输入端和高电平信号端；所述上拉模块连接高电平信号端；所述输出下拉模块连接第一时钟信号输入端、第二时钟信号输入端、高电平信号端和低电平信号端。
【专利说明】移位寄存器单元、移位寄存器、显示装置
【技术领域】
[0001]本实用新型属于显示【技术领域】，具体涉及一种移位寄存器单元及、移位寄存器、显示装置。
【背景技术】
[0002]目前，主动矩阵有机发光二极管(Active Matrix/Organic Light EmittingD1de ；AM0LED)发展迅速，同时阵列基板上的驱动电路(Gate driver On Array,GOA)技术也随之有了很大的进步。
[0003]由于AMOLED自主发光的原因，所以要需要两种G0A，一种是控制与每一行像素连接的栅线打开或者关闭的GOA电路，简称Gate GOA,另一种是控制每一行像素发光的发光控制GOA电路，简称Emiss1n GOA电路。Emiss1n GOA电路是AMOLED显示产品中不可或缺的电路，当某行像素被打开时，配合Emiss1n GOA电路输出低电平控制该行的像素发光，而发明人发现现有Emiss1n GOA电路的输出不能提供稳定的低电平，从而使像素发光不稳定，而且由于时钟信号的影响使输出低电平出现抖动的现象，导致显示品质下降。
实用新型内容
[0004]本实用新型所要解决的技术问题包括，针对现有的移位寄存器存在的上述的问题，提供一种可以输出稳定信号的移位寄存器单元、移位寄存器、显示装置。
[0005]解决本实用新型技术问题所采用的技术方案是一种移位寄存器单元，包括输入模块、上拉模块、输出控制模块和输出下拉模块；
[0006]所述输入模块连接信号输入端、第一时钟信号输入端和低电平信号端，用于在第一时钟信号输入端输入的信号控制下将信号输入端输入的信号提供给第一节点，并根据第一时钟信号输入端输入的信号和低电平信号端输入的低电平信号控制第二节点的电位；
[0007]所述输出控制模块连接第二时钟信号输入端和高电平信号端，用于在第一节点、第二节点、第二时钟信号输入端输入的信号和高电平信号端输入的高电平信号的控制下，控制第三节点的电位；
[0008]所述上拉模块连接高电平信号端，用于在第三节点电位的控制下将信号输出端的电平上拉为高电平；
[0009]所述输出下拉模块连接第一时钟信号输入端、第二时钟信号输入端、高电平信号端和低电平信号端，用于在第三节点电位、第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号、高电平信号端输入的高电平、低电平信号端输入的低电平信号控制下下拉信号输出端的电位。
[0010]优选的是，所述输入模块包括第一输入单元和第二输入单元，所述第一输入单元连接信号输入端和第一时钟信号输入端，用于在第一时钟信号输入端输入的信号控制下控制第一节点的电位；
[0011]所述第二输入单元连接第一节点、第一时钟信号输入端和低电平信号端，用于在第一节点和第一时钟信号输入端输入的信号控制下控制第二节点的电位。
[0012]进一步优选的是，所述第一输入单元包括第一晶体管，所述第二输入单元包括第二晶体管和第三晶体管；其中，
[0013]所述第一晶体管的第一极连接信号输入端，第二极连接第二晶体管的控制极和第一节点，控制极连接第一时钟信号输入端；
[0014]所述第二晶体管的第一极连接第一时钟信号输入端，第二极连接第三晶体管的第二极和第二节点；
[0015]所述第三晶体管的第一极连接低电平信号端，控制极连接第一时钟信号输入端。
[0016]优选的是，所述输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，所述第一输出控制单元连接在第一节点与第二节点之间，用于在第二节点和第二时钟信号输入端输入的时钟信号控制下上拉第一节点的电位；
[0017]所述第二输出控制单元用于根据第一节点的电位和第二时钟信号输入端输入的信号控制下控制第三节点的电位；
[0018]所述第三输出控制单元用于在第二节点的电位控制下，将高电平信号端输入的高电平信号输出到第三节点。
[0019]进一步优选的是，所述第一输出控制单元包括:第六晶体管和第七晶体管，所述第二输出控制单元包括:第五晶体管和第一电容，所述第三输出控制单元包括:第四晶体管和第二电容；
[0020]所述第六晶体管的第一极连接高电平信号端，第二极连接第七晶体管的第一极，控制极连接第三晶体管的第二极和第二节点；
[0021]所述第七晶体管的第二极连接第一晶体管的第二极和第一节点，控制极连接第二时钟信号输入端；
[0022]所述第五晶体管的第一极连接第二时钟信号输入端，第二极连接第四节点，控制极连接第一晶体管的第二极；
[0023]所述第一电容的第一端连接第一晶体管的第二极和第七晶体管的第二极，第二端连接第四节点和第五晶体管的第二极；
[0024]所述第四晶体管的第一极连接高电平信号，第二极连接第五晶体管的第二极，控制极连接第三晶体管的第二极；
[0025]所述第二电容的第一端连接第二晶体管的第二极和第二节点，第二端连接第四晶体管的第一极和高电平信号。
[0026]优选的是，所述输出下拉模块包括第一输出下拉单元和第二输出下拉单元，
[0027]所述第一输出下拉单元连接第二时钟信号输入端，用于在第二时钟信号输入端输入的信号控制下下拉信号输出端的电位；
[0028]所述第二输出下拉单元用于在第三节点的电位、第一时钟信号输入端输入的信号的控制下，将信号输出端的电位下拉到低电平信号端的电位。
[0029]进一步优选的是，所述第一输出下拉单元包括:第三电容和第四电容，所述第二输出下拉单元包括:第八晶体管、第九晶体管和第十一晶体管；其中，
[0030]所述第八晶体管的第一极连接高电平信号端，第二极连接第九晶体管的第一极和第四节点，控制极连接第三节点；
[0031]所述第九晶体管的第二极连接低电平信号端，控制极连接第一时钟信号输入端；
[0032]所述第十一晶体管的第一极连接信号输出端，第二极连接低电平信号端，控制极连接第四节点；
[0033]所述第三电容的第一端连接第二时钟信号输入端，第二端连接第四节点；
[0034]所述第四电容的第一端连接第三节点，第二端连接信号输出端。
[0035]优选的是，所述上拉模块包括第十晶体管，
[0036]所述第十晶体管的第一极连接高电平信号端，第二极连接信号输出端，控制极连接第三节点。
[0037]解决本实用新型技术问题所采用的技术方案是一种移位寄存器，其包括上述移位寄存器单元。
[0038]解决本实用新型技术问题所采用的技术方案是一种显示装置，其包括上述移位寄存器。
【专利附图】
【附图说明】
[0039]图1为本实用新型的实施例1的移位寄存器单元的示意图；
[0040]图2为本实用新型的实施例1的移位寄存器单元的优选方式的示意图；
[0041]图3为本实用新型的实施例1的移位寄存器单元的原理图；
[0042]图4为本实用新型的实施例1的移位寄存器单元工作的时序图；
[0043]图5为本实用新型的实施例1的移位寄存器的示意图。
【具体实施方式】
[0044]为使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图和【具体实施方式】对本实用新型作进一步详细描述。
[0045]本实用新型实施例中的所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极时没有区别的。在本实用新型实施例中，为区分晶体管的源极和漏极，将其中一极称为第一极，另一极称为第二极，栅极称为控制极。此外按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例中是以P型晶体管进行说明的，当采用P型晶体管时，第一极为P型晶体管的源极，第二极为P型晶体管的漏极。可以想到的是采用N型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本实用新型实施例的保护范围内的。
[0046]实施例1:
[0047]本实施例提供一种移位寄存器单元，如图1所示，其包括:输入模块1、输出控制模块2、上拉模块3和输出下拉模块4 ;
[0048]所述输入模块I连接信号输入端INPUT、第一时钟信号输入端CK和低电平信号端VL，用于在第一时钟信号输入端CK输入的时钟信号控制下将信号输入端INPUT输入的信号提供给第一节点NI，并根据第一时钟信号输入端CK输入的信号和低电平信号端VL输入的低电平信号控制第二节点N2的电位；
[0049]所述输出控制模块2连接第二时钟信号输入端CKB和高电平信号端VH，用于在第一节点N1、第二节点N2、第二时钟信号输入端CKB输入的信号和高电平信号端VH输入的高电平信号的控制下，控制第三节点N3的电位；
[0050]所述上拉模块3连接高电平信号端VH，用于在第三节点N3电位的控制下将信号输出端OUTPUT的电平上拉为高电平；
[0051 ] 所述输出下拉模块4连接第一时钟信号输入端CK、第二时钟信号输入端CKB、高电平信号端VH和低电平信号端VL，用于在第三节点N3电位、第一时钟信号输入端CK输入的信号、第二时钟信号输入端CKB输入的信号、高电平信号端VH输入的高电平、低电平信号端VL输入的低电平信号控制下下拉信号输出端OUTPUT的电位。
[0052]在本实施例中，输出下拉模块4与输入模块1、上拉模块3、输出控制模块2相配合，从而使得该移位寄存器单元的信号输出端OUTPUT输出稳定的低电平信号，从而提高了显示品质；特别是本实施例中的下拉模块4其在工作过程中不受时钟信号的影响，从而同样保证了信号输出端OUTPUT输出稳定的低电平信号(具体的结合下述的移位寄存器的驱动方法进行描述)。
[0053]如图2所示，优选地，所述输入模块I包括第一输入单元11和第二输入单元12，所述第一输入单元11连接信号输入端INPUT和第一时钟信号输入端CK，用于在第一时钟信号输入端CK输入的信号控制下控制第一节点NI的电位；所述第二输入单元12连接第一节点N1、第一时钟信号输入端CK和低电平信号端VL，用于在第一节点NI和第一时钟信号输入端CK输入的时钟信号控制下控制第二节点N2的电位。
[0054]所述输出控制模块2包括第一输出控制单元21、第二输出控制单元22和第三输出控制单元23，所述第一输出控制单元21连接在第一节点NI与第二节点N2之间，用于在第二节点N2和第二时钟信号输入端CKB输入的时钟信号控制下上拉第一节点NI的电位；所述第二输出控制单元22用于根据第一节点NI的电位和第二时钟信号输入端CKB输入的信号控制下控制第三节点N3的电位；所述第三输出控制单元23用于在第二节点N2的电位控制下，将高电平信号端VH输入的高电平输出到第三节点N3。
[0055]所述输出下拉模块4包括第一输出下拉单元41和第二输出下拉单元42，所述第一输出下拉单元41和第二输出下拉单元42通过第四节点N4连接，所述第一输出下拉单元41连接第二时钟信号输入端CKB，用于在第二时钟信号输入端CKB输入的信号控制下下拉信号输出端OUTPUT的电位；所述第二输出下拉单元42用于在第三节点N3的电位、第一时钟信号输入端CK输入的时钟信号的控制下，将信号输出端OUTPUT的电位下拉到低电平信号端VL的电位。
[0056]综上，本实施例的移位寄存器单元的结构简单，易于实现。
[0057]相应的，本实施例提供一种上述移位寄存器单元的驱动方法，其包括:
[0058]在第一时段，信号输入端INPUT输入低电平信号，第一时钟信号输入端CK输入低电平信号，第二时钟信号输入端CKB输入高电平信号，输入模块I将第一节点NI和第二节点N2的电位下拉为低电平，输出控制模块2控制第三节点N3的电位被上拉为高电平，输出下拉模块4将第四节点N4下拉为低电平，信号输出端OUTPUT输出低电平信号。
[0059]在第二时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端CK输入高电平信号，第二时钟信号输入端CKB输入低电平信号，在输出控制模块2的控制下第一节点NI的电位保持为低电平，输入模块I将第二节点N2的电位上拉为高电平，第三节点N3的电位下拉为低电平，上拉模块3输出高电平信号给信号输出端OUTPUT，输出下拉模块4保持信号输出端OUTPUT的电位为高电平。
[0060]在第三时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端CK输入低电平信号，第二时钟信号输入端CKB输入高电平信号，输入模块I将第一节点NI的电位上拉为高电平，第二节点N2的电位下拉为低电平，在输出控制模块2的控制下第三节点N3的电位上拉为高电平，在输出下拉模块4的控制下第四节点N4电位变为高电平，但因为第四节点N4有放电，信号输出端OUTPUT 口输出的电位较t2时段降低。
[0061]在第四时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端CK输入高电平信号，第二时钟信号输入端CKB输入低电平信号，输出控制模块2将第一节点NI电位保持为高电平，第二节点N2的电位保持为低电平，在第二节点N2的电位的控制下，第三节点N3输出高电平，输出下拉模块4将第四节点N4的电位下拉为低电平，信号输出端OUTPUT输出低电平信号。
[0062]在第五时段，信号输入端输入高电平信号，第一时钟信号输入端CK输入低电平信号，第二时钟信号输入端CKB输入高电平信号，输入模块I将第一节点NI的电位保持为高电平，第二节点N2的电位保持低电平，在第二节点N2的电位的控制下，第三节点N3保持高电平，输出下拉模块4将第四节点N4的电位保持低电平，信号输出端OUTPUT输出低电平信号，
[0063]第六阶段与第四阶段工作过程相同，信号输出端OUTPUT保持输出低电平信号，直到下一帧信号输入端输入低电平信号，以为寄存器单元重新开始工作。
[0064]在该移位寄存器单元的驱动方法中，输出下拉模块4与输入模块1、上拉模块3、输出控制模块2相配合，从而使得该移位寄存器单元的信号输出端OUTPUT输出稳定的低电平信号，从而提高了显示品质；特别是本实施例中的输出下拉模块4其在工作过程中不受时钟信号的影响，从而同样保证了信号输出端OUTPUT输出稳定的低电平信号。
[0065]当上述移位寄存器单元中的输入模块I包括第一输入单元11和第二输入单元12 ;输出控制模块2包括第一输出控制单元21、第二输出控制单元22和第三输出控制单元23 ；输出下拉模块4包括第一输出下拉单元41和第二输出下拉单元42 ;该移位寄存器单元的驱动方法具体还可以包括:
[0066]在第一时段，信号输入端INPUT输入低电平信号，第一时钟信号输入端INPUTCK输入低电平信号，第二时钟信号输入端INPUTCKB输入高电平信号，第一输入单元11将第一节点NI的电位下拉为低电平，第二输入单元12将第二节点N2下拉为低电平，第二输出控制单元和第三输出控制单元将第三节点N3的电位上拉为高电平，第二输出下拉单元将第四节点N4下拉为低电平，信号输出端OUTPUT输出低电平信号。
[0067]在第二时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端INPUTCK输入高电平信号，第二时钟信号输入端INPUTCKB输入低电平信号，在第一输出控制单元21的控制下第一节点NI的电位保持为低电平，第二输入单元12将第二节点N2的电位上拉为高电平，第二输出控制单元22将第三节点N3的电位上拉为高电平，上拉模块3输出高电平信号给信号输出端OUTPUT，第一输出下拉单元41保持信号输出端OUTPUT的电位为高电平。
[0068]在第三时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端INPUTCK输入低电平信号，第二时钟信号输入端INPUTCKB输入高电平信号，第一输入单元11将第一节点NI的电位上拉为高电平，第二输入单元12将第二节点N2的电位下拉为低电平，在第三输出控制单元23的控制下将第三节点N3的电位保持高电平，在第一输出下拉单元41的控制下第四节点N4电位变为高电平，信号输出端OUTPUT 口输出的电位较第二时段降低。
[0069]在第四时段，信号输入端INPUT输出高电平信号，第一时钟信号输入端INPUTCK输入高电平信号，第二时钟信号输入端INPUTCKB输入低电平信号，第三输出控制单元将第二节点N2电位保持低电平，通过第一输出控制单元21将第一节点NI电位上拉为高电平，在第二节点N2的电位的控制下，第三节点N3保持高电平，第一输出下拉单元41将第四节点N4的电位保持低电平，信号输出端OUTPUT输出低电平信号。
[0070]在第五时段，信号输入端INPUT输入高电平信号，第一时钟信号输入端INPUTCK输入低电平信号，第二时钟信号输入端INPUTCKB输入高电平信号，第一输入单元11将第一节点NI的电位保持为高电平，第二输入单元12将第二节点N2的电位保持低电平，在第二节点N2的电位的控制下，第三节点N3保持高电平，第二输出下拉单元42将第四节点N4的电位保持低电平，信号输出端OUTPUT输出低电平信号。
[0071]第六阶段与第四阶段工作过程相同，信号输出端OUTPUT保持输出低电平信号，直到下一帧信号输入端INPUT输入低电平信号，以为寄存器单元重新开始工作。
[0072]由此可知，上述的移位寄存器单元的驱动方法，时序简单，且易于控制，因此更容易实现。
[0073]优选地，所述输入模块包括第一输入单元11和第二输入单元12 ;所述输出控制模块包括第一输出控制单元21、第二输出控制单元22和第三输出控制单元23 ;所述输出下拉模块包括第一输出下拉单元31和第二输出下拉单元32 ;所述驱动方法包括:
[0074]在第一时段，信号输入端输入低电平信号，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位下拉为低电平，第二输入单元将第二节点下拉为低电平，第二输出控制单元和第三输出控制单元将第三节点的电位上拉为高电平，第二输出下拉单元将第四节点下拉为低电平，信号输出端输出低电平信号；
[0075]在第二时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，在第一输出控制单元的控制下第一节点的电位保持为低电平，第二输入单元将第二节点的电位上拉为高电平，第二输出控制单元将第三节点的电位上拉为高电平，上拉模块输出高电平信号给信号输出端，第一输出下拉单元保持信号输出端的电位为高电平；
[0076]在第三时段，信号输入端输出高电平信号，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位上拉为高电平，第二输入单元将第二节点的电位下拉为低电平，在第三输出控制单元的控制下将第三节点的电位上拉为高电平，在第一输出下拉单元的控制下第四节点电位上拉为高电平，由于第四节点放电，信号输出端口输出的电位较第二时段降低；
[0077]在第四时段，信号输入端输出高电平信号，第一时钟信号输入端输入高电平信号，第二时钟信号输入端输入低电平信号，第三输出控制单元将第二节点电位保持低电平，通过第一输出控制单元将第一节点电位上拉为高电平，在第二节点的电位的控制下，第三节点输出高电平，第一输出下拉单元将第四节点的电位下拉为低电平，信号输出端输出低电平信号；
[0078]在第五时段，信号输入端输入高电平信号，第一时钟信号输入端输入低电平信号，第二时钟信号输入端输入高电平信号，第一输入单元将第一节点的电位保持为高电平，第二输入单元将第二节点的电位保持低电平，在第二节点的电位的控制下，第三节点输出高电平，第二输出下拉单元将第四节点的电位保持为低电平，信号输出端输出低电平信号。
[0079]如图3所示，作为本实施例的一种优选方式，所述第一输入单元11包括第一晶体管Tl，所述第二输入单元12包括第二晶体管T2和第三晶体管T3 ;其中，所述第一晶体管Tl的第一极连接信号输入端INPUT，第二极连接第二晶体管T2的控制极和第一节点NI，控制极连接第一时钟信号输入端CK ;所述第二晶体管T2的第一极连接第一时钟信号输入端CK，第二极连接第三晶体管T3的第二极和第二节点N2 ;所述第三晶体管T3的第一极连接低电平信号端VL，控制极连接第一时钟信号输入端CK。所述第一输出控制单元21包括:第六晶体管T6和第七晶体管T7，所述第二输出控制单元22包括:第五晶体管T5和第一电容Cl，所述第三输出控制单元23包括:第四晶体管T4和第二电容C2 ;所述第六晶体管T6的第一极连接高电平信号端VH，第二极连接第七晶体管T7的第一极，控制极连接第三晶体管T3的第二极和第二节点N2 ;所述第七晶体管T7的第二极连接第一晶体管Tl的第二极和第一节点NI，控制极连接第二时钟信号输入端CKB ;所述第五晶体管T5的第一极连接第二时钟信号输入端CKB，第二极连接第四节点N4，控制极连接第一晶体管Tl的第二极；所述第一电容Cl的第一端连接第一晶体管Tl的第二极和第七晶体管T7的第二极，第二端连接第四节点N4和第五晶体管T5的第二极；所述第四晶体管T4的第一极连接高电平信号端VH，第二极连接第五晶体管T5的第二极，控制极连接第三晶体管T3的第二极；所述第二电容C2的第一端连接第二晶体管T2的第二极和第二节点N2，第二端连接第四晶体管T4的第一极和高电平信号端VH。所述第一输出下拉单元41包括:第三电容C3和第四电容C4，所述第二输出下拉单元42包括:第八晶体管T8、第九晶体管T9和第十一晶体管Tll ;其中，所述第八晶体管T8的第一极连接高电平信号端VH，第二极连接第九晶体管T9的第一极和第四节点N4，控制极连接第三节点N3 ;所述第九晶体管T9的第二极连接低电平信号端VL，控制极连接第一时钟信号输入端CK ;所述第十一晶体管Tll的第一极连接信号输出端，第二极连接低电平信号端VL，控制极连接第四节点N4 ;所述第三电容C3的第一端连接第二时钟信号输入端CKB，第二端连接第四节点N4 ;所述第四电容C4的第一端连接第三节点N3，第二端连接信号输出端。所述上拉模块3包括第十晶体管T10，所述第十晶体管TlO的第一极连接高电平信号端VH，第二极连接信号输出端，控制极连接第三节点N3。
[0080]结合图3和4说明本实施例的具体移位寄存器单元的驱动方法:
[0081]在tl时段，信号输入端INPUT输出低电平信号，第二时钟信号输入端CKB输入的信号为高电平信号，第一时钟信号输入端CK输入的信号为低电平信号，从而第一晶体管Tl导通，信号输入端INPUT输入的信号为低电平信号，所以连接第一晶体管Tl的第二极和第五晶体管T5的控制极的第一节点NI为低电平，使得第二晶体管T2和第五晶体管T5导通，此时由于第二时钟信号输入端CKB输入的信号为高电平信号，因此连接第四晶体管T4的第二极和第五晶体管T5的第二极的第三节点N3为高电平，由于第一时钟信号输入端CK输入的信号为低电平信号，因此第三晶体管T3同时导通，连接第三晶体管T3的第二极、第四晶体管T4的控制极和第二电容C2第一端的第二节点N2为低电平，因此第六晶体管T6导通；由于第二时钟信号输入端CKB输入的信号为高电平信号，故第七晶体管T7关闭，由于第二节点N2为低电平，使得第四晶体管T4导通，同样第三节点N3为高电平，由于第三节点N3为高电平，故使得第八晶体管T8和第十晶体管TlO关闭；由于第一时钟信号输入端CK，T9导通，所以连接第八晶体管T8的第二极、第九晶体管T9的第二极、第十一晶体管Tll的控制极、第三电容C3的第二端和第四晶体管T4的第一端的第四节点N4为低电平，故第十一晶体管Tll导通，由于第十一晶体管Tll的第一极接低电平信号，故信号输出端OUTPUT输出为低电平。
[0082]在t2时段，信号输入端INPUT输出高电平信号，第二时钟信号输入端CKB输入的信号为低电平信号，第一时钟信号输入端CK输入的信号为高电平信号，此时，第一晶体管Tl和第三晶体管T3关闭，由于第一电容Cl的保持作用，此时第一节点NI仍然为低电平，第二时钟信号输入端CKB输入的信号为低电平信号，由于第一电容Cl的親合作用，此时第一节点NI的电位更低，把第三节点N3的电压拉低，同时使得第二晶体管T2导通，第一时钟信号输入端CK输入的信号为高电平信号，此时把第二节点N2的电压拉高，使得第四晶体管T4关闭，第三节点N3保持第二时钟信号输入端CKB输入的低电平，此时使得第八晶体管T8和第十晶体管TlO导通，第四节点N4由于第三电容C3的耦合效应被瞬间拉低，但是由于第八晶体管T8导通，所以第四节点N4被瞬间拉低后立即变成高电位，故第十一晶体管Tll关闭，第十晶体管TlO导通，所以信号输出端OUTPIT输出为高电平。
[0083]在t3时段，信号输入端INPUT输出高电平信号，第二时钟信号输入端CKB输入的信号为高电平信号，第一时钟信号输入端CK输入的信号为低电平信号，从而第一晶体管Tl导通，信号输入端INPUT输入的信号为高电平信号，所以第一节点NI为高电平，使得第二晶体管T2和第五晶体管T5关闭，第二时钟信号输入端CKB输入的信号为高电平信号，因此第三节点N3为高电平，第一时钟信号输入端CK输入的信号为低电平信号，使节点N2为低电平，从而第四晶体管T4导通，也使第三节点N3为高电平，由于第三节点N3为高电平，使得第八晶体管T8和第十晶体管TlO关闭，由于第三电容C3的耦合效应和第四电容C4的保持作用，第四节点N4瞬时变高，随后保持高电位，使得第i^一晶体管Tl I关闭，输出保持高电平，但是由于第一时钟信号输入端CK输入的信号为低电平信号，第九晶体管T9导通，由于第三电容C3和第四电容C4的作用，所以第四节点N4进行放电，导致虽然输出是高电平，但是电压有所降低。
[0084]在t4时段，信号输入端INPUT输出高电平信号，第二时钟信号输入端CKB输入的信号为低电平信号，第一时钟信号输入端CK输入的信号为高电平信号，此时，第一晶体管Tl和第三晶体管T3关闭，此时第一节点NI为高电平，第二晶体管T2和第五晶体管T5关闭；由于第二电容C2的保持作用，第二节点N2为低电平，第六晶体管T6导通，第二时钟信号输入端CKB输入的信号为低电平信号，第七晶体管T7导通，从而保持第一节点NI高电平，进而保证第三节点N3不受第二时钟信号输入端CKB输入的信号的影响，稳定为高电平，同时由于节点N2为低电平，使得第四晶体管T4导通，节点第三节点N3电位仍为高电平，第八晶体管T8和第十晶体管TlO关闭；由于第一时钟信号输入端CK输入的信号为高电平信号，第九晶体管T9关闭，第二时钟信号输入端CKB输入的信号为低电平信号，由于第三电容C3的耦合效应，第四节点N4的电位被拉为低电平，在第一时钟信号输入端CK输入的信号为高电平信号时，利用接第二时钟信号输入端CKB输入的信号的第三电容C3降低第四节点N4的电位，使信号输出端OUTPUT的输出平稳，不受第一时钟信号输入端CK输入的信号的影响，使第i^一晶体管Tii导通，信号输出端output的输出稳定的低电平。
[0085]在t5时段，信号输入端INPUT输出高电平信号，第二时钟信号输入端CKB输入的信号为高电平信号，第一时钟信号输入端CK输入的信号为低电平信号，从而第一晶体管Tl导通，信号输入端INPUT输入的信号为高电平信号，所以第一节点NI为高电平，使得第二晶体管T2和第五晶体管T5关闭，第三晶体管T3导通，使得第二节点N2为低电平，从而使得第四晶体管T4导通，第三节点N3高电平，进而使得第八晶体管T8和第十晶体管TlO关闭，由于上一时刻第三节点N3为低电平保持在第四电容C4中，此刻由于第三电容C3的耦合效应，使得第四节点N4被瞬时拉高，但是由于第九晶体管T9导通，第四节点N4被置为低电平，故第i^一晶体管Tll导通，信号输出端OUTPUT的输出为低电平。
[0086]可以看出的是，从t4时段，无论第二时钟信号输入端CKB输入的信号为为低电平还是高电平，由于第三电容C3和第四电容C4的使用，信号输出端OUTPUT的输出不受时钟信号的影响，输出稳定的低电平。
[0087]从t6时段开始重复t4，t5时段的过程，不在赘述。
[0088]需要说明的是，在本实施例中第四电容C4为优选地，也可以没有第四电容C4，其不影响整个工作状态，在此不详细描述了。
[0089]相应的，本实施例提供了一种移位寄存器，其包括多个级联的上述的移位寄存器单元，其中每一级移位寄存器单元的信号输出端OUTPUT输出的信号作为其下一级的信号输入端INPUT的输入信号，第一极的移位寄存器单元的信号输入端INPUT接帧选通信号STV0
[0090]如图5所示，具体的每个移位寄存器单元中第一时钟信号输入端CK、第二时钟信号输入端CKB、高电平信号端VH、低电平信号端VL分别连接与各信号端对应的信号线，用于引入相应的信号。每个移位寄存器中信号输入端INPUT所输入的信号分别为Ei〈l>、Ei<2>……Ei〈N+l> (其中Ei〈l>为STV信号)，信号输出端OUTPUT作为其下一级移位寄存器单元的输入，例如说，第一个移位寄存器单元的信号输出端OUTPUT输出的信号也就是第二个移位寄存器单元输入的信号输入端INPUT所输入的信号Ei〈2>。同时信号输出端
OUTPUT的输出端连接与其对应的像素单元中，即图中所述的Eo〈l>、Eo〈2>.......Eo〈N>，
以使像素单元中的发光器件发光。
[0091]相应的，本实施例还提供一种显示装置，其包括上述移位寄存器，该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0092]由于本实施例的显示装置包括上述移位寄存器故其性能更好。
[0093]当然，本实施例的显示装置中还可以包括其他常规结构，如显示驱动单元等。
[0094]可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。
【权利要求】
1.一种移位寄存器单元，其特征在于，包括:输入模块、上拉模块、输出控制模块和输出下拉模块； 所述输入模块连接信号输入端、第一时钟信号输入端和低电平信号端，用于在第一时钟信号输入端输入的信号控制下将信号输入端输入的信号提供给第一节点，并根据第一时钟信号输入端输入的信号和低电平信号端输入的低电平信号控制第二节点的电位； 所述输出控制模块连接第二时钟信号输入端和高电平信号端，用于在第一节点、第二节点、第二时钟信号输入端输入的信号和高电平信号端输入的高电平信号的控制下，控制第三节点的电位； 所述上拉模块连接高电平信号端，用于在第三节点电位的控制下将信号输出端的电平上拉为高电平； 所述输出下拉模块连接第一时钟信号输入端、第二时钟信号输入端、高电平信号端和低电平信号端，用于在第三节点电位、第一时钟信号输入端输入的信号、第二时钟信号输入端输入的信号、高电平信号端输入的高电平、低电平信号端输入的低电平信号控制下下拉信号输出端的电位。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第一输入单元和第二输入单元，所述第一输入单元连接信号输入端和第一时钟信号输入端，用于在第一时钟信号输入端输入的信号控制下控制第一节点的电位； 所述第二输入单元连接第一节点、第一时钟信号输入端和低电平信号端，用于在第一节点和第一时钟信号输入端输入的信号控制下控制第二节点的电位。
3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一输入单元包括第一晶体管，所述第二输入单元包括第二晶体管和第三晶体管；其中， 所述第一晶体管的第一极连接信号输入端，第二极连接第二晶体管的控制极和第一节点，控制极连接第一时钟信号输入端； 所述第二晶体管的第一极连接第一时钟信号输入端，第二极连接第三晶体管的第二极和第二节点； 所述第三晶体管的第一极连接低电平信号端，控制极连接第一时钟信号输入端。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制模块包括第一输出控制单元、第二输出控制单元和第三输出控制单元，所述第一输出控制单元连接在第一节点与第二节点之间，用于在第二节点和第二时钟信号输入端输入的时钟信号控制下上拉第一节点的电位； 所述第二输出控制单元用于根据第一节点的电位和第二时钟信号输入端输入的信号控制下控制第三节点的电位； 所述第三输出控制单元用于在第二节点的电位控制下，将高电平信号端输入的高电平信号输出到第三节点。
5.根据权利要求4所述的移位寄存器单元，其特征在于，所述第一输出控制单元包括:第六晶体管和第七晶体管，所述第二输出控制单元包括:第五晶体管和第一电容，所述第三输出控制单元包括:第四晶体管和第二电容； 所述第六晶体管的第一极连接高电平信号端，第二极连接第七晶体管的第一极，控制极连接第三晶体管的第二极和第二节点； 所述第七晶体管的第二极连接第一晶体管的第二极和第一节点，控制极连接第二时钟信号输入端； 所述第五晶体管的第一极连接第二时钟信号输入端，第二极连接第四节点，控制极连接第一晶体管的第二极； 所述第一电容的第一端连接第一晶体管的第二极和第七晶体管的第二极，第二端连接第四节点和第五晶体管的第二极； 所述第四晶体管的第一极连接高电平信号端，第二极连接第五晶体管的第二极，控制极连接第三晶体管的第二极； 所述第二电容的第一端连接第二晶体管的第二极和第二节点，第二端连接第四晶体管的第一极和高电平信号端。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出下拉模块包括第一输出下拉单元和第二输出下拉单元，所述第一输出下拉单元和第二输出下拉单元通过第四节点连接； 所述第一输出下拉单元连接第二时钟信号输入端，用于在第二时钟信号输入端输入的信号控制下下拉信号输出端的电位； 所述第二输出下拉单元用于在第三节点的电位、第一时钟信号输入端输入的信号的控制下，将信号输出端的电位下拉到低电平信号端的电位。
7.根据权利要求6所述的移位寄存器单元，其特征在于，所述第一输出下拉单元包括:第三电容和第四电容，所述第二输出下拉单元包括:第八晶体管、第九晶体管和第十一晶体管；其中， 所述第八晶体管的第一极连接高电平信号端，第二极连接第九晶体管的第一极和第四节点，控制极连接第三节点； 所述第九晶体管的第二极连接低电平信号端，控制极连接第一时钟信号输入端； 所述第十一晶体管的第一极连接信号输出端，第二极连接低电平信号端，控制极连接第四节点； 所述第三电容的第一端连接第二时钟信号输入端，第二端连接第四节点； 所述第四电容的第一端连接第三节点，第二端连接信号输出端。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第十晶体管， 所述第十晶体管的第一极连接高电平信号端，第二极连接信号输出端，控制极连接第三节点。
9.一种移位寄存器，其特征在于，包括多个级联的如权利要求1至8中任意一项所述的移位寄存器单元。
10.一种显示装置，其特征在于，包括权利要求9所述的移位寄存器。
【文档编号】G11B19/28GK204178681SQ201420703192
【公开日】2015年2月25日 申请日期:2014年11月20日 优先权日:2014年11月20日
【发明者】嵇凤丽, 玄明花, 金泰逵 申请人:京东方科技集团股份有限公司, 鄂尔多斯市源盛光电有限责任公司