SRAM单元的制作方法

本发明涉及半导体技术领域，尤其涉及一种SRAM单元。

背景技术：

静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

一个静态随机存储器包括多个静态随机存储器单元(以下简称SRAM单元)，该多个SRAM单元按照阵列排列。参照图1，图1为现有技术的包含六个晶体管(6-T)的SRAM单元的布图结构示意图，所述SRAM单元包括：

第一传输NMOS晶体管PG1和第一下拉NMOS晶体管PD1，PG1具有第一源极1和第一栅极2，PD1具有第二源极3，PG1和PD1共第一漏极4；

第一上拉PMOS晶体管PU1，具有第三源极5和第二漏极6，PU1和PD1共第二栅极7；

第二传输NMOS晶体管PG2和第二下拉NMOS晶体管PD2，PG2具有第四源极8和第三栅极9，PD2具有第五源极10，PG2和PD2共第三漏极11；

第二上拉PMS晶体管PU2，具有第六源极12和第四漏极13，PU2和PD2共第四栅极14；

零层互连线层15，位于所有晶体管上方，将第一漏极4、第四栅极14和第二漏极6电连接以形成第一存储节点，和将第三漏极11、第二栅极7和第四漏极13电连接以形成第二存储节点。

结合参照图2，SRAM单元还包括：位于零层互连线层15上方的第一互连线层16，包括字线WL，将第一栅极2和第三栅极9电连接，其中零层互连线层15被层间介质层(图中未标号)所阻挡，因此不可见；

位于第一互连线层16上方的第二互连线层17，包括第一位线BL、第二位 线BLB、电源接线Vdd和接地线Vss，其中第一、二位线互为互补位线，第一位线BL与第一源极1电连接，第二位线BLB与第四源极8电连接，电源接线Vdd将第三源极5和第六源极12电连接，接地线Vss为2条，分别与第二源极3和第五源极10电连接。其中，在图2中，字线WL位于下层，因此用虚线表示，虚线框18表示导电插塞，第二互连线层17通过导电插塞与下方器件电连接。

参照图2，第一、二互连线层上的信号从SRAM单元外围的控制电路引入，对应字线WL、2条位线、电源接线Vdd和接地线Vss，需要四组不同的控制电路来分别控制互连线上的信号输入/输出。在外围控制电路配置方面，字线WL的控制电路从第一互连线层16引入，相比之下，2条位线、电源接线Vdd和接地线Vss的三组控制电路则从第二互连线层17引入。这样，第二互连线层17的有限尺寸却要安排三组控制电路接入，第二互连线层17相比于第一互连线层16需要承担较大的引线任务，负载较大，影响其中的信号传递效率，降低使用寿命。

技术实现要素：

本发明解决的问题是，现有SRAM单元中，位线、电源接线和接地线所在互连线层，相比字线所在互连线层，需要安排三组不同的控制电路接入，承担较大引线任务，负载较大，影响其中的信号传递效率，降低使用寿命。

为解决上述问题，本发明提供一种SRAM单元，该SRAM单元包括：

第一传输晶体管和第一下拉晶体管，所述第一传输晶体管具有第一源极和第一栅极，所述第一下拉晶体管具有第二源极；

第二传输晶体管和第二下拉晶体管，所述第二传输晶体管具有第三源极和第二栅极，所述第二下拉晶体管具有第四源极；

第一上拉晶体管和第二上拉晶体管，所述第一上拉晶体管具有第五源极，所述第二上拉晶体管具有第六源极；

位于所有晶体管上方的第一互连线层、和位于所述第一互连线层上方的第二互连线层；

在第一、二互连线层中，其中一个互连线层包括字线、电源接线，另一 个互连线层包括第一位线、第二位线和接地线；或者，其中一个互连线层包括字线和接地线，另一个互连线层包括第一位线、第二位线和电源接线；

所述字线与所述第一栅极和第二栅极电连接，第一、二位线互为互补位线，所述第一位线和所述第一源极电连接，所述第二位线和所述第三源极电连接；

所述电源接线与所述第五源极和第六源极电连接，所述接地线与所述第二源极和第四源极电连接。

可选地，所述字线垂直于第一、二位线。

可选地，所述第一上拉晶体管为第一上拉PMOS晶体管，所述第二上拉晶体管为第二上拉PMOS晶体管；

所述第一下拉晶体管为第一下拉NMOS晶体管，所述第二下拉晶体管为第二下拉NMOS晶体管。

可选地，所述第一上拉PMOS晶体管和第二上拉PMOS晶体管的结构相同。

可选地，所述第一下拉NMOS晶体管和第二下拉NMOS晶体管的结构相同。

可选地，所述第一传输晶体管和第二传输晶体管均为NMOS晶体管或PMOS晶体管。

可选地，所述第一传输晶体管和第二传输晶体管的结构相同。

可选地，所述第一传输晶体管和第一下拉晶体管共第一漏极；

所述第二传输晶体管和第二下拉晶体管共第二漏极；

所述第一上拉晶体管还具有第三漏极，并与所述第一下拉晶体管共第三栅极；

所述第二上拉晶体管还具有第四漏极，并与所述第二下拉晶体管共第四栅极；

所述SRAM单元还包括：位于所有晶体管和所述第一互连线层之间的零 层互连线层；

所述零层互连线层包括：第一互连线和第二互连线，所述第一互连线与所述第一漏极、第三漏极和第四栅极电连接，所述第二互连线与所述第二漏极、第四漏极和第三栅极电连接。

与现有技术相比，本发明的技术方案具有以下优点：

第一，在第一、二互连线层中，其中一个互连线层包括字线、电源接线，另一个互连线层包括第一位线、第二位线和接地线；或者，其中一个互连线层包括字线和接地线，另一个互连线层包括第一位线、第二位线和电源接线。这样，每个互连线层对应需要安排2组外围控制电路接入。

因此，对于第一互连线层和第二互连线层，两个互连线层所安排的外围控制电路数量相同，所承受的引线任务基本均衡，避免某一个互连线层承受较多引线任务，两个互连线层的负载均衡，解决了某个互连线层负载过大的问题，平衡两个互连线层中信号传递效率，提升SRAM单元中信号传递的稳定性。

第二，当第一、二位线位于字线下方时，字线相比于第一、二位线为强信号线，第一位线和第二位线为弱信号线。SRAM单元的外围控制电路的互连线层架设在SRAM单元上方，设计第一、二位线位于字线下方，第一、二位线比字线远离外围控制电路，第一、二位线中的若电信号不易受到外围控制电路的干扰，而且字线为强信号线，也不易受到外围控制电路的干扰。这样，整个SRAM单元的工作稳定性高。

附图说明

图1是现有技术的SRAM单元的布图结构示意图；

图2是图1所示SRAM单元中，所有晶体管上方的第一互连线层和第二互连线层的布线结构示意图，其中第二互连线层位于第一互连线层上方；

图3是本发明第一实施例的SRAM单元的布图结构示意图，其中还示出了零层互连线层的布线结构示意图；

图4是对应图3所示SRAM单元，所有晶体管和零层互连线层上方的第 一互连线层和第二互连线层的布线结构示意图；

图5是本发明第二实施例的SRAM单元中，第一互连线层和第二互连线层的布线结构示意图，第二互连线层位于第一互连线层上方；

图6是本发明第三实施例的SRAM单元中，第一互连线层和第二互连线层的布线结构示意图，第二互连线层位于第一互连线层上方；

图7是本发明第四实施例的SRAM单元中，第一互连线层和第二互连线层的布线结构示意图，第二互连线层位于第一互连线层上方。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图3，本示例的SRAM单元包括：

第一传输晶体管PG1和第一下拉晶体管PD1，第一传输晶体管PG1具有第一源极21和第一栅极31，第一下拉晶体管PD1具有第二源极22，第一传输晶体管PG1和第一下拉晶体管PD1共第一漏极41；

第二传输晶体管PG2和第二下拉晶体管PD2，第二传输晶体管PG2具有第三源极23和第二栅极32，第二下拉晶体管PD2具有第四源极24，第二传输晶体管PG2和第二下拉晶体管PD2共第二漏极42；

第一上拉晶体管PU1，具有第五源极25和第三漏极43，第一上拉晶体管PU1和第一下拉晶体管PD1共第三栅极33；

第二上拉晶体管PU2，具有第六源极26和第四漏极44，第二上拉晶体管PU2和第二下拉晶体管PD2共第四栅极34；

位于所有晶体管上方的零层互连线层50(图3中的虚线框区域)，包括第一互连线51和第二互连线52，第一互连线51与第一漏极41、第三漏极43和第四栅极34电连接以形成第一存储节点，第二互连线52与第二漏极42、第四漏极44和第三栅极33电连接以形成第二存储节点，第一、二存储节点形成互补对(complementary Pair)。这样，第一上拉晶体管PU1和第一下拉晶体管PD1构成第一反相器，第二上拉晶体管PU2和第二下拉晶体管PD2构成 第二反相器，第一、二反相器通过零层互连线层50交叉耦接而构成锁存电路，该锁存电路用于锁存数据逻辑值。

结合参照图4，SRAM单元还包括：

位于零层互连线层50上方的第一互连线层60(图4中的虚线框区域)，第一互连线层60包括字线WL、接地线Vss，字线WL与下方的第一栅极31和第二栅极32电连接，第一、二栅极均与字线WL电连接，接地线Vss为2条，分别与下方的第二源极22和第四源极24电连接；

位于第一互连线层60上方的第二互连线层70，第二互连线层70包括第一位线BL、第二位线BLB和电源接线Vdd，第一、二位线为两互补位线，第一位线BL与下方的第一源极21电连接，第二位线BLB与下方的第三源极23电连接，电源接线Vdd与第五源极25和第六源极26电连接，第五、六源极均与电源接线Vdd电连接。

与现有技术相比，第一互连线层60包括字线WL、接地线Vss，对应需要两组外围控制电路来分别控制字线WL、接地线Vss上的信号，因此第一互连线层60需要安排2组外围控制电路接入。相比之下，第二互连线层70包括2条位线、电源接线Vdd，对应需要两组外围控制电路来分别控制2条位线、电源接线Vdd上的信号，因此第二互连线层70需要安排2组外围控制电路接入。

因此，对于第一互连线层60和第二互连线层70，两个互连线层所安排的外围控制电路数量相同，所承受的引线任务基本均衡，避免某一个互连线层承受较多引线任务，两个互连线层的负载均衡，解决了某个互连线层负载过大的问题，平衡两个互连线层中信号传递效率，提升SRAM单元中信号传递的稳定性。

向SRAM单元中写入数据的方法为：

字线WL接系统高电压，第一传输晶体管PG1和第二传输晶体管PG2开启；

若写入“1”，第一位线BL接高电平，第二位线BLB接低电平，第一传输晶体管PG1导通和第二传输晶体管PG2导通，第一存储节点记录为“1”， 第二存储节点记录为“0”，数据“1”被写入；

若写入“0”时，第一位线BL接低电平，第二位线BLB接高电平。在数据被写入后，字线WL接低电压，第一传输晶体管PG1和第二传输晶体管PG2关闭，数据存储在锁存电路中。

从SRAM单元中读取数据的方法为：

在读取之前，第一位线BL和第二位线BLB均为高电平，字线WL接系统高电压，第一传输晶体管PG1和第二传输晶体管PG2开启；

当锁存电路中存储的数据为“1”，即第一存储节点为高电平，第二存储节点为低电平，第一上拉晶体管PU1和第一传输晶体管PG1导通，第一读取电流由第五源极25、第三漏极43、第一互连线51、第一漏极41、第一源极21，进入第一位线BL，第一存储节点的高电平传递给第一位线BL，读取第一位线BL为高电平；同时第二传输晶体管PG2和第二下拉晶体管PD2也导通，第二读取电流由第三源极23、第二漏极44、第四源极24，进入接地线Vss，第二存储节点的低电平传递给第二位线BLB，第二位线BLB的高电平被泻掉而变为低电平，读取第二位线BLB为低电平，完成数据“1”读取；

当锁存电路中的数据为“0”，即第一存储节点为低电平，第二存储节点为高电平，第一传输晶体管PG1和第一下拉晶体管PD1导通，第一读取电流由第一源极21、第一漏极41、第二源极22，进入接地线Vss，第一存储节点的低电平传递给第一位线BL，第一位线BL的高电平被泻掉而变为低电平，读取第一位线BL为低电平；同时，第二传输晶体管PG2和第二上拉晶体管PU2导通，第二读取电流由第六源极26、第四漏极44、第二互连线52、第二漏极42、第三源极23，进入第二位线BLB，第二存储节点的高电平传递给第二位线BLB，读取第二位线BLB为高电平，完成数据“0”的读取。

因此，本实施例对第一互连线层60和第二互连线层70的改进，不影响SRAM单元的正常工作。

零层互连线层50、第一互连线层60和第二互连线层70均形成于层间介质层100中，相互之间及三者与下方的晶体管通过以下方式电连接：

参照图3，零层互连线层50还包括：

第五互连线53，位于第一源极21上方且与第一源极21通过导电插塞(图中未示出)电连接；

第六互连线54，位于第二源极22上方且与第二源极22通过导电插塞(图中未示出)电连接；

第七互连线55，位于第三源极23上方且与第三源极23通过导电插塞(图中未示出)电连接；

第八互连线56，位于第四源极24上方且与第四源极24通过导电插塞(图中未示出)电连接；

第九互连线57，位于第五源极25上方且与第五源极25通过导电插塞(图中未示出)电连接；

第十互连线58，位于第六源极26上方且与第六源极26通过导电插塞(图中未示出)电连接；

第十一互连线59，位于第一栅极31上方且与第一栅极31通过导电插塞(图中未示出)电连接；

第十二互连线510，位于第二栅极32上方且与第二栅极32通过导电插塞(图中未示出)电连接；

在第五～第十二互连线中，在每个互连线上形成有1个零层导电插塞80，零层导电插塞80用于与下方的互连线电连接。

结合参照图4，第一互连线层60还包括：

第十三互连线62，位于第五互连线53上方且通过零层导电插塞80与第五互连线53电连接，进一步实现与第一源极21电连接；

第十四互连线63，位于第九互连线57上方且通过零层导电插塞80与第九互连线57电连接，进一步实现与第五源极25电连接；

第十五互连线64，位于第十互连线58上方且通过零层导电插塞80与第十互连线58电连接，进一步实现与第六源极26电连接；

第十六互连线65，位于第七互连线55上方且通过零层导电插塞80与第 七互连线55点连接，进一步实现与第三源极23电连接；

字线WL位于第十一互连线59和第十二互连线510上方，且其两端分别通过零层导电插塞80与第十一、十二互连线电连接，进一步实现与第一、二栅极电连接；

在2条接地线Vss中，其中一条接地线Vss位于第六互连线54上方，且通过零层导电插塞80与第六互连线54电连接，进一步实现与第二源极22电连接，另一条接地线Vss位于第八互连线56上方，且通过零层导电插塞80与第八互连线56电连接，进一步实现与第四源极24电连接。其中，在图4中，零层互连线层80被上方的第一互连线层60所遮挡而不可见。

在第十三～十六互连线中，在每个互连线上形成有1个第一层导电插塞81(图4中的阴影框)，第一层导电插塞81与下方的互连线电连接。

在第二互连线层70中，第一位线BL通过第一层导电插塞81与下方的第十三互连线62电连接，进一步实现与第一源极21电连接；

第二位线BLB通过第一导电插塞81第一层导电插塞81与下方的第十六互连线65电连接，进一步实现与第三源极23点连接；

电源接线Vdd的两端分别通过第一层导电插塞81与第十四、十五互连线电连接，进一步实现与第五、六源极电连接。

因此，本实施例第一互连线层60和第二互连线层70的布线方式不会影响到所有晶体管的布局和形成方法，所有晶体管的排布方式无需作出改进。

参照图4，第一位线BL、第二位线BLB相互平行，字线WL垂直于第一、二位线。在由若干SRAM单元组成的SRAM中，所有字线和位线为垂直交错以形成矩阵阵列。

在本实施例中，第一反相器中，第一上拉晶体管PU1为第一上拉PMOS晶体管，第一下拉晶体管PD1为第一下拉NMOS晶体管；在第二反相器中，第二上拉晶体管PU2为第二上拉PMOS晶体管，第二下拉晶体管PD2为第二下拉NMOS晶体管。进一步地，第一上拉PMOS晶体管和第二上拉PMOS晶体管的结构相同，则两者的电学性能匹配，可以提升SRAM单元的性能， 保持性能稳定。第一下拉NMOS晶体管和第二下拉NMOS晶体管的结构相同，则两者的电学性能匹配，可以提升SRAM单元的性能，保持性能稳定。

另外，第一传输晶体管PG1和第二传输晶体管PG2的结构相同。一方面，第一传输晶体管PG1和第二传输晶体管PG2的类型相同，均为NMOS晶体管或均为PMOS晶体管。当第一传输晶体管PG1和第二传输晶体管PG2均为NMOS晶体管，字线WL接系统高电压时，第一传输晶体管PG1和第二传输晶体管PG2同时开启。在本实施例中，第一传输晶体管PG1和第二传输晶体管PG2均为NMOS晶体管。这主要是因为NMOS晶体管的沟道区中的载流子主要为电子，相比于PMOS晶体管沟道区中的空穴载流子，电子的迁移率大于空穴的迁移率，进而NMOS晶体管的驱动电流大于PMOS晶体管的驱动电流。因而，第一传输晶体管PG1和第二传输晶体管PG2均为NMOS晶体管极大提高了通过第一位线和第二位线读写数据逻辑值的速率，提升SRAM单元的存储速率。

另一方面，第一传输晶体管PG1和第二传输晶体管PG2的结构相同，可以保证第一传输晶体管PG1和第二传输晶体管PG2的电学性能匹配，确保第一传输晶体管PG1和第二传输晶体管PG2的开启电压基本相同，提升存储器单元的稳定性。

第二实施例

参照图5，与第一实施例相比，第二实施例的不同之处在于：

第一互连线层60′包括字线WL和2条电源接线Vdd；

第二互连线层70′包括第一位线BL、第二位线BLB和2条接地线Vss。

相应地，第一互连线层60′还包括：位于每条接地线Vss下方的第一互连线61，接地线Vss通过第一层导电插塞81′与下方第一互连线61电连接。

在本实施例中，在第一互连线层60′中，需要通过两不同外围控制电路分别控制字线WL和电源接线Vdd上的信号，第一互连线层60′需要安排2组外围控制电路接入。相比之下，在第二互连线层70′中，需要通过两不同外围控制电路分别控制位线和接地线Vss上的信号，第二互连线层70′需要安排2组外围控制电路接入。因此，两个互连线层所安排的外围控制电路数量相同， 所承受的引线任务基本均衡。

参照图5，在包括若干SRAM单元的SRAM中，若干SRAM单元呈阵列排布，字线和位线相互垂直交错，因此，SRAM单元中，字线和位线的形状和布线方式不会作出改变，保持相互垂直交错状。在此基础上，可对接地线和电源接线的布局作出改进。

在第一实施例中，字线WL和电源接线Vdd处于两不同互连线层中，因此两者垂直交错。与第一实施例相比，参照图5，由于字线WL和电源接线Vdd位于同一互连线层中，由于字线WL的布局方式未作改进，因此相比于第一实施例，电源接线Vdd相当于被字线WL间隔为两部分，每一部分与下方对应的一个上拉晶体管的源极电连接。

除与第一实施例的不同之处外，第二实施例中SRAM单元的其他结构可参考第一实施例的相关内容。

第三实施例

参照图6，与第一、二实施例相比，第三实施例的不同之处在于：

第一互连线层600包括：第一位线BL、第二位线BLB和电源接线Vdd；

位于第一互连线层600上方的第二互连线层700包括：字线WL、2条接地线Vss。

与第一、二实施例相比，在本实施例中，第一位线BL、第二位线BLB位于零层互连线层(图中未示出)和第二互连线层700之间。字线WL相比于第一、二位线为强信号线，第一位线BL和第二位线BLB为弱信号线。SRAM单元的外围控制电路的互连线层架设在SRAM单元上方，当第一、二位线位于字线WL上方时，其中的信号会受到上方外围控制电路中信号的干扰，造成SRAM单元读/写操作不稳定。本实施例中，设计第一、二位线位于字线WL下方，第一、二位线比字线WL远离外围控制电路，第一、二位线中的信号不易受到外围控制电路的干扰，而且字线WL为强信号线，也不易受到外围控制电路的干扰。这样，整个SRAM单元的工作稳定性高。

除与第一、二实施例的不同之处外，第三实施例的SRAM单元的其他结 构可参考第一、二实施例的相关内容。

第四实施例

参照图7，与第三实施例相比，第四实施例的不同之处在于：

第一互连线层620包括：第一位线BL、第二位线BLB和接地线Vss；

第二互连线层720包括：字线WL和2条电源接线Vdd。与第三实施例相比，本实施例的2条电源接线Vdd被字线WL间隔为两部分。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。