可规划的非易失性内容可定址存储器及其操作方法与流程

本发明是有关可规划的非易失性内容可定址存储器(Configurable Non-Volatile Content Addressable Memory，CNVCAM)，特别地，本发明可规划的非易失性内容可定址存储器可被规划(configued)成储存非易失性内容数据及利用输入内容数据来搜寻。传统上，用户只能根据已知的储存地址利用地址码(address code)来存取储存在易失性及非易失性随机存储器的存储器数据。本发明可规划的非易失性内容可定址存储器装置阵列(array)可被规划而形成多个基本信息处理单位，其类似于生物神经系统(biological nervous system)中处理信息的基因规划神经元层(genetically configured neuron layer)；于生物神经系统中，从信息信号的传播域抽取出信息内容，而从该神经元层中产生感知信息且传导至下一个连接的神经元层，如同前馈(feed-forward)信号处理。

背景技术：

如图1所示的现代范纽曼型运算架构(von-Neumann computing architecture)里，中央处理单元(CPU)10通过地址指标(pointer)从主存储器11取得指令(instruction)及数据。CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit)12、输出输入装置(equipment)13及程序控制单元14。在运算过程(process)之前，CPU 10指向储存在主存储器11的起始指令与数据的地址码以便执行。之后，根据地址指标存取主存储器11的指令与数据，以CPU 10的算术与逻辑单元12的时脉步骤(clock steps)依序处理该些数字数据。完成一运算过程所消耗的功率(power)可利用数学式表示为P～fCV_DD²，其中f表示时脉频率、C表示电路总电容值(capacitance)以及V_DD表示数字电路的正供电电压。因此，跑一个运算过程程序所需的能量正比于完成所有指令的时脉步骤数目、存取主存储器11的次数以及充电/放电启动(active)电路的总电容值。要完成该运算过程的指令步骤越多与存储器数据存取次数越多，数字电路就必需消耗越多能量及时间。例如，在存储器中进行一个数字的内容搜寻运作需要在算术与逻辑单 元12及主存储器11之间有多次数据传输与比较步骤。如同在目前范纽曼型运算系统中执行程序软件伴随着多次存储器数据存取与比较步骤的一般实施，在一个大存储器数据库进行一个内容数据搜寻所消耗的能量及搜寻时间会变得非常没效率。

为改善搜寻运作效率，内容可定址存储器(CAM)已被应用在计算机系统的快速搜寻，例如：网际网络封包路由(packet routing)、或快取(cache)存储器中的触碰(tagging)运算指令及参数。就一典型CAM运作而言，是传播(broadcast)一数字内容进入具有预存的多个存储器内容的存储器单元。若该传播的数字内容匹配(match)存储器单元所储存的数字内容，就会产生一匹配信号，而整个搜寻运作就在一个时脉步骤之内完成。该匹配信号进一步应用于接通(switch on)下一阶段数据处理的数据通道路径(channel pathway)，或启始一指令以执行该运算系统的一组指令。

在传统CAM单元(cell)中，静态随机存取存储器(SRAM)主要被应用于存储器内容储存。图2A显示NOR型匹配线阵列中的传统10T(10个晶体管(transistor))、以SRAM为基础的CAM存储器单元。图2B显示NAND型匹配线阵列中的传统9T(9个晶体管)、以SRAM为基础的CAM存储器单元。当SRAM的交互耦合反向器(crossed inverter)储存一个数字位(bit)“0”时，连接位线(BL)的节点上具有电压Vss，且连接互补位线的互补节点上具有电压V_DD；当SRAM的交互耦合反向器储存一个数字位“1”时，连接位线(BL)的节点上具有电压V_DD，且连接互补位线的互补节点上具有电压Vss。若要搜寻一数字位“0”时，分别施加电压V_DD及Vss于搜寻线(SL)及互补搜寻线若要搜寻数字位“1”时，则分别施加电压Vss及V_DD于搜寻线(SL)及互补搜寻线在图2A的NOR型CAM阵列单元中，若一输入数字位匹配该内容存储器单元的存储位，亦即“1”匹配“1”及“0”匹配“0”，匹配位的晶体管M1及M3与晶体管M2及M4不能被同时导通(turn on)以将匹配线(ML)导通接地。至于一行(row)匹配的NOR型CAM单元相连接以形成单一匹配线(ML)，该匹配线的电压无法被拉低至接地电压，而该行的CAM单元中任一个不匹配位会导致连接该匹配线至接地电压。

在图2B的NAND型CAM阵列单元中，若一输入数字位匹配储存于该内容存储器单元的位，CAM单元中的晶体管M2或M3被导通以传递V_DD至晶体管M1的栅极(gate)。晶体管M1的栅极所具有的电压(V_DD–V_th)已足够将M1导通以将该匹配线的左侧与右侧连接起来，其中V_th是M2和M3的临界电压(threshold voltage)。通过导 通在NAND型匹配线CAM阵列的一行中多个匹配位的所有M1，该行中多个CAM单元间通过多个M1相连接的多条中断匹配线形成单一导通匹配线，而该行中任一个不匹配位会导致一电性中断匹配线(ML)。

在CPU执行存储器内容搜寻运作时，虽然以SRAM为基础的CAM单元在功率及速度方面很有效率，由于以SRAM为基础的CAM单元的大单元尺寸(cell size)(NOR型需10个晶体管及NAND型需9个晶体管)会占用集成电路(IC)的许多硅面积，SRAM为基础的CAM单元的成本限制了大存储器阵列的应用。由于CAM的高成本导致了只限于较小千位组(kilo-byte)范围对CPU L1及L2快取存储器的触发应用，因此，对于更高密度的CAM存储器应用方面，具有较少装置组件的较小CAM单位面积是相当有市场需求的。

在运算系统CAM应用的另一方面，可规划的非易失性CAM单元可提供存储器的可规划性及非易失性。换言之，CAM的可规划性及非易失性提供一演算法(algorithm)，以自我调适地规划从先前记录的历史(previous recorded history)所学习的运算路径，并储存非易失性的内容与路径数据，而无须功率需求(power requirement)以维持存储器数据。

技术实现要素：

本发明实施例的主要目的在于提供一种非易失性内容可定址存储器及其操作方法，以实现通过具有较少装置组件的较小CAM单位面积的CAM单元储存非易失性的内容与路径数据，并可无须功率需求以维持存储器数据。

为了实现上述目的，本发明实施例提供一种非易失性内容可定址存储器，所述非易失性内容可定址存储器包含：一个NOR型匹配线非易失性存储器阵列，包含有多个NVCAM单元，被配置为具有行与列的电路组态，各所述NVCAM单元包含一切换晶体管；多条水平延伸的匹配线，各所述匹配线连接至一对应行中多个NVCAM单元；以及多个位线对及多条共源极线，垂直地延伸，各所述位线对连接至一对应列中多个NVCAM单元，各所述共源极线连接至两对应相邻列中多个NVCAM单元；其中，位于同一行的所述多个NVCAM单元被分为多个单元配对，使得同一列的单元配对的切换晶体管的源极电极相连接以形成一对应的共源极线，而同一行的单元配对的切换晶体管的漏极电极相连接以形成一对应的匹配线。

本发明实施例还提供一种非易失性内容可定址存储器，所述非易失性内容可定址存储器包含：一个NAND型匹配线非易失性存储器阵列，包含有多个NVCAM单元，被配置为有行与列的多个NAND串列，各所述NVCAM单元包含一切换晶体管；多条匹配线，各所述匹配线由一对应NAND串列中的多个串联的切换晶体管所形成；多个位线对，各所述位线对连接至一对应列中的多个NVCAM单元；以及一条垂直延伸的共源极线，用以连接所述多条匹配线的同一侧端点至一预设电压端。

本发明实施例还提供一种非易失性内容可定址存储器的操作方法，所述非易失性内容可定址存储器包含一NOR型匹配线非易失性存储器阵列，所述NOR型匹配线非易失性存储器阵列包含有多个NVCAM单元，被配置为具有行与列的电路组态，各所述NVCAM单元包含一切换晶体管，所述操作方法包含以下步骤：耦接多条的匹配线至承载一第一电压的一第一电压端，各所述匹配线水平延伸且连接至一对应行中的多个NVCAM单元；于所述耦接多条的匹配线至承载一第一电压的一第一电压端的步骤之后，进行一搜寻运作，通过施加一输入数据串于多个位线对及将多条共源极线耦接至承载一第二电压的一第二电压端，各所述位线对垂直延伸且连接至一对应列中的多个NVCAM单元，各所述共源极线垂直延伸且连接至两对应相邻列中的多个NVCAM单元，其中，位于同一行的所述多个NVCAM单元被分为多个单元配对，使得同一列的单元配对的切换晶体管的源极电极相连接以形成一对应的共源极线，而同一行的单元配对的切换晶体管的漏极电极相连接以形成一对应的匹配线；以及若所述输入数据串不匹配一行中所述多个NVCAM单元所储存的数据串，导通至少一对应切换晶体管以改变一对应匹配线的电压等于所述第二电压，否则关闭所有对应切换晶体管以维持所述对应匹配线的电压为所述第一电压。

本发明实施例还提供一种非易失性内容可定址存储器的操作方法，其特征在于，所述非易失性内容可定址存储器包含一NAND型匹配线非易失性存储器阵列，所述NAND型匹配线非易失性存储器阵列包含有多个NVCAM单元，被配置为有行与列的多个NAND串列，各所述NVCAM单元包含一切换晶体管，所述操作方法包含以下步骤：耦接多条的匹配线至承载一第一电压的一第一电压端，各所述匹配线水平延伸且由一对应NAND串列中的多个串联的切换晶体管所形成；于耦接多条的匹配线至承载一第一电压的一第一电压端的步骤之后，进行一搜寻运作，通过施加一输入数据串于多个位线对及将一共源极线耦接至承载一第二电压的一第二电压端，各所述位 线对连接至一对应列中的多个NVCAM单元，所述共源极线垂直延伸以连接所述多条匹配线的同一侧端点至所述第二电压端；以及若所述输入数据串不匹配一NAND串列所储存的数据串，关闭所述NAND串列的至少一对应切换晶体管以维持所述对应匹配线的电压为所述第一电压，否则导通所述NAND串列的所有对应切换晶体管以改变所述对应匹配线的电压等于所述第二电压。

附图说明

为更好地理解本发明及其具体实施方式，下面将参考本发明实施例的附图，对本发明实施例中的技术方案进行清楚、完整地描述，其中：

图1显示一现有CPU的范纽曼型运算架构；

图2A显示现有NOR型匹配线的以SRAM为基础的CAM阵列单元；

图2B显示现有NAND型匹配线的以SRAM为基础的CAM阵列单元；

图3显示本发明一实施例的可规划的非易失性内容可定址存储器(CNVCAM)单元，包含一个互补的非易失性存储器装置对及一个N型MOSFET装置；

图4显示使用图3的CNVCAM单元的n-位x m-行的NMOSFET NOR型匹配线阵列；

图5显示NMOSFET NOR型非易失性三进制(ternary)CAM单元运作方案：规划非易失性数据的定义(顶行)、进行搜寻运作时输入数据1的定义(中间行)及输入数据0的定义(底行)；

图6显示使用图3的CNVCAM单元的n-位x m-行的NMOSFET NAND型匹配线阵列；

图7显示NMOSFET NAND型非易失性三进制CAM单元运作方案：规划非易失性数据的定义(顶行)、进行搜寻运作时输入数据1的定义(中间行)及输入数据0的定义(底行)；

图8显示本发明一实施例的可规划的非易失性内容可定址存储器(CNVCAM)单元，包含一个互补的非易失性存储器装置对及一个P型MOSFET装置；

图9显示使用第8图的CNVCAM单元的n-位x m-行的PMOSFET NOR型匹配线阵列；

图10显示PMOSFET NOR型非易失性三进制CAM单元运作方案：规划非易失 性数据的定义(顶行)、进行搜寻运作时输入数据1的定义(中间行)及输入数据0的定义(底行)；

图11显示使用图8的CNVCAM单元的n-位x m-行的PMOSFET NAND型匹配线阵列；

图12显示PMOSFET NAND型非易失性三进制CAM单元运作方案：规划非易失性数据的定义(顶行)、进行搜寻运作时输入数据1的定义(中间行)及输入数据0的定义(底行)；

图13显示本发明一实施例的使用一单元胞(unit cell)的NMOSFET NOR型匹配线CNVCAM阵列的示意图，该单元胞包含一个互补的浮栅(floating gate)非易失性存储器装置对及一个N型MOSFET装置；

图14显示本发明另一实施例的使用一单元胞的NMOSFET NAND型匹配线CNVCAM阵列的示意图，该单元胞包含一个互补的浮栅非易失性存储器装置对及一个N型MOSFET装置；

图15显示本发明另一实施例的使用一单元胞的PMOSFET NOR型匹配线CNVCAM阵列的示意图，该单元胞包含一个互补的浮栅非易失性存储器装置对及一个P型MOSFET装置；

图16显示本发明另一实施例的使用一单元胞的PMOSFET NAND型匹配线CNVCAM阵列的示意图，该单元胞包含一个互补的浮栅非易失性存储器装置对及一个P型MOSFET装置。

附图标记

10CPU

11主存储器

12算术与逻辑单元

13输出输入装置

14程序控制单元

40NMOSFET NOR型匹配线CAM阵列

60NMOSFET NAND型匹配线CAM阵列

90PMOSFET NOR型匹配线CAM阵列

110PMOSFET NAND型匹配线CAM阵列

130n-位x m-行的NMOSFET NOR型匹配线CAM阵列

140n-位x m-行的NMOSFET NAND型匹配线CAM阵列

150n-位x m-行的PMOSFET NOR型匹配线CAM阵列

160n-位x m-行的PMOSFET NAND型匹配线CAM阵列

131、141、154、164PMOSFET装置

151、161、134、144NMOSFET装置

132、142、152、162反向器

133、143、153、163数据暂存器

135、145、155、165节点

300、800可规划的非易失性CAM单元

310、320两个互补的非易失性存储器装置

330NMOSFET装置

311、321、811、821输入节点

315、815输出节点

331NMOSFET装置的栅极

332NMOSFET装置的源极电极

333NMOSFET装置的漏极电极

400、900单元配对

810、820两个互补的非易失性存储器装置

830PMOSFET装置

831PMOSFET装置的栅极

832PMOSFET装置的源极电极

833PMOSFET装置的漏极电极

具体实施方式

以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明请求项的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发 明精神的熟悉本领域者，可使用其他实施例，均应落入本发明权利要求的范围。

本发明利用一个互补的非易失性存储器装置对(pair)及一个金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect，MOSFET)来形成一基本CAM单元(cell)。一数字内容位可被规划于该互补非易失性存储器装置对中，通过将该互补非易失性存储器装置对的各非易失性存储器装置的两个装置端设定为“导通(conducting)状态”来将该两个装置端电性相连，以及通过将该互补非易失性存储器装置对的各非易失性存储器装置的两个装置端设定为“非导通状态”来将该两个装置端电性断开(disconnect)。该些非易失性CAM单元可被规划而分别形成一NOR型匹配线阵列(match line array)与一NAND型匹配线阵列。一串输入数字内容数据信号(如一个位组、一个字或一个句子)可同时被传播进入该可规划的非易失性CAM阵列以进行一数字内容匹配。之后，匹配信号被用以触发连续的数据处理、指令执行或二者都有。

请参考图3，可规划的非易失性CAM单元300包含两个互补的非易失性存储器(NVM)装置310、320及一个N型MOSFET(NMOSFET)装置330。每个互补的非易失性存储器装置的一端相连以形成该互补非易失性存储器装置对(pair)310、320的输出节点315，而该互补非易失性存储器装置对的其他两端分别形成两个输入节点311、321。输出节点315连接至具有源极电极(source electrode)332与漏极(drain)电极333的NMOSFET装置330的栅极电极331。如图4所示的NMOSFET NOR型匹配线CAM阵列(n-位x m-行)40，每一行(row)CAM单元300的多个NMOSFET装置330被连接成多个单元配对(cell pair)400的电路组态，使得各单元配对400具有一个共源极电极332以及两个漏极电极333，该两个漏极电极333连接至该行的多个单元配对400的匹配线。如图6所示的NMOSFET NAND型匹配线CAM阵列(n-位x m-行)60，每一行CAM单元300的多个NMOSFET装置330被串联而形成该行的匹配线。

该互补非易失性存储器装置对310、320可以被程序化，使其中之一处于“导通状态”，而另一个则处于“非导通状态”。例如，如图5的顶行所示是有关NMOSFET NOR型匹配线CAM阵列40，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对310、320分别程序化至“非导通状态”及“导通状态”；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对310、320分别程序化至“导通状态”及“非导通状态”；若要规划(或储存)一随意位(don’t care bit)，则将该两个互补非易失性存储器装置310、320都程序 化至“非导通状态”以具有一浮接的(floating)输出节点M。

关于一输入数字数据1的情况，如图5的中间行所示，是施加V_DD及V_SS至位线B及以进行搜寻运作；至于图5的底行所示则是关于一输入数字数据0的情况，是施加V_SS及V_DD至位线B及以进行搜寻运作。当该输入数字数据与一行的非易失性CAM单元300的储存数据相匹配时，如图4所示第j行，该行的该些互补非易失性存储器装置对的每一输出节点输出V_SS以关闭(turn off)该行中匹配的非易失性CAM单元300的所有NMOSFET装置330。结果，匹配的非易失性CAM单元300的该行的匹配线ML(j)完全电性断开连接至接地电压的共源极线CSL。在该行中任一个未匹配位会导致在该未匹配CAM单元的输出节点315产生电压V_DD以导通其对应的NMOSFET装置330，进而电连接该匹配线至该些CSL线之一。通过任一个未匹配位电连接该匹配线至该些CSL线，未匹配行的NMOSFET NOR型匹配线的电压可被拉低至接地电压。至于随意位的情况，该互补非易失性存储器装置对310、320的输出节点M具有的浮接电压无法导通其对应的NMOSFET装置330以电连接该匹配线至其连接的CSL线，所以可被视为“一匹配位”。

如图7的顶行所示是有关于NMOSFET NAND型匹配线CAM阵列60，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对310、320分别程序化至“导通状态”及“非导通状态”；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对310、320分别程序化至“非导通状态”及“导通状态”。

关于一输入数字数据1的情况，如图7的中间行所示，施加V_DD及V_SS至位线B及以进行搜寻运作；如图7的底行所示是关于一输入数字数据0的情况，施加V_SS及V_DD至位线B及以进行搜寻运作。当该输入数字数据与一行的非易失性CAM单元300的数据相匹配时，如图6所示第j行的匹配的CAM单元300，该行的该些互补非易失性存储器装置对的每一输出节点输出V_DD以导通该行中所有NMOSFET装置330。结果，匹配的非易失性CAM单元300的该行的匹配线ML(j)电连接右边节点611与左边节点610以形成单一导通匹配线。在该行中任一个未匹配位会导致一中断导通匹配线，因为未匹配CAM单元的该互补非易失性存储器装置对的输出节点315会产生电压V_SS以关闭其NMOSFET装置330。未匹配CAM单元的该行的中断导通匹配线无法电连接以形成一条从串联NMOSFET NAND串列(NAND-string)的右 边节点到左边节点的单一导通匹配线。

至于NAND型匹配线CAM阵列60的随意位的运作，对于具“随意位”的该CAM单元的输出节点M/315须具有电压V_DD使其在该行的NAND匹配线中被视为“一匹配位”。在一搜索运作中，为了使具有“随意位”的该CAM单元的输出节点M/315输出电压V_DD，施加电压V_DD及V_SS至两位线B及而且该CAM单元的两个互补非易失性存储器装置310、320没有被禁用的(forbidden)组态，即，该两个装置310、320没有同时在“非导通状态”。

请参考图8，可规划的非易失性CAM单元800包含两个互补的非易失性存储器装置810、820及一个P型MOSFET(PMOSFET)装置830。每个互补的非易失性存储器装置的一端相连以形成该互补非易失性存储器装置对810、820的输出节点815，而该互补非易失性存储器装置对810、820的其他两端分别形成两个输入节点811、821。输出节点815连接至位于一N型井(well)中、具有源极电极832与漏极电极833的PMOSFET装置830的栅极电极831。如图9所示的PMOSFET NOR型匹配线CAM阵列(n-位x m-行)90，每一行CAM单元800的多个PMOSFET装置830被连接成多个单元配对900的电路组态，使得各单元配对900具有一共源极电极832以及两个漏极电极833，该两个漏极电极833连接至该行的匹配线。如图11所示的PMOSFET NAND型匹配线CAM阵列(n-位x m-行)110，每一行CAM单元800的多个PMOSFET装置830被串联形成该行的匹配线。

该互补非易失性存储器装置对810、820可以被程序化，使其中之一处于“导通状态”，而另一个则处于“非导通状态”。例如，如图10的顶行所示是有关于PMOSFET NOR型匹配线CAM阵列90，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对810、820分别程序化至“导通状态”及“非导通状态”；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对810、820分别程序化至“非导通状态”及“导通状态”；若要规划(或储存)一随意位，则将该两个互补非易失性存储器装置810、820都程序化至“非导通状态”以具有一浮接的输出节点M。

关于一输入数字数据1的情况，如图10的中间行所示，施加V_DD及Vss至位线B及以进行搜寻运作；关于一输入数字数据0的情况，如图10的底行所示，施加Vss及V_DD至位线B及以进行搜寻运作。当一输入数字数据与一行的非易失性CAM 单元800的数据相匹配时，如图9所示的第j行，该行的该些互补非易失性存储器装置对的每一输出节点815输出电压V_DD以关闭匹配的非易失性CAM单元的该行中所有PMOSFET装置830。结果，图9中该些匹配非易失性CAM单元800的该行的匹配线ML(j)完全电性断开连接至正轨(positive rail)电压V_DD的CSL线。在该行中任一个未匹配位会导致在该未匹配CAM单元的输出节点815产生电压V_SS以导通该行的PMOSFET装置830，进而电连接该匹配线至该些CSL线之一。通过任一个未匹配位连接该匹配线至该些CSL线，未匹配行的PMOSFET NOR型匹配线的电压可被充电至V_DD。至于随意位的情况，该互补非易失性存储器装置对810、820的输出节点815具有的浮接电压无法导通其对应PMOSFET装置830以电连接该匹配线至其连接的CSL线，所以可被视为“一匹配位”。

如图12的顶行所示是有关于PMOSFET NAND型匹配线CAM阵列110，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对810、820分别程序化至“非导通状态”及“导通状态”；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对810、820分别程序化至“导通状态”及“非导通状态”。

关于一输入数字数据1的情况，如图12的中间行所示，施加V_DD及Vss至位线B及以进行搜寻运作；关于一输入数字数据0的情况，如图12的底行所示，施加Vss及V_DD至位线B及以进行搜寻运作。当一输入数字数据与一行的非易失性CAM单元800的数据相匹配时，如图11所示的第j行匹配的非易失性CAM单元，该行的该些互补非易失性存储器装置对的每一输出节点输出V_SS以导通该行中的所有PMOSFET装置830。结果，该些匹配非易失性CAM单元800的该行的匹配线ML(j)从右边节点1111电连接至左边节点1110以形成单一导通匹配线。在该行中任一个未匹配位会导致一中断导通匹配线，因为未匹配CAM单元的该互补非易失性存储器装置对的输出节点815会产生电压V_DD以关闭其PMOSFET装置830。该些未匹配CAM单元的该行的中断导通匹配线无法电连接以形成一条从串联PMOSFET NAND串列的右边节点导通到左边节点的单一导通匹配线。

至于PMOSFET NAND型匹配线CAM阵列110的随意位的运作，对于该CAM单元的随意位，其输出节点M/815须具有电压V_SS使其在该行的PMOSFET NAND匹配线中被视为“一匹配位”。在一搜索运作中，为了使具有“随意位”的该CAM 单元的输出节点M/815输出电压Vss，施加电压V_SS至两位线B及而且该CAM单元的两个互补非易失性存储器装置810、820没有被禁用的组态，即，该两个装置810、820没有同时在“非导通状态”。

图13显示具有m-行匹配检测器的n-位x m-行的NMOSFET NOR型匹配线CAM阵列130的示意图。CAM阵列130中该些互补的非易失性存储器装置对是互补的浮栅非易失性存储器装置对。利用福勒-诺德汉穿隧(Fowler-Nordheim tunneling)方法或揭露于中国专利申请号201410273261.0的二次热电子注入方法(上述专利的内容在此被整体引用作为本说明书内容的一部份)，可将该些浮栅非易失性存储器装置程序化至高临界电压状态V_thH，以避免恶名昭彰的非易失性存储器装置穿透(punch-through)问题。业界所熟知的，利用穿隧方法来将电子从浮栅中移除，可将该些浮栅非易失性存储器装置抹除(erase)至低临界电压状态V_thL。如同揭露于中国专利申请号201310145384.1(上述专利的内容在此被整体引用作为本说明书内容的一部份)的技术，互补的浮栅非易失性存储器装置对可被程序化，使其中的一装置是位于高临界电压状态V_thH，而另一个装置则位于低临界电压状态V_thL。当分别施加电压偏压(bias)V_CG(V_thH>V_CG>(V_thL+V_DD))、V_DD及V_SS至互补的浮栅非易失性存储器装置对的控制门与两个输入节点以导通其中的一装置及关闭另一个装置时，一数字电压信号(V_DD或V_SS)就被直接传递至互补的浮栅非易失性存储器装置对的输出节点，而无须任何感测放大器(sensing amplifier)以进行数字信号转换。

为规划该非易失性CAM单元，一开始先将该些互补的非易失性存储器装置对抹除至低临界电压状态V_thL。之后，利用揭露于中国专利申请号201410273261.0的二次热电子注入方法来规划该些互补的非易失性存储器装置对，即施加电压偏压V_DD(～3V)至程序化装置的漏极电极(B及浮接未程序化装置的漏极电极、以及施加一高电压脉波(pulse)(振幅>V_DD)至该行的非易失性存储器装置的控制栅极，如图13所示。根据图5顶行所示的规划定义，规划图13中阵列130的非易失性数据。换言之，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对分别程序化至高临界电压状态V_thH及维持在低临界电压状态V_thL；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对分别维持在低临界电压状态V_thL及程序化至高临界电压状态V_thH。若要规划(或储存)一随意位，将该互补非易失性存储器装置对都程序化至高临界电压状态V_thH而使得 NMOSFET装置的栅极具有一浮接的输出节点。

于阵列130的非易失性数据规划完成后，若要输入数据1以进行搜寻运作时，则施加电压V_DD及V_SS至两位线B及若要输入数据0以进行搜寻运作时，则施加电压V_SS及V_DD至两位线B及逻辑核心电压轨(logic core voltage rail)的正电压V_DD是介于0.9V至1.2V之间，所以在传递V_DD时该些浮栅非易失性存储器装置不会发生读取干扰(read disturbance)。施加逻辑核心电压信号V_DD及V_SS，以分别导通及关闭该些CAM单元的NMOSFET装置。如图13所示，为搜寻一数字内容是否匹配已规划的非易失性数字内容，根据数字值，施加一连串包含多个0及1的输入数字信号至多条位线B(1:n)及当一行的CAM单元有多个未匹配位产生时，传递V_DD以导通未匹配CAM单元的NMOSFET装置，进而电连接其匹配线至该些共源极线CSL(1:n/2)。对于数字内容全部匹配或部分匹配连同随意位的情况，该些互补的非易失性存储器装置对会传递Vss以关闭该行所有匹配CAM单元的NMOSFET装置。该匹配行的匹配线会完全地电性断开该些共源极线CSL。

每一行的匹配线连接一匹配检测器，该匹配检测器包含一PMOSFET装置131、一反向器(inverter)132、及一数据暂存器(data flip-flop)133。该PMOSFET装置131，用以将该匹配线充电至电压V_DD；反向器132用以感测匹配线的电压；数据暂存器133用以撷取(catch)图13匹配检测器左方的匹配数据。当节点135上的匹配使能信号(match enable signal，MtchEnb)等于电压V_SS(当做初始数字值0)而未被启动(activated)时，阵列130中所有行的匹配检测器都被禁能(disabled)，而阵列130中所有PMOSFET装置131皆被导通以充电及维持匹配线电压至V_DD。当该匹配使能信号(MtchEnb)变成电压V_DD以进行搜寻运作时，NMOSFET装置134被导通以连接该些共源极线CSL至接地电压。在进行搜寻运作期间，该些PMOSFET装置131皆被关闭以避免该些匹配检测器通过该些匹配线产生任何的DC电流路径。搜寻运作期间，通过该些共源极线CSL与NMOSFET装置134，未匹配行的匹配线电压由V_DD放电至V_SS。由反向器132的输出端，数据暂存器133撷取到未匹配行的未匹配线电压V_DD，因此，在进行搜寻运作期间，数据暂存器133所撷取到的未匹配行的信号为V_DD。就一匹配行而言，其匹配线的电压维持在V_DD，而没有电性放电路径至地。进行搜寻运作时，匹配行的数据暂存器133所撷取到的信号为V_SS，而未匹配行的数据暂存器133所撷取到的信号为V_DD。因为一输入数字内容与一规划的非易失数字内容 相匹配而通过数据暂存器133所撷取到的数字数据信号V_SS，可用来接通一数据路径或触发执行一组运算指令。

图14显示具有m行匹配检测器的n-位x m-行的NMOSFET NAND型匹配线CAM阵列140的示意图。CAM阵列140中该些互补的非易失性存储器装置对是互补的浮栅非易失性存储器装置对。利用福勒-诺德汉穿隧方法或揭露于中国专利申请号201410273261.0的二次热电子注入方法，可将该些浮栅非易失性存储器装置程序化至高临界电压状态V_thH，以避免恶名昭彰的非易失性存储器装置穿透问题。利用穿隧方法来将电子从浮栅中移除，可将该些浮栅非易失性存储器装置抹除至低临界电压状态V_thL。如同揭露于中国专利申请号201310145384.1的技术，互补的浮栅非易失性存储器装置对可被程序化，以致于其中的一装置是位于高临界电压状态V_thH，而另一个装置则位于低临界电压状态V_thL。当分别施加偏压V_CG(V_thH>V_CG>(V_thL+V_DD))、V_DD及V_SS至互补的浮栅非易失性存储器装置对的控制门与两个输入节点以导通其中的一装置及关闭另一个装置时，一数字电压信号(V_DD或V_SS)就被直接传递至互补的浮栅非易失性存储器装置对的输出节点，而无须任何感测放大器以进行数字信号转换。

为规划该非易失性CAM单元，一开始先将该些互补的非易失性存储器装置对抹除至低临界电压状态V_thL。之后，利用揭露于中国专利申请号201410273261.0的二次热电子注入方法来规划该些互补的非易失性存储器装置对，即施加偏压V_DD(～3V)至程序化装置的漏极电极(B及浮接未程序化装置的漏极电极，以及施加一高电压脉波(振幅>V_DD)至该行的非易失性存储器装置的控制栅极，如图14所示。根据图7顶行所示的规划定义，规划图14中阵列140的非易失性数据。换言之，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对分别维持在低临界电压状态V_thL及程序化至高临界电压状态V_thH；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对分别程序化至高临界电压状态V_thH及维持在低临界电压状态V_thL。

于阵列140的非易失性数据规划完成后，若要输入数据1以进行搜寻运作时，则施加电压V_DD及Vss至两位线B及若要输入数据0以进行搜寻运作时，则施加电压Vss及V_DD至两位线B及对于随意位，施加电压V_DD至两位线B及且该互补非易失性存储器装置对没有被禁用的组态，即，该两个互补非易失性存储器装置没有同时在“非导通状态”。逻辑核心电压轨的正电压V_DD是介于0.9V至1.2V之间， 所以在传递电压V_DD时该些浮栅非易失性存储器装置不会发生读取干扰。施加逻辑核心电压V_DD及Vss，以分别导通及关闭该些CAM单元的NMOSFET装置。如图14所示，为搜寻一数字内容是否匹配已规划的非易失性数字内容，根据数字值，施加一连串包含多个0及1的输入数字信号至多条位线B(1:n)及当一行的CAM单元有多个未匹配位产生时，传递该些互补的非易失性存储器装置对的输出节点上的V_SS以关闭该些未匹配CAM单元的NMOSFET装置，进而电性断开该行的匹配线。对于数字内容全部匹配或部分匹配连同随意位的情况，该些互补的非易失性存储器装置对会传递V_DD以导通该行所有匹配CAM单元的NMOSFET装置。该匹配行的匹配线会电连接。

每一行的匹配线连接一匹配检测器，该匹配检测器包含一PMOSFET装置141、、一反向器142、及一数据暂存器143。该PMOSFET装置141，用以将匹配线充电至电压V_DD；反向器142用以感测匹配线的电压；数据暂存器143用以撷取图14匹配检测器左方的匹配数据。当节点145上的匹配使能信号(MtchEnb)等于电压V_SS(当做初始数字值0)而未被启动时，阵列140中所有行的匹配检测器都被禁能，而阵列140中所有PMOSFET装置141皆被导通以充电及维持匹配线电压至V_DD。如图14所示，当匹配使能信号(MtchEnb)变成电压V_DD以进行搜寻运作时，NMOSFET装置144被导通以电连接该共源极线CSL进而垂直地连接各该匹配线的左节点至接地电压。在进行搜寻运作期间，该些PMOSFET装置141皆被关闭以避免该些匹配检测器通过该些匹配线产生任何的DC电流路径。未匹配行的匹配线电压维持在V_DD以形成电性中断的匹配线。由反向器142的输出端，数据暂存器143撷取到未匹配行的未匹配线电压V_SS。请注意，为避免该匹配检测器及部分匹配线电荷分享而产生显著的V_DD电压降造成错误匹配判读，匹配检测器的电容值必须远大于匹配线的电容值。因此，在进行搜寻运作期间，数据暂存器143所撷取到的未匹配行的信号为V_SS。就一完全电连接匹配线的匹配行而言，其匹配线及检测器输入节点的电压从V_DD放电至接地电压。进行搜寻运作时，匹配行的数据暂存器143所撷取到的信号为V_DD。因为一输入数字内容与一规划的非易失数字内容相匹配而通过数据暂存器143所撷取到的数字数据信号，可用来接通一数据路径或触发执行一组运算指令。

图15显示具有m行匹配检测器的n-位x m-行的PMOSFET NOR型匹配线CAM阵列150的示意图。CAM阵列150中该些互补的非易失性存储器装置对是互补的浮 栅非易失性存储器装置对。利用福勒-诺德汉穿隧方法或揭露于中国专利申请号201410273261.0的二次热电子注入方法，可将该些浮栅非易失性存储器装置程序化至高临界电压状态V_thH，以避免恶名昭彰的非易失性存储器装置穿透问题。业界所熟知的，利用穿隧方法来将电子从浮栅中移除，可将该些浮栅非易失性存储器装置抹除至低临界电压状态V_thL。如揭露于中国专利申请号201310145384.1的技术，互补的浮栅非易失性存储器装置对可被程序化，以致于其中的一装置是位于高临界电压状态V_thH，而另一个装置则位于低临界电压状态V_thL。当分别施加偏压V_CG(V_thH>V_CG>(V_thL+V_DD))、V_DD及V_SS至互补的浮栅非易失性存储器装置对的控制门与两个输入节点以导通其中的一装置及关闭另一个装置时，一数字电压信号(V_DD或V_SS)就被直接传递至互补的浮栅非易失性存储器装置对的输出节点，而无须任何感测放大器以进行数字信号转换。

为规划该非易失性CAM单元，一开始先将该些互补的非易失性存储器装置对抹除至低临界电压状态V_thL。之后，利用揭露于中国专利申请号201410273261.0的二次热电子注入方法来规划该些互补的非易失性存储器装置对，即施加偏压V_DD(～3V)至程序化装置的漏极电极(B及浮接未程序化装置的漏极电极、以及与施加一高电压脉波(振幅>V_DD)至该行的非易失性存储器装置的控制栅极，如图15所示。根据图10顶行所示的规划定义，规划图15中阵列150的非易失性数据。换言之，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对分别维持在低临界电压状态V_thL及程序化至高临界电压状态V_thH；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对分别程序化至高临界电压状态V_thH及维持在低临界电压状态V_thL。若要规划(或储存)一随意位，将该两个互补非易失性存储器装置皆程序化至高临界电压状态V_thH而使得PMOSFET装置的栅极具有一浮接的输出节点。

于阵列150的非易失性数据规划完成后，若要输入数据1以进行搜寻运作时，则施加电压V_DD及Vss至两位线B及若要输入数据0以进行搜寻运作时，则施加电压Vss及V_DD至两位线B及逻辑核心电压轨的正电压V_DD是介于0.9V至1.2V之间，所以在传递V_DD时该些浮栅非易失性存储器装置不会发生读取干扰。施加逻辑核心电压V_DD及Vss，以分别关闭及导通该些CAM单元的PMOSFET装置。如图15所示，为搜寻一数字内容是否匹配已规划的非易失性数字内容，根据数字值，施加一 连串包含多个0及1的输入数字信号至多条位线B(1:n)及当一行的CAM单元中有多个未匹配位产生时，传递V_SS以导通未匹配CAM单元的PMOSFET装置，进而电连接其匹配线至该些共源极线CSL(1:n/2)。对于数字内容全部匹配或部分匹配连同随意位的情况，该些互补的非易失性存储器装置对会传递V_DD以关闭该行所有匹配CAM单元的PMOSFET装置。该匹配行的匹配线会完全地电性断开该些共源极线CSL。

每一行的匹配线连接一匹配检测器，该匹配检测器包含一NMOSFET装置151、一反向器152、及一数据暂存器153。该NMOSFET装置151，用以将该匹配线接地；反向器152用以感测该匹配线的电压；数据暂存器153用以撷取图15匹配检测器左方的匹配数据。当节点155上的匹配使能信号(MtchEnb)等于电压V_SS(当做初始数字值0)而未被启动时，阵列150中所有行的匹配检测器都被禁能，而阵列150中所有NMOSFET装置151皆被导通以将匹配线放电至V_SS。当匹配使能信号(MtchEnb)变成电压V_DD以进行搜寻运作时，PMOSFET装置154被导通以连接该些共源极线CSL至正电压V_DD。在进行搜寻运作期间，该些NMOSFET装置151皆被关闭以断开接地电压，进而避免该些匹配检测器通过该些匹配线产生任何的DC电流路径。搜寻运作期间，通过该些共源极线CSL与PMOSFET装置154，未匹配行的匹配线电压由V_SS充电至V_DD。由反向器152的输出端，数据暂存器153撷取到未匹配行的未匹配线电压V_SS，因此，在进行搜寻运作期间，数据暂存器153所撷取到的未匹配行的信号为V_SS。就一匹配行而言，其匹配线的电压维持在V_SS，而没有充电路径至V_DD。进行搜寻运作时，匹配行的数据暂存器153所撷取到的信号为V_DD，而未匹配行的数据暂存器153所撷取到的信号为V_SS。因为一输入数字内容与一规划的非挥发数字内容相匹配而通过数据暂存器153所撷取到的数字数据信号V_DD，可用来接通一数据路径或触发执行一组运算指令。

图16显示具有m行匹配检测器的n-位x m-行的PMOSFET NAND型匹配线CAM阵列160的示意图。CAM阵列160中该些互补的非易失性存储器装置对是互补的浮栅非易失性存储器装置对。利用福勒-诺德汉穿隧方法或揭露于中国专利申请号201410273261.0的二次热电子注入方法，可将该些浮栅非易失性存储器装置程序化至高临界电压状态V_thH，以避免恶名昭彰的非易失性存储器装置穿透问题。利用穿隧方法来将电子从浮栅中移除，可将该些浮栅非易失性存储器装置抹除至低临界电压状态 V_thL。如同揭露于中国专利申请号201310145384.1的技术，互补的浮栅非易失性存储器装置对可被程序化，以致于其中的一装置是位于高临界电压状态V_thH，而另一个装置则位于低临界电压状态V_thL。当分别施加偏压V_CG(V_thH>V_CG>(V_thL+V_DD))、V_DD及V_SS至互补的浮栅非易失性存储器装置对的控制门与两个输入节点以导通其中之一的装置及关闭另一个装置时，一数字电压信号(V_DD或V_SS)就被直接传递至互补的浮栅非易失性存储器装置对的输出节点，而无须任何感测放大器以进行数字信号转换。

为规划该非易失性CAM单元，一开始先将该些互补的非易失性存储器装置对抹除至低临界电压状态V_thL。之后，利用揭露于中国专利申请号201410273261.0的二次热电子注入方法来规划该些互补的非易失性存储器装置对，即施加电压偏压V_DD(～3V)至程序化装置的漏极电极(B及浮接未程序化装置的漏极电极、以及施加一高电压脉波(振幅>V_DD)至该行的非易失性存储器装置的控制栅极，如图16所示。根据图12顶行所示的规划定义，规划图16中阵列160的非易失性数据。换言之，若要规划(或储存)非易失性数据1，是将连接至位线B及的该互补非易失性存储器装置对分别程序化至高临界电压状态V_thH及维持在低临界电压状态V_thL；若要规划(或储存)非易失性数据0，则将连接至位线B及的该互补非易失性存储器装置对分别维持在低临界电压状态V_thL及程序化至高临界电压状态V_thH。

于阵列160的非易失性数据规划完成后，若要输入数据1以进行搜寻运作时，施加电压V_DD及Vss至两位线B及若要输入数据0以进行搜寻运作时，则施加电压Vss及V_DD至两位线B及对于随意位，是施加电压Vss至两位线B及且该互补非易失性存储器装置对没有被禁用的组态，即，该两个互补非易失性存储器装置没有同时在非导通状态。逻辑核心电压轨的正电压V_DD是介于0.9V至1.2V之间，所以在传递电压V_DD时该些浮栅非易失性存储器装置不会发生读取干扰。施加逻辑核心电压V_DD及Vss，以分别关闭及导通该些CAM单元的PMOSFET装置。如图16所示，为搜寻一数字内容是否匹配已规划的非易失性数字内容，根据数字值，施加一连串包含多个0及1的输入数字信号至多条位线B(1:n)及当一行的CAM单元有多个未匹配位产生时，传递该些互补的非易失性存储器装置对的输出节点上的V_DD以关闭该些未匹配CAM单元的PMOSFET装置，进而电性断开该行的匹配线。对于数字内容全部匹配或部分匹配连同随意位的情况，该些互补的非易失性存储器装置对会传递V_SS以导通该行所有匹配CAM单元的PMOSFET装置830。该匹配行的匹配线会 电连接。

每一行的匹配线连接一匹配检测器，该匹配检测器包含一PMOSFET装置161、一反向器162、及一数据暂存器163。该PMOSFET装置161，用以将该匹配线接地至电压V_SS；反向器162用以感测该匹配线的电压；数据暂存器163用以撷取图16匹配检测器左方的匹配数据。当节点165上的匹配使能信号(MtchEnb)等于电压V_SS(当做初始数字值0)而未被启动时，阵列160中所有行的匹配检测器都被禁能，而阵列160中所有NMOSFET装置161皆被导通以将匹配线电压接地至V_SS。如图16所示，当节点165上的匹配使能信号(MtchEnb)变成电压V_DD以进行搜寻运作时，PMOSFET装置164被导通以电连接该共源极线CSL进而垂直地连接各该匹配线的左节点至正电压V_DD。在进行搜寻运作期间，该些NMOSFET装置161皆被关闭以避免该些匹配检测器通过该些匹配线产生任何的DC电流路径。未匹配行的匹配线电压维持在V_SS以形成电性中断的匹配线。由反向器162的输出端，数据暂存器163撷取到未匹配行的未匹配线电压V_DD。因此，在进行搜寻运作期间，数据暂存器163所撷取到的未匹配行的信号为V_DD。就一完全电连接匹配线的匹配行而言，其匹配线及检测器输入节点的电压从接地电压充电至电压V_DD。进行搜寻运作时，匹配行的数据暂存器163所撷取到的信号为V_SS。因为一输入数字内容与一规划的非挥发数字内容相匹配而通过数据暂存器163所撷取到的数字数据信号，可用来接通一数据路径或触发执行一组运算指令。

以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。以上提供的较佳实施例中，该些非易失性随机存储器装置的型态包含但不限于具有浮栅、电荷陷入介电层(charge trap dielectrics)或纳米晶体(nano-crystals)当作电荷储存物质(charge storage material)的传统MOSFET装置；且该些非易失性随机存储器装置具有“导通状态”与“非导通状态”以形成一互补对，如相变化存储器(phase change memory，PCM)、可程序化金属化单元(programmable metallization cell，PMC)、磁阻式随机存取存储器(magneto-resistive random memories，MRAM)、可变电阻式存储器(resistive random access memory，RRAM)、以及纳米随机存取存储器(nano-random access memory，NRAM)，显然地，非易失性随机存储器装置的各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实 施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，“本发明”等类似的用语，并未限缩权利要求的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被权利要求的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制权利要求的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论权利要求是否列举该些元件及构件。