存储器装置及其编程方法与流程

本发明是有关于一种装置与其操作方法，且特别是有关于一种存储器装置及其编程方法。

背景技术：

闪存通常是采用与非门(NAND)或是或非门(NOR)架构的存储器阵列，其中NAND存储器阵列适于应用在高密度的数据储存而盛行。一般而言，NAND存储器阵列包括多个存储单元串，且每一存储单元串电性连接在所对应的位线与共源极线之间。此外，NAND存储器阵列的编程方法大多是从NAND存储器阵列的靠近共源极线的一侧开始，沿着朝向位线的方向逐一编程存储单元串中的多个存储单元。此外，在读取编程后的存储单元时，存储单元的阈值电压往往会因应背模型效应(back pattern effect)而产生偏移。因此，现有编程方法通过更改存储单元的编程顺序来避免背模型效应所引发的阈值电压的偏移。然而，随着存储单元的编程顺序的改变，不需编程的存储单元串的通道电压将可能受到具有高阈值电压的存储单元的阻隔而无法正常地被提升，进而引发程序扰动(program disturbance)。

技术实现要素：

本发明提供一种存储器装置及其编程方法，可避免背模型效应的影响，并可通过存储单元的通道电压的预先提升来降低程序扰动。

本发明的存储器装置的编程方法包括下列步骤，其中存储器装置中的存储器阵列包括第一与第二存储单元串。在第一期间内，将来自共源极线的第一电压传送至第一与第二存储单元串的第一端，并浮接第一与第二存储单元串的第二端。其中，共源极线位在存储器阵列的第一侧。以及，在第二期间内，浮接第一与第二存储单元串的第一端，并将第二与第三电压分别传送至第一与第二存储单元串的第二端，并提供编程电压与多个导通 电压，以禁止第一存储单元串的编程，并从存储器阵列的第二侧开始依序编程第二存储单元串中的多个存储单元。

本发明的存储器装置包括存储器阵列与存储器控制器。存储器阵列包括第一与第二存储单元串。在第一期间内，存储器控制器将来自共源极线的第一电压传送至第一与第二存储单元串的第一端，并浮接第一与第二存储单元串的第二端。其中，共源极线位在存储器阵列的第一侧。在第二期间内，存储器控制器浮接第一与第二存储单元串的第一端，并将第二与第三电压分别传送至第一与第二存储单元串的第二端，并提供编程电压与多个导通电压，以禁止第一存储单元串的编程，并从存储器阵列的第二侧开始依序编程第二存储单元串中的多个存储单元。

基于上述，本发明是在第一期间内将来自共源极线的第一电压传送至存储单元串的第一端，并在第二期间从存储器阵列的第二侧开始依序编程存储单元。藉此，将可避免背模型效应的影响，并可通过存储单元的通道电压的预先提升来降低程序扰动。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为依据本发明一实施例的存储器装置的示意图。

图2为依据本发明一实施例的存储器装置的编程方法流程图。

图3为用以说明图2的各步骤的细部流程图。

图4为依据本发明一实施例的用以说明存储器装置的编程方法的时序图。

图5为依据本发明一实施例的用以说明存储单元串的通道电压的示意图。

【符号说明】

100：存储器装置

110：存储器阵列

120：存储器控制器

111、112：存储单元串

131、132：选择晶体管

141、142：接地晶体管

151～154、161～164：存储单元

SSL1：串选择线

GSL1：接地选择线

WL1～WL4：字线

BL1、BL2：位线

CSL1：共源极线

121：第一译码器

122：第二译码器

S210、S220：图2中的各步骤

S310～S370：图3中的各步骤

VBL1、VBL2、VCSL1、VSSL1、VGSL1：电压

T41：第一期间

T42：第二期间

V41：第一电压

V42：第二电压

V43：第三电压

V44：编程电压

V45：导通电压

VH4：高电压

VL4：低电压

510～530：曲线

具体实施方式

图1为依据本发明一实施例的存储器装置的示意图。如图1所示，存储器装置100包括存储器阵列110与存储器控制器120。存储器阵列110可例如是一与非门存储器阵列(NAND memory array)，且存储器阵列110包括多个选择晶体管131与132、多个接地晶体管141与142以及多个存储单元151～154与161～164。选择晶体管131与132电性连接串选择线SSL1， 接地晶体管141与142电性连接至接地选择线GSL1，且存储单元151～154与161～164电性连接字线WL1～WL4。

存储单元151～154相互串联以形成一存储单元串111。此外，存储单元串111的第一端透过接地晶体管141电性连接至共源极线CSL1，且存储单元串111的第二端透过选择晶体管131电性连接至位线BL1。以此类推，由存储单元161～164所形成的存储单元串112的第一端透过接地晶体管142电性连接至共源极线CSL1，且存储单元串112的第二端透过选择晶体管132电性连接至位线BL2。其中，共源极线CSL1位在存储器阵列110的第一侧，且位线BL1与BL2位在存储器阵列110的第二侧。

存储器控制器120包括第一译码器121与第二译码器122。其中，第一译码器121与第二译码器122可依据一地址选取存储器阵列110中的存储单元，以便对所选取的存储单元进行编程程序、读取程序或是擦除程序等。此外，在一实施例中，存储器阵列110可例如是二维阵列结构(2D array structure)，且第一译码器121与第二译码器122可例如是列译码器(row decoder)与行译码器(column decoder)。在另一实施例中，存储器阵列110可例如是三维阵列结构(3D array structure)，且第一译码器121包括列译码器与平面译码器(plane decoder)，且第二译码器122可例如是行译码器。

值得一提的是，存储器阵列110的编程程序包括预充电操作与编程操作。其中，存储器阵列110中欲被编程的一存储单元串(例如，存储单元串112)可被设定为选定存储单元串，且其余的存储单元串(例如，存储单元串111)可被设定为非选定存储单元串。在编程操作的过程中，存储器控制器120可从存储器阵列110的靠近位线的一侧开始，沿着朝向共源极线CSL1的方向逐一编程选定存储单元串中的存储单元。此外，在对选定存储单元串进行编程操作之前，存储器控制器120可透过预充电操作提升每一存储单元串的通道电压。藉此，预充电操作将可预先提升非选定存储单元串的通道电压，从而可降低存储单元的程序扰动。

为了致使本领域具有通常知识者能更了本发明，图2为依据本发明一实施例的存储器装置的编程方法流程图。如步骤S210所示，在第一期间内，存储器控制器120可将来自共源极线CSL1的第一电压传送至存储单元串111(亦即，第一存储单元串)的第一端，并将第一电压传送至存储单元 串112(亦即，第二存储单元串)的第一端。此外，存储器控制器120可浮接存储单元串111与112的第二端。藉此，存储器控制器120将可对存储器阵列110进行预充电操作，以利用第一电压提升存储单元串111与112的通道电压。

举例来说，图3为用以说明图2的各步骤的细部流程图，且图4为依据本发明一实施例的用以说明存储器装置的编程方法的时序图。其中，图4中的标号VBL1、VBL2、VCSL1、VSSL1与VGSL1分别用以表示提供至位线BL1、位线BL2、共源极线CSL1、串选择线SSL1与接地选择线GSL1的电压。

就步骤S210的细部步骤来看，如步骤S310所示，在第一期间T41内，存储器控制器120可提供第一电压V41至共源极线CSL1。此外，如步骤S320所示，存储器控制器120可提供高电压VH4至接地选择线GSL1，以利用高电压VH4来导通接地晶体管141与142。藉此，第一电压V41将可透过导通的接地晶体管141与142传送至存储单元串111与112的第一端。再者，如步骤S330所示，存储器控制器120可提供低电压VL4至串选择线SSL1，以不导通选择晶体管131与132，并致使存储单元串111与112的第二端维持在浮接的状态。如此一来，在第一期间T41内，存储器控制器120将可利用第一电压V41预先提升存储单元串111与112的通道电压。

请继续参照图1与图2，如步骤S220所示，在第二期间内，存储器控制器120可浮接存储单元串111与112的第一端，并将第二电压与第三电压分别传送至存储单元串111与112的第二端。藉此，存储单元串111将可视为非选定存储单元串，且存储单元串112将可视为欲被编程的选定存储单元串。此外，存储器控制器120可提供编程电压与多个导通电压，以禁止存储单元串111的编程，并从存储器阵列110的第二侧开始依序编程存储单元串112中的存储单元161～164。

举例来说，同时参照图1、图3与图4来看，在第二期间内T42，如步骤S340所示，存储器控制器120可将第二电压V42传送至位线BL1，并将第三电压V43传送至位线BL2。其中，第二电压V42可例如是高电压VH4(例如，3.3伏特)，且第三电压V43可例如是低电压(例如，0伏特)。 此外，第一电压V41可例如是2伏特。亦即，第一电压V41小于第二电压V42，且第一电压V41大于第三电压V43。再者，如步骤S350所示，存储器控制器120可利用接地选择线GSL1所传送的低电压VL4来关闭接地晶体管141与142，并可利用串选择线SSL1所传送的高电压VH4来导通选择晶体管131与132。藉此，存储单元串111的第一端将浮接，且存储单元串111的第二端将可接收到第二电压V42。相似地，存储单元串112的第一端将浮接，且存储单元串112的第二端将可接收到第三电压V43。

如步骤S360所示，存储器控制器120可从存储器阵列110的第二侧开始逐一选取存储单元串112中的每一存储单元，以逐一将存储单元串112中的每一存储单元设定为一选定存储单元。此外，如步骤S370所示，存储器阵列110可提供编程电压V44至电性连接选定存储单元的字线，并提供导通电压V45至其余的字线。举例来说，存储单元164会先被选取为选定存储单元。此时，存储器控制器120会提供编程电压V44至字线WL4，并提供导通电压V45至字线WL1～WL3，以对存储单元164进行编程。

换言之，存储器控制器120会从存储器阵列110的第二侧开始，逐一提供编程电压V44至字线WL1～WL4，以逐一对存储单元161～164进行编程。亦即，存储器控制器120是由上而下逐一编程存储单元串112中的存储单元161～164。因此，尽管编程后的存储单元161具有高阈值电压，也可避免存储单元161的阈值电压受背模型效应的影响。

此外，在进行存储单元串112(亦即，选定存储单元串)的编程时，存储单元串111(亦即，非选定存储单元串)的通道电压会响应于导通电压而予以提升。值得一提的是，当存储单元串111中邻近存储器阵列110的第二侧的存储单元154具有高阈值电压时，存储单元154将会阻隔存储单元串111的通道电压的提升。此外，当存储单元串111的通道电压过低时，存储单元串111中的存储单元的阈值电压将会受到存储单元串112的编程的影响而产生变动，进而引发程序扰动。因此，为了避免上述的程序扰动，在进行存储单元串112的编程之前，存储器控制器120可先透过预充电操作来提升存储单元串111的通道电压。如此一来，在存储单元串112进行编程的过程中，存储单元串111将具有足够高的通道电压来避免存储单元151～154的阈值电压产生变动，从而可以降低程序扰动。

举例来说，图5为依据本发明一实施例的用以说明存储单元串的通道电压的示意图。在图5实施例中，存储单元串111(亦即，非选定存储单元串)包括连接至字线WL1～WL15的多个存储单元。此外，图5绘示出选择晶体管131、所述多个存储单元与接地晶体管141的通道电压，并将所对应的串选择线SSL1、字线WL1～WL15与接地选择线GSL1沿着横轴标示。

如曲线510所示，当存储器控制器120没有预先提升存储单元串111的通道电压，且存储单元154不具有高阈值电压时，存储单元串111的通道电压将响应于导通电压而提升至约8.5伏特。再者，如曲线520所示，当存储单元154具有高阈值电压，且存储器控制器120没有预先提升存储单元串111的通道电压时，存储单元串111的通道电压将响应于导通电压而提升至约6.7伏特。

另一方面，如曲线530所示，当存储单元154具有高阈值电压，且存储器控制器120先透过预充电操作提升存储单元串111的通道电压时，存储单元串111的通道电压将可响应于导通电压而提升至约8.5伏特。换言之，由于存储器控制器120可先透过预充电操作来提升存储单元串111的通道电压，因此在存储单元串112进行编程的过程中，存储单元串111将具有足够高的通道电压来避免存储单元151～154的阈值电压产生变动，从而可以降低程序扰动。

综上所述，本发明是在第一期间内将来自共源极线的第一电压传送至存储单元串的第一端，以藉此预先提升存储单元的通道电压。其中，共源极线位在存储器阵列的第一侧。此外，本发明更在第二期间从存储器阵列的第二侧开始依序编程存储单元。藉此，将可避免背模型效应的影响，并可通过存储单元的通道电压的预先提升来降低程序扰动。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。