存储器的选择门驱动电路及其控制装置、控制方法与流程

本发明涉及半导体领域，尤其涉及一种存储器的选择门驱动电路及其控制装置、控制方法。

背景技术：

非挥发性存储器(Non-volatile memory，NVRAM)是一种常用的半导体器件，根据材料、结构的不同，NVRAM可分为很多种类。

近些年来，随着手机、电脑等便携设备的普及，NVRAM也得到了大力发展。几乎所有的NVRAM都有选择门驱动电路。

然而，采用现有的选择门驱动电路进行驱动，在存储器高速运行的情况下，如果需要执行读操作，即所述存储器需要从待机阶段跳转到读操作阶段，可能因为读操作字线准备阶段时间短，所述驱动电路内部的MOS管之间会产生竞争，导致不能正确地执行读操作。

技术实现要素：

本发明实施例解决的问题是存储器在高速运行的情况下不能正确地执行读操作。

为解决上述问题，本发明实施例提供一种存储器的选择门驱动电路，所述选择门驱动电路包括：第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管；

所述第一NMOS管的栅极连接所述第一PMOS管的栅极，所述第一NMOS管的源极连接所述第三NMOS管的漏极，所述第一NMOS管的漏极连接所述第一PMOS管的漏极及所述第二NMOS管的栅极；

所述第二NMOS管的源极连接所述第三NMOS管的源极，所述第二NMOS管的漏极连接所述第二PMOS管的漏极和第三NMOS管的栅极；

所述第一PMOS管的源极连接所述第二PMOS管的栅极。

可选地，所述的存储器的选择门驱动电路还包括：第四NMOS管；

所述第四NMOS管的栅极适于接收第一控制信号，所述第四NMOS管的源极连接所述第一NMOS管的源极，所述第四NMOS管的漏极连接所述第一PMOS管的漏极；

所述第一PMOS管的源极适于接收第二控制信号，所述第二控制信号为所述第一控制信号的反相信号。

可选地，所述的存储器的选择门驱动电路还包括：第三PMOS管和第四PMOS管；

所述第三PMOS管的漏极连接所述第四PMOS管的漏极和所述第四NMOS管的栅极并作为第一控制端，所述第三PMOS管的源极连接所述第四PMOS管的源极；

所述第四PMOS管的栅极连接所述第一PMOS管的源极。

可选地，所述的存储器的选择门驱动电路还包括：第五NMOS管、第六NMOS管和第七NMOS管；

所述第五NMOS管的漏极连接所述第四NMOS管的栅极，所述第五NMOS管的源极连接所述第六NMOS管的漏极；

所述第六NMOS管的源极连接所述第七NMOS的漏极。

可选地，所述的存储器的选择门驱动电路还包括：反相器；

所述反相器适于根据输入端的所述第一控制信号输出所述第二控制信号。

为解决上述问题，本发明实施例提供了一种上述存储器的选择门驱动电路的控制装置，所述控制装置包括：

第一控制单元，适于施加逻辑高电平至所述第二PMOS管的源极；

第二控制单元，适于施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包 括所述读操作字线准备阶段和所述读操作执行阶段；

第三控制单元，适于施加逻辑低电平至所述第一PMOS管的栅极；

第四控制单元，适于施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平。

为解决上述问题，本发明实施例提供了一种上述存储器的选择门驱动电路的控制装置，所述控制装置包括：

第一控制单元，适于施加逻辑高电平至所述第二PMOS管的源极；

第二控制单元，适于施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包括所述读操作字线准备阶段和所述读操作执行阶段；

第三控制单元，适于施加逻辑低电平至所述第一PMOS管的栅极；

第四控制单元，适于施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

第五控制单元，适于施加所述第一控制信号至所述第四NMOS管的栅极。

为解决上述问题，本发明实施例提供了另一种上述存储器的选择门驱动电路的控制装置，所述控制装置包括：

第一控制单元，适于施加逻辑高电平至所述第二PMOS管的源极；

第二控制单元，适于施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包括所述读操作字线准备阶段和所述读操作执行阶段；

第三控制单元，适于施加逻辑低电平至所述第一PMOS管的栅极；

第六控制单元，适于施加第九控制信号至所述第三PMOS管的栅极，所 述第九控制信号在所述存储器为所述待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

第七控制单元，适于施加逻辑高电平至所述第三PMOS管的源极；

第八控制单元，适于施加第十控制信号至第五NMOS管的栅极，所述第十控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

第九控制单元，适于施加第十一控制信号至所述第五NMOS管的源极，所述第十一控制信号在所述存储器为待机阶段时为是逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

第十控制单元，适于施加第十二控制信号至第六NMOS管的栅极，所述第十二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

第十一控制单元，适于施加第十三控制信号至所述第六NMOS管的源极，所述第十三控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

第十二控制单元，适于施加逻辑低电平至第七NMOS管的源极。

为解决上述问题，本发明实施例提供了一种上述存储器的选择门驱动电路的控制方法，所述控制方法包括：

施加逻辑高电平至所述第二PMOS管的源极；

施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包括所述读操作字线准备阶段和所述读操作执行阶段；

施加逻辑低电平至所述第一PMOS管的栅极电平；

施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平。

本发明实施例提供了一种存储器的选择门驱动电路的控制方法，所述控制方法包括：

施加逻辑高电平至所述第二PMOS管的源极；

施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包括所述读操作字线准备阶段和所述读操作执行阶段；

施加逻辑低电平至所述第一PMOS管的栅极电平；

施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

施加所述第一控制信号至所述第四NMOS管的栅极。

本发明实施例提供了一种存储器的选择门驱动电路的控制方法，所述控制方法包括：

施加逻辑高电平至所述第二PMOS管的源极；

施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包括所述读操作字线准备阶段和所述读操作执行阶段；

施加逻辑低电平至所述第一PMOS管的栅极电平；

施加第九控制信号至所述第三PMOS管的栅极，所述第九控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

施加逻辑高电平至所述第三PMOS管的源极；

施加第十控制信号至第五NMOS管的栅极，所述第十控制信号在所述存储器为待机阶段时阶段为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

施加第十一控制信号至所述第五NMOS管的源极，所述第十一控制信号在所述存储器为待机阶段时为阶段是逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

施加第十二控制信号至第六NMOS管的栅极，所述第十二控制信号在所述存储器为待机阶段时为阶段逻辑低电平，在所述存储器为读操作阶段时为阶段逻辑高电平；

施加第十三控制信号至所述第六NMOS管的源极，所述第十三控制信号在所述存储器为待机阶段时为阶段逻辑低电平，在所述存储器为读操作阶段时为阶段逻辑高电平；

施加逻辑低电平至所述第七NMOS管的源极。

与现有技术相比，本发明的实施例的技术方案具有以下优点：

在存储器高速运行的情况下，如果需要执行读操作，即所述存储器需要从待机阶段跳转到读操作阶段，采用本发明的选择门驱动电路进行驱动，因为第二控制信号是逻辑高电平，第三控制信号是逻辑低电平，使得所述第一PMOS管导通，而使得所述第一NMOS管截止，第四控制信号即可被所述第二控制信号上拉到逻辑高电平，使得所述第二NMOS管导通。

所以第七控制信号可以通过所述第二NMOS管下拉所述第五输出信号，虽然存储器的读操作字线准备阶段时间在高速运行的情况下很短，所以经过读操作字线准备阶段时间后，所述第五输出信号的大小仍然足以使得所述第三NMOS管导通，但是因为经过读操作字线准备阶段时间后，第一NMOS管截止，所述第七控制信号无法通过所述第三NMOS管下拉所述第四控制信号，从而可以消除所述第一PMOS管与所述第三NMOS管之间的竞争，将所述第五输出信号的电压下拉到目标电压，最终正确地执行读操作。

进一步，在存储器高速运行时，当存储器从读操作阶段跳转为待机阶段的过程中，所述第一控制信号为逻辑高电平，使得第四NMOS管导通，其反相信号第二控制信号则为逻辑低电平，使得所述第二PMOS管导通，所以所述逻辑高电平通过所述第二PMOS管上拉所述第五输出信号，又因为所述第三控制信号是逻辑低电平，使得第一NMOS管截止，所述第七控制信号可以 通过所述第四NMOS管下拉所述第四控制信号，可以使得第二NMOS管截止，这样所述第七控制信号就无法通过所述第二NMOS管下拉所述第五输出信号，消除所述第二PMOS管与所述第二NMOS管之间的竞争，从而可以将第五输出信号的电压快速地上拉到目标电压，提高了存储器的运行速度。

进一步，因为经过读操作字线准备阶段时间后，第一NMOS管截止，所述第七控制信号无法通过所述第三NMOS管下拉所述第四控制信号，从而可以消除所述第一PMOS管与所述第三NMOS管之间的竞争，将所述第五输出信号的电压下拉到目标电压，能够正确地执行读操作，从而无需考虑第一PMOS管和所述第三NMOS管的驱动能力比率，降低了芯片的体积。

进一步，虽然存储器的读操作字线准备阶段时间在高速运行的情况下很短，经过读操作字线准备阶段时间后，所述第五输出信号的大小仍然足以使得所述第三NMOS管导通，但是因为第一NMOS管经过读操作字线准备阶段时间后截止，所述第七控制信号无法通过所述第三NMOS管下拉所述第四控制信号，可以消除所述第一PMOS管与所述第三NMOS管之间的竞争，能够正确地执行读操作，从而无需考虑读操作字线准备阶段时间，从而更加提高了存储器的运行速度。

进一步，因为所有的控制信号，比如第九控制信号、第十控制信号、第十一控制信号、第十二控制信号、第十三控制信号以及第七控制信号，全部都是现有结构中存在的信号，而没有额外增加新的控制信号，从而可以使得存储器的选择门驱动电路的设计简单方便。

附图说明

图1是一种现有存储器的选择门驱动电路的结构示意图；

图2是图1所述现有存储器低速运行时相关信号的波形图；

图3是图1所述现有存储器高速运行时相关信号的波形图；

图4是本发明实施例的存储器的选择门驱动电路的结构示意图；

图5是图4所述本发明实施例的存储器高速运行时相关信号的波形图；

图6是本发明另一实施例的存储器的选择门驱动电路的结构示意图；

图7是本发明又一实施例的存储器的选择门驱动电路的结构示意图；

图8是本发明又一实施例的存储器的选择门驱动电路的结构示意图；

图9是本发明实施例的存储器高速运行时相关信号的另一波形图；

图10是本发明实施例的存储器选择门驱动电路的控制装置的结构示意图。

具体实施方式

如前所述，采用现有的选择门驱动电路进行驱动，在存储器高速运行的情况下，如果需要执行读操作，所述驱动电路内部的MOS管之间会产生竞争，导致不能正确地执行读操作。

图1示出了现有技术中的NVRAM的一种选择门驱动电路的结构示意图。图2示出了现有技术中的存储器低速运行时，图1中的信号在所述存储器从待机阶段跳转到读操作阶段及从读操作阶段返回待机阶段变化关系图。图3示出了现有技术中的存储器高速运行时，所述图1中的信号在所述存储器从待机阶段跳转到读操作阶段的变化关系。

参考图1及图2可以看出，当现有技术中的存储器低速运行时，如果所述现有技术中的存储器从待机阶段跳转到读操作阶段，其中所述存储器0-t₁内处于待机阶段，t₁-t₂内处于读操作字线准备阶段，t₂-t₃内处于读操作执行阶段，t₃之后是待机阶段，直至再次跳转至读操作阶段。第九控制信号S109、第十控制信号S110、第十一控制信号S111、第十二控制信号S112、第十三控制信号S113为逻辑高电平，所以第三PMOS管P103截止，第五NMOS管N105、第六NMOS管N106、第七NMOS管N107导通，则第一控制信号S101被下拉为逻辑低电平，经过反相器之后，得到第二控制信号S102为逻辑高电平。

因为第八控制信号S108是高电平，所以第二PMOS管P102截止，而因为第三控制信号S103是逻辑低电平，所以第一PMOS管P101导通，则第二控制信号S102把第四控制信号S104的电压上拉为逻辑高电平。

因为此时第七控制信号S107的电压虽然是逻辑高电平，但是相对于第五 输出信号S105还是要低，所以第二NMOS管N102导通，则第七控制信号S107通过所述第二NMOS管N102下拉第五输出信号S105的电压。

参考图1及图2，当非挥发性存储器以低速运行时，经过读操作字线准备阶段时间△t₁之后，第七控制信号S107的电压从0V下降为-1V，因为第五输出信号S105已经在所述第一读操作字线准备阶段时间△t₁内从1.5V被下拉到0.6V左右，不足以导通第三NMOS管N103，所以之后所述第五输出信号S105可以继续被第七控制信号S107通过第二NMOS管N102下拉，直至下拉到目标电压，从而正确地完成从待机阶段跳转到读操作阶段。

参考图1及图3，当现有技术中的存储器高速运行时，如果所述现有技术中的存储器从待机阶段跳转到读操作阶段，其中所述存储器0-t₁内处于待机阶段，t₁-t₄内处于读操作字线准备阶段，t₄之后是操作执行阶段，直至再次跳转为待机阶段。经过读操作字线准备阶段第二时间△t₂后，第七控制信号S107的电压从0V下降为-1V，因为读操作字线准备阶段第二时间△t₂低于读操作字线准备阶段第一时间△t₁，而且第五输出信号S105处的负载很大，第五输出信号S105的电压变化的速度低于其他的信号。

因而读操作字线准备阶段第二时间△t₂之后，第五输出信号S105在所述读操作字线准备阶段第二时间△t₂内从1.5V才被下拉到1.1V左右，足以导通第三NMOS管N103，从而此时第七控制信号S107就会通过第三NMOS管N103下拉第四控制信号S104的电压。

因为第二控制信号S102一直在通过第一PMOS管P101上拉第四控制信号S104的电压，也就是说，所述第一PMOS管P101和所述第三NMOS管N103就会出现竞争关系。而又因为第四控制信号S104的电压比第五输出信号S105的电压下降的速度要快，从而即使第四控制信号S104的电压下降到使得第二NMOS管N102截止的时候，第五输出信号S105还仍然没被下拉到目标电压，但是因为第二NMOS管N102已经截止，所以之后第五输出信号S105的电压无法再被下拉。

在存储器高速运行的情况下，如果需要执行读操作，即所述存储器需要从待机阶段跳转到读操作阶段，可能因为读操作字线准备阶段时间△t₂短，所 述第五输出信号S105在所述读操作字线准备阶段无法被下拉到足以截止第三NMOS管N103，从而所述第一PMOS管P101和所述第三NMOS管N103之间会产生竞争，之后将无法把第五输出信号S105的电压下拉到目标电压，最终导致不能正确地执行读操作。

针对上述问题，本发明实施例提供了能够避免MOS管之间产生竞争的选择门驱动电路。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

如图4所示，本发明实施例的选择门驱动电路的结构包括：

第一NMOS管N101、第二NMOS管N102、第三NMOS管N103、第一PMOS管P101、第二PMOS管P102，其中：

所述第一NMOS管N101的栅极连接所述第一PMOS管P101的栅极，所述第一NMOS管N101的源极连接所述第三NMOS管N103的漏极，所述第一NMOS管N101的漏极连接所述第一PMOS管P101的漏极及所述第二NMOS管N102的栅极；

所述第二NMOS管N102的源极连接所述第三NMOS管N103的源极，所述第二NMOS管N102的漏极连接所述第二PMOS管P102的漏极和第三NMOS管N103的栅极；

所述第一PMOS管P101的源极连接所述第二PMOS管P102的栅极。

为使本领域技术人员更好地理解和实现本发明，以下参照附图，通过具体实施例说明上述驱动电路的工作原理，如图9所示，为图4所示的存储器的选择门驱动电路的控制方法，所述控制方法包括：

施加逻辑高电平VDD至所述第二PMOS管P102的源极；

施加第七控制信号S107至所述第二NMOS管N102的源极及第三NMOS管N103的源极，所述第七控制信号S107待机阶段为逻辑高电平，执行读操作阶段为逻辑低电平；

施加第三控制信号S103至所述第一PMOS管P101的栅极及第一NMOS 管N101的栅极，所述第三控制信号S103是逻辑低电平；

施加第四控制信号S104至所述第一PMOS管P101的漏极及第一NMOS管N101的漏极及第二NMOS管N102的栅极，所述第四控制信号S104待机阶段时逻辑低电平，执行读操作阶段是逻辑高电平；

从第二NMOS管N102的漏极及第二PMOS管P102的漏极和第三NMOS管N103的栅极输出第五输出信号S105，所述第五输出信号S105待机阶段是逻辑高电平，执行读操作阶段是逻辑低电平；

施加第二控制信号S102至第一PMOS管的源极及第二PMOS管P102的栅极，所述第二控制信号S102待机阶段是逻辑低电平，执行读操作阶段是逻辑高电平。

结合图4和图9，所述存储器的选择门驱动电路的具体工作过程如下：

当存储器以高速运行时，存储器从待机阶段跳转到执行读操作的阶段，其中所述存储器0-t₁内处于待机阶段，t₁-t₇内处于读操作字线准备阶段，t₇-t₈内处于读操作执行阶段，t₈之后是待机阶段，直至再次跳转至读操作阶段。因为第二控制信号S102为逻辑高电平，第二PMOS管P102的源极是逻辑高电平，所以第二PMOS管P102截止。而第三控制信号S103是逻辑低电平，所以第一PMOS管P101导通，而第一NMOS管N101截止，则第二控制信号S102把第四控制信号S104的电压上拉为逻辑高电平。

第四控制信号S104变为逻辑高电平后，因为第七控制信号S107的电压是0V，所以第二NMOS管N102导通，则第七控制信号S107通过所述第二NMOS管N102下拉第五输出信号S105的电压。

经过读操作位线准备阶段第四时间△t₄之后，第七控制信号S107的电压从0V下降为-1V。虽然读操作位线准备阶段第四时间△t₄不高于读操作字线准备阶段第一时间△t₁，第五输出信号S105处的负载很大，第五输出信号S105的电压变化的速度低于第四控制信号S104的信号，读操作位线准备阶段第四时间△t₄之后，第五输出信号S105在所述读操作位线准备阶段第四时间△t₄内从1.5V才被下拉到1.1V左右，仍然足以导通第三NMOS管N103。

但是因为第三控制信号S103是逻辑低电平，所述第一NMOS管截止， 所以即使此刻第三NMOS管导通，所述第七控制信号S107也无法通过第三NMOS管N103下拉第四控制信号S104的电压，而第二控制信号S102一直在通过第一PMOS管P101上拉第四控制信号S104的电压，也就是说，第四控制信号S104可以一直保持高电压，所以第二NMOS管N102就会一直导通，第七控制信号S107就可以一直通过第二NMOS管N102下拉第五输出信号S105，直到第五输出信号S105下降到目标电压，正确的执行读操作。

在具体实施中，如图10所示在本发明一实施例中，可以采用如下的控制装置对上述选择门驱动电路进行控制。所述控制装置1000可以包括：第一控制单元1001和第二控制单元1002；

所述第一控制单元1001，适于施加逻辑高电平至所述第二PMOS管的源极；

所述第二控制单元1002，适于施加第七控制信号至所述第二NMOS管的源极，所述第七控制信号在所述存储器为待机阶段及读操作字线准备阶段时为逻辑高电平，在所述存储器为读操作执行阶段时改变至逻辑低电平，读操作阶段包括所述读操作字线准备阶段和所述读操作执行阶段；

所述第三控制单元1003，适于施加逻辑低电平至所述第一PMOS管的栅极；

所述第四控制单元1004，适于施加第二控制信号至所述第二PMOS管的栅极，所述第二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

所述第五控制单元1005，适于施加所述第一控制信号至所述第四NMOS管的栅极。

采用上述电路，因为在从待机阶段跳转到读操作阶段的过程中，第一NMOS管N101会通过截止阻断第一PMOS管P101与第三NMOS管N103，从而消除了所述第一PMOS管P101和所述第三NMOS管N103之间的竞争，故可以正确地执行读操作。

在具体实施中，结合图4及图5，对于图4中示出的存储器的选择门驱动电路，在所述存储器以高速从读操作阶段跳转回待机阶段，具体的控制方法 流程如下：

第一控制信号S101被上拉为逻辑高电平，经过反相器之后，得到第二控制信号S102为逻辑低电平，因为第八控制信号S108是高电平，所以第二PMOS管P102导通。

因为第三控制信号S103是逻辑低电平，所以第一PMOS管P101导通，则第二控制信号S102下拉第四控制信号S104的电压，但是在读操作状态中第四控制信号S104的电压很高，所以此处虽然第四控制信号S104被一定程度下拉，只要所述第四控制信号S104的电压不低于预设阈值1.0V，就仍然足以使得第二NMOS管N102导通。

第二NMOS管N102导通之后，因为第七控制信号S107的电压从-1v跳转到0v，则第七控制信号S107就会通过所述第二NMOS管N102上拉第五输出信号S105的电压，且相对而言，逻辑高电压通过第二PMOS管P102上拉第五输出信号S105比所述第七控制信号通过第二NMOS管N102下拉第五输出信号S105的能力更强，所以第五输出信号S105的电压总体是增加的，但是因为第四控制信号S104下降的速度比较慢，所以在一定程度上，使得所述存储器从读操作阶段回复到待机阶段的速度较慢。

为了进一步提高所述存储器从读操作阶段回复到待机阶段的速度，本发明实施例对上述选择门驱动电路作了进一步的改进。如图6所示，本发明实施例的选择门驱动电路还可以包括：第四NMOS管N104；

所述第四NMOS管N104的栅极适于接收第一控制信号S101，所述第四NMOS管N104的源极连接所述第一NMOS管N101的源极，所述第四NMOS管N104的漏极连接所述第一PMOS管P101的漏极；

所述第一PMOS管P101的源极适于接收第二控制信号S102，所述第二控制信号S102为所述第一控制信号S101的反相信号。

在具体实施中，可以采用如下的控制方法对图6所示的存储器的选择门驱动电路进行控制：

施加第一控制信号S101至所述第四NMOS管N104的栅极，所述第一控制信号S101待机阶段是逻辑高电平，执行读操作阶段是逻辑低电平；

施加第六控制信号S106至第一NMOS管N101的源极及第三NMOS管N103的漏极及第四NMOS管N104的源极，所述第六控制信号S106待机阶段是逻辑高电平，执行读操作阶段是逻辑低电平；

施加所述第四控制信号S104至所述第四NMOS管N104的漏极。

结合所述图6及图9，为使本领域技术人员更好地理解和实现本发明，以下参照附图，通过具体实施例说明上述驱动电路的工作原理，所述存储器的选择门驱动电路及其控制方法的具体工作过程如下：

当存储器以高速运行时，如果它从读操作的阶段跳转到待机阶段时，第一控制信号S101是逻辑高电平，经过反相器之后，输出第二控制信号S102为逻辑低电平，又因为施加逻辑高电平至所述第二PMOS管的源极，所以所述第二PMOS管导通。

因为第三控制信号S103是逻辑低电平，所以第一PMOS管P101导通，而第一NMOS管N101截止，则第二控制信号S102通过所述第一PMOS管P101下拉第四控制信号S104的电压，但是在执行读操作阶段的时候，第四控制信号S104的电压很高，所以即使此时被所述第二控制信号S102下拉，所述第四控制信号S104的电压大小仍然足以使第二NMOS管N102导通。

所述存储器由执行读操作阶段跳转到待机阶段的同时，第七控制信号S107的电压从0v跳转到-1v，则第七控制信号S107通过第二NMOS管N102下拉第五输出信号S105的电压至0v，但是因为如上所述，第二PMOS管P102是导通阶段，所以第八信号S108会通过第二PMOS管P102上拉第五输出信号S105的电压。

因为如前所述第四控制信号S104已经被下拉了一个相对比较低的值，所以即使第二NMOS管N102是导通的，但是相对而言，所述施加在第二PMOS管的源极的逻辑高电平通过第二PMOS管P102上拉第五输出信号S105的能力更强，所以第五输出信号S105的电压整体呈现不断增加的趋势。

因为第一控制信号S101是逻辑高电平，所以第四NMOS管N104导通，第六信号S106被上拉到逻辑高电平，第三NMOS管N103就会导通，这样第七控制信号S107就会通过所述第三NMOS管N103和所述第四NMOS管N104 下拉所述第四控制信号S104的电压，所以所述第四控制信号S104的电压很快就会被下拉到使得所述第二NMOS管N102截止。

这样一来，最后就只有所述第八信号S108通过第二PMOS管P102上拉所述第五输出信号S105的电压，从而所述存储器可以迅速地从执行读操作阶段跳转回待机阶段。

在具体实施中，如图10所示在本发明一实施例中，可以采用如下的控制装置对上述选择门驱动电路进行控制。所述控制装置1000还可以包括：第六控制单元1006、第七控制单元1007、第八控制单元1008、第九控制单元1009、第十控制单元1010、第十一控制单元1011和十二控制单元1012；

所述第六控制单元1006，适于施加第九控制信号至所述第三PMOS管的栅极，所述第九控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

所述第七控制单元1007，适于施加逻辑高电平至所述第三PMOS管的源极。

所述第八控制单元1008，适于施加第十控制信号至第五NMOS管的栅极，所述第十控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

所述第九控制单元1009，适于施加第十一控制信号至所述第五NMOS管的源极，所述第十一控制信号在所述存储器为待机阶段时为是逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

所述第十控制单元1010，适于施加第十二控制信号至第六NMOS管的栅极，所述第十二控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

所述第十一控制单元1011，适于施加第十三控制信号至所述第六NMOS管的源极，所述第十三控制信号在所述存储器为待机阶段时为逻辑低电平，在所述存储器为读操作阶段时为逻辑高电平；

所述第十二控制单元1012，适于施加逻辑低电平至第七NMOS管的源极。

图7示出了本发明实施例中的又一种选择门驱动电路的结构的示意图。与上述实施例图6比较，不同在于，选择门驱动电路还可包括：第三PMOS管P103、第四PMOS管P104；

所述第三PMOS管P103的漏极连接所述第四PMOS管P104的漏极和所述第四NMOS管N104的栅极并作为第一控制端，所述第三PMOS管P103的源极连接所述第四PMOS管P104的源极；

所述第四PMOS管P104的栅极连接所述第一PMOS管P101的源极。

相应于图7，本发明又一实施例提供了存储器的选择门驱动电路的控制方法，所述控制方法包括：

施加所述第一控制信号S101至第一控制端；

施加高电平VDD至所述第三PMOS管P103的源极及第四PMOS管P104的源极；

施加第九控制信号S109至第三PMOS管P103的栅极，所述第九控制信号S109待机阶段是逻辑低电平，执行读操作阶段是逻辑高电平；

施加所述第二控制信号S102至第四PMOS管P104的栅极。

图7示出了本发明又一种实施例中的选择门驱动电路的结构的示意图。与上述实施例图6比较，不同在于，选择门驱动电路还包括：第五NMOS管N105、第六NMOS管N106和第七NMOS管N107；

所述第五NMOS管N105的漏极连接所述第四NMOS管N104的栅极，所述第五NMOS管N105的源极连接所述第六NMOS管N106的漏极；

所述第六NMOS管N106的源极连接所述第七NMOS管N107的漏极。

相应于图7，如图8，本发明示出了又一个实施例的存储器的选择门驱动电路的控制方法，所述控制方法包括：

施加所述第一控制信号S101至第五NMOS管N105的漏极；

施加第十控制信号S110至第五NMOS管N105的栅极，所述第十控制信号S110待机阶段是逻辑低电平，执行读操作阶段是逻辑高电平；

施加第十一控制信号S111至所述第五NMOS管N105的源极和第六NMOS管N106的漏极，所述第十一控制信号S111待机阶段是逻辑低电平，执行读操作阶段是逻辑高电平；

施加第十二控制信号S112至第六NMOS管N106的栅极，所述第十二控制信号S112待机阶段是逻辑低电平，执行读操作阶段是逻辑高电平；

施加第十三控制信号S113至所述第六NMOS管N106的源极及第七NMOS管N107的漏极，所述第十三控制信号S113待机阶段是逻辑低电平，执行读操作阶段是逻辑高电平；

施加所述第九控制信号S109至所述第七NMOS管N107的栅极

施加逻辑低电压VSS至第七NMOS管N107的源极。

图7及图8所述的控制信号：第九控制信号S109-第十三控制信号S113都是输入的控制信号，参考图8和图9，当存储器从待机阶段跳转到执行读操作阶段时，所述第九控制信号S109、第十控制信号S110、第十一控制信号S111、第十二控制信号S112、第十三控制信号S113都是逻辑高电平，因此所述第三PMOS管P103截止，所述第五NMOS管N105、第六NMOS管N106、第七NMOS管N107导通，从而控制第一控制信号S101至逻辑低电平；而当存储器从执行读操作阶段跳转到待机阶段时，所述第九控制信号S109、第十控制信号S110、第十一控制信号S111、第十二控制信号S112、第十三控制信号S113都是逻辑低电平，因此所述第三PMOS管P103导通，所述第五NMOS管N105、第六NMOS管N106、第七NMOS管N107截止，从而施加至所述第三PMOS管的源极的逻辑高电平则通过所述第三PMOS管上拉第一控制信号S101至逻辑高电平。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于以计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。