写辅助电路和存储单元的制作方法

本发明涉及静态随机存取存储器(static random access memory，SRAM)单元，更特别地，涉及一种用于操作存储单元的写辅助电路。

背景技术：

越来越多的电子设备要求存储装置(memory device)和存储单元(memory cell)能够以高速度操作。存储装置完成或执行不同的操作(如读操作、写操作以及擦除操作)来存储数据，检索(retrieve)存储数据(stored data)以及维持或管理存储数据等。在存储装置(包括多个存储单元)内执行这些操作的每个操作均需要一定量的执行时间或“周期”(cycle time)。然而，写操作周期(即执行一个写操作需要的时间段)最直接影响或决定存储装置可以操作的最大速度。

通常，存储单元由一个电压源偏压以及包括至少两个拉栅(pull-gate，PG)晶体管和至少两个上拉(pull-up，PU)晶体管。当数据写入存储单元时，其中一个PG晶体管接通以下拉(pull down)对应PU晶体管的高电压节点(由电压源供给)。换句话说，与电压源连接的该高电压节点将崩溃(collapse)。然而，若另一PU晶体管的高电压节点同时崩溃，则会发生写失败。此外，由于写失败和从存储单元读数据，这会需要更长的周期。因此，为了降低存储装置的周期时间，需要一种用于写数据到存储单元的写辅助电路，使该存储单元具有高操作速度。

技术实现要素：

有鉴于此，本发明的目的之一在于提供一种写辅助电路和存储单元，以解决上述问题。

在一实施例中，本发明提供一种写辅助电路，能够使用位线和位线条将数据写入存储单元中。该写辅助电路包括：箝位电路、第一耦合电路和第二耦合电路。箝位电路耦接至第一节点和第二节点，以使第一节点和第二节点的电压 不低于数据保持电压。第二节点不同于第一节点。第一节点和第二节点分别由第一电压源和不同于所述第一电压源的第二电压源提供电压，以及，第一电压源在第一节点处和第二电压源在第二节点处分别为存储单元供电。第一耦合电路连接在第一节点和位线之间。第二耦合电路连接在第二节点和位线条之间。当数据写入存储单元时，根据该数据，第一耦合电路和第二耦合电路之一者用于下拉第一节点和第二节点之一者的电压，而第一耦合电路和第二耦合电路之另一者用于将第一节点和第二节点之另一者的电压保持在电源供给电压电平。

在另一实施例中，本发明提供一种写辅助电路，能够使用位线和位线条将数据写入存储单元。该写辅助电路包括：箝位电路、第一感测放大器和第二感测放大器。箝位电路耦接至第一节点和第二节点，以使第一节点和第二节点的电压不低于数据保持电压。第二节点不同于第一节点，第一节点和第二节点分别由第一电压源和不同于第一电压源的第二电压源提供电压，以及，第一电压源在第一节点处和第二电压源在第二节点处为存储单元供电。第二感测放大器不同于第一感测放大器。第一感测放大器和第二感测放大器用于检测位线或位线条的电压，且对该电压进行放大，以及，根据该数据，第一感测放大器和第二感测放大器之一者用于下拉第一节点和第二节点之一者的电压，而第一感测放大器和第二感测放大器之另一者用于第一节点和第二节点之另一者的电压保持在电源供给电压电平。

在另一实施例中，本发明提供一种存储装置，该存储装置包括存储单元，能够使用位线和位线条写入数据至所述存储单元。该存储单元包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管。第一PMOS晶体管具有耦接至第一节点的漏极，耦接至左节点的源极，以及耦接至右节点的栅极，其中，所述第一节点由第一电压源提供电压。第二PMOS晶体管具有耦接至第二节点的漏极，耦接至所述右节点的源极，以及耦接至所述左节点的栅极，其中，所述第二节点由不同于所述第一电压源的第二电压源提供电压。第一NMOS晶体管具有耦接至所述右节点的栅极，耦接至所述左节点的漏极，以及耦接至地端的源极。第二NMOS晶体管，具有耦接至所述左节点的栅极，耦接至所述右节点的漏极，以及耦接至所述地端的源极。第三NMOS晶体管耦接在所述左节点和所述位线之 间，且具有耦接至字线的栅极。第四NMOS晶体管耦接在所述右节点和所述位线条之间，且具有耦接至所述字线的栅极。其中，所述第二电压源和所述第一电压源预充电至电源供给电压电平，根据所述数据，下拉所述第一节点和所述第二节点之一者的电压，而所述第一节点和所述第二节点之另一者的电压保持在所述电源供给电压电平。

采用本发明，存储单元能够以高速度进行操作。

附图说明

通过阅读后续的详细描述和实施例可以更全面地理解本发明，该实施例参照附图给出，其中：

图1是根据本发明提供的一种存储单元的电路图；

图2是根据本发明提供的一种存储装置200的示意图；

图3A和图3B分别示出了根据本发明提供的一种存储装置的部分示意图；

图4A和图4B分别示出了根据本发明提供的一种存储装置的部分示意图。

除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。

具体实施方式

以下描述为本发明实施的较佳实施例。以下实施例仅用来例举阐释本发明的技术特征，并非用来限制本发明的范畴。在通篇说明书及以下权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接至另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。

本发明提供一种用于写数据到存储单元的写辅助电路(write assist circuit)。存储单元阵列包括多个存储单元，该多个存储单元耦合在位线(bit line，BL)和位线条(bit line bar，BLB)之间。至少一个存储单元存储数据位。该多个存储单元可以是SRAM单元、只读存储(read only memory，ROM)单元或任何其它存储单元。为方便描述，以下实施例中的存储单元以SRAM单元为例，但应当说明的是，存储单元并不限于SRAM单元。

参照图1，示出了一种根据本发明提供的一种存储单元(如SRAM单元)100的电路图。为方便描述，本实施例中的存储单元以SRAM单元为例，但应当说明的是，本发明对存储单元的具体类型并不做任何限制。SRAM单元100包括两个PMOS(P-type metal oxide semiconductor)晶体管101和102以及多个NMOS(N-type metal oxide semiconductor)晶体管103～106。SRAM单元100的核心电路包括PMOS晶体管101、102(PU晶体管)和NMOS晶体管105、106(PG晶体管)，以及，该核心电路存储数据位。PMOS晶体管101(第一PMOS晶体管)耦接在节点N1(第一节点)和节点NA(左节点)之间，以及PMOS晶体管102耦接在节点N2(第二节点)和节点NB(右节点)之间，其中，第一电压源VDD1给节点N1供电(supply)，第二电压源VDD2给节点N2供电。在一实施例中，PMOS晶体管101和102分别具有分别连接至节点N1和N2的漏极，分别耦接至节点NA和节点NB的源极，以及分别耦接至节点NB和节点NA的栅极。

应当注意的是，第二电压源VDD2和第一电压源VDD1是不相同的，以及它们预先充电至电源供给电压电平(power supply voltage level)。特别地，第一电压源VDD1和第二电压源VDD2是分离的且彼此独立，但它们可以充电至相同的电压电平。因此，根据写入的数据，下拉节点N1和节点N2之一者的电压而节点N1和节点N2之另一者的电压保持在该电源供给电压电平。进一步地，在一实施例中，NMOS晶体管103(第一NMOS晶体管)和NMOS晶体管104(第二NMOS晶体管)分别具有分别耦接至节点NB和节点NA的栅极，分别耦接至节点NA和节点NB的漏极，以及分别耦接至地端GND的源极。此外，NMOS晶体管105(第三NMOS晶体管)耦接在节点NA和位线BL之间，且具有耦接至字线(word line，WL)WL的栅极。NMOS晶体管106(第四NMOS 晶体管)耦接在节点NB和位线条BLB之间，且具有耦接至字线WL的栅极。

当写入或存储数据位0至SRAM单元100时，位线BL可以具有逻辑低电压(logic low voltage)，以及，位线条BLB可以具有逻辑高电压(logic high voltage)。那么，可以启用(enable)字线WL以接通NMOS晶体管105和106，该NMOS晶体管105和106分别耦接位线BL和位线条BLB至节点NA和NB。因而节点NA的电压降低至位线BL的逻辑低电压，以及，节点NB的电压提高至位线条BLB的逻辑高电压。然而，由于节点NA的电压降低至位线BL的逻辑低电压，因此，最初由电压源VDD1偏压的节点N1的电压将被下拉(pull down)。不过，由电压源VDD2偏压的节点N2的电压仍然被保持在电源供给电压电平。

另一方面，当写入或存储数据位1至SRAM单元100时，位线BL可以具有逻辑高电压，以及，位线条BLB可以具有逻辑低电压。那么，可以启用字线WL以接通NMOS晶体管105和106，该NMOS晶体管105和106分别耦接位线BL和位线条BLB至节点NA和NB。因此，提高节点NA的电压至位线BL的逻辑高电压，以及，降低节点NB的电压至位线条BLB的逻辑低电压。由于降低节点NB的电压至位线条BLB的逻辑低电压，因此，最初由电压源VDD2偏压的节点N2的电压被下拉。然而，由电压源VDD1偏压的节点N1的电压仍保持在电源供给电压电平。同样地，通过利用图2所示的SRAM单元100，利用图2所示的写辅助电路来耦接第一节点和第二节点的电压，从而根据写入的数据，第一耦合电路和第二耦合电路之一者用于下拉节点N1和节点N2之一者的电压，而第一耦合电路和第二耦合电路之另一者用于将节点N1和节点N2之另一者的电压保持在电源供给电压电平。因此，节点N1和节点N2中只有一个节点的电压被下拉而节点N1和N2中的另一节点的电压被保持在电源供给电压电平。同样地，基于图3A与图3B所示的存储装置200或基于图4A与图4B所示的存储装置200，利用写辅助电路来放大第一节点N1或第二节点N2的电压，从而根据写入的数据，第一感测放大器和第二感测放大器之一者用于下拉节点N1和节点N2中的一个节点的电压，而第一感测放大器和第二感测放大器之另一者用于将节点N1和N2中的另一节点的电压保持在电源供给电压电平。因此，由两个独立的电压源VDD1和VDD2供给的SRAM100可以克服写失败问题。 此外，由于节点N1或N2的一个电压保持在电源供给电压电平，因此可以快速读出存储在SRAM单元100中的数据以改善操作存储装置的周期时间。

图2是根据本发明实施例提供的一种存储装置200的示意图。如图2所示，存储装置200包括：至少一个SRAM单元100、字线WL和写辅助电路。写辅助电路包括箝位电路(clamping circuit)220、第一耦合电路(coupling circuit)230、第二耦合电路240和预充电电路(pre-charge circuit)260。在一实施例中，箝位电路220耦接至节点N1和节点N2以使节点N1和N2的电压不低于数据保持(data-retention)电压。特别地，当数据位将写入所选择的SRAM单元(由其相应的字线和位线使能)时，与该所选择的SRAM单元邻近(next)的未选择的SRAM单元也会受到影响以及会丢失存储数据。因此，使用箝位电路220的安排，可以稳定可靠地存储已写入SRAM单元100的数据。

在一实施例中，如图2所示，箝位电路220包括PMOS晶体管222(第一箝位PMOS晶体管)和PMOS晶体管224(第二箝位PMOS晶体管)。PMOS晶体管222具有耦接至节点N1的源极，与该源极连接的栅极，耦接至箝位偏压节点(clamping bias node)NCL的漏极，以及与该漏极连接的基板(bulk)。此外，PMOS晶体管224具有耦接至节点N2的源极，与该源极连接的栅极，耦接至箝位偏压节点NCL的漏极，以及与该漏极连接的基板。箝位偏压节点NCL可以由电压源提供(supply)偏压，例如，第一电压源VDD1、第二电压源VDD2或另一电压源。在一实施例中，PMOS晶体管222的栅极和源极直接连接至节点N1，以及，PMOS晶体管224的栅极和源极直接连接至节点N2。

进一步地，第一耦合电路230设置在节点N1和位线BL之间，以及，第二耦合电路240设置在节点N2和字线条BLB之间。特别地，如图2所示，第一耦合电路230直接连接在节点N1和位线BL之间，以及，第二耦合电路240直接连接在节点N2和位线条BLB之间。当写入数据至存储单元时，根据该数据，第一耦合电路230和第二耦合电路240之一者用于耦接和下拉节点N1和N2之一者的电压，而第一耦合电路230和第二耦合电路240之另一者用于将节点N1和N2之另一者的电压保持在电源供给电压电平。例如，当写入数据位0至SRAM单元100时，位线BL将具有逻辑低电压。然后，第一耦合电路230耦接位线BL的逻辑低电压至节点N1。因此，节点N1的电压将被下拉，以及，节点N2 的电压保持不变(如保持在电源供给电压电平)。当写入数据位1至SRAM单元100时，位线条BLB将具有逻辑低电压。然后，第二耦合电路240耦接位线条BLB的逻辑低电压至节点N2。因此，节点N2的电压将下拉，以及，节点N1的电压保持不变(如保持在电源供给电压电平)。在一实施例中，第一耦合电路230和第二耦合电路240为电容(capacitor)。特别地，第一耦合电路230和第二耦合电路240是存储装置200内的寄生电容(parasitic capacitor)。

此外，写辅助电路还包括预充电电路260，该预充电电路260用于将第一电压源VDD1和第二电压源VDD2预充电至电源供给电压电平。如图2所示，预充电电路260包括PMOS晶体管262(第一充电PMOS晶体管)和PMOS晶体管264(第二充电PMOS晶体管)。PMOS晶体管262具有耦接至节点N1的源极，耦接至选择偏压节点(selection bias node)NS的栅极，耦接至充电偏压节点(charge bias node)NCB的漏极以及与该漏极连接的基板。PMOS晶体管264具有耦接至节点N2的源极，耦接至选择偏压节点NS的栅极，耦接至充电偏压节点NCB的漏极以及与该漏极连接的基板。在一实施例中，PMOS晶体管262的源极直接连接至节点N1，以及，PMOS晶体管264的源极直接连接至节点N2。充电偏压节点NCB可以由电压源提供电压，例如，第一电压源VDD1、第二电压源VDD2或另一电压源。

图3A和图3B示出了根据本发明提供的一种存储装置200的部分示意图，值得说明的是，图3A和图3B共同构成存储装置200。如图3A和图3B所示，存储装置200包括至少一个SRAM单元100、字线WL和写辅助电路。写辅助电路包括箝位电路220、第一耦合电路230、第二耦合电路240、选择电路(selection circuit)250、预充电电路260、第一感测放大器(sense amplifier)270、第二感测放大器280和门控NMOS晶体管(gated NMOS transistor)290。在一实施例中，第一感测放大器270和第二感测放大器280用于检测位线BL或位线条BLB的电压并对该电压进行放大，以及，根据写入的数据下拉节点N1和N2之一者的电压而将该节点N1和N2之另一者的电压保持在电源供给电压电平，该电源供给电压电平由预充电电路260提供。

例如，当写入数据位0至SRAM单元100时，位线BL可以具有逻辑低电压，以及，位线条BLB可以具有逻辑高电压。然后，第一感测放大器270和第 二感测放大器280检测逻辑低电压和/或逻辑高电压，并对上述电压进行放大，以及，下拉节点N1的电压而将节点N2的电压保持在电源供给电压电平。此外，当写入数据位1至SRAM单元100时，位线BL可以具有逻辑高电压，以及，位线条BLB可以具有逻辑低电压。然后，第一感测放大器270和第二感测放大器280检测逻辑低电压和/或逻辑高电压，并对上述电压进行放大，以及，下拉节点N2的电压而将节点N1的电压保持在电源供给电压电平。由于根据写入的数据，节点N1和节点N2中只有一个节点的电压将被下拉，而仍保持节点N1和N2中的另一节点的电压在电源供给电压电平，因此，写辅助电路可以克服写失败问题以及改善SRAM单元100的操作速度。

在一实施例中，第一感测放大器270包括PMOS晶体管272(第一放大PMOS晶体管)和PMOS晶体管274(第二放大PMOS晶体管)。PMOS晶体管272具有耦接至节点N1的源极，耦接至位线条BLB的栅极，耦接至箝位偏压节点NCL的漏极以及耦接至该箝位偏压节点NCL的基板。此外，PMOS晶体管274具有耦接至节点N2的源极，耦接至位线BL的栅极，耦接至箝位偏压节点NCL的漏极以及耦接至该箝位偏压节点NCL的基板。特别地，PMOS晶体管272的源极直接连接至节点N1，PMOS晶体管272的栅极直接连接至位线条BLB，PMOS晶体管274的源极直接连接至节点N2，以及，PMOS晶体管274的栅极直接连接至位线BL。在另一实施例中，第二感测放大器280包括NMOS晶体管282(第一放大NMOS晶体管)和NMOS晶体管284(第二放大NMOS晶体管)。NMOS晶体管282具有耦接至节点N1的漏极，耦接至位线条BLB的栅极，耦接至第三节点N3的源极。进一步地，NMOS晶体管284具有耦接至节点N2的漏极，耦接至位线BL的栅极以及耦接至第三节点N3的源极。在一实施例中，NMOS晶体管282的漏极直接连接至节点N1，NMOS晶体管282的栅极直接连接至位线条BLB，NMOS晶体管284的漏极直接连接至节点N2，NMOS晶体管282的栅极直接连接至位线BL。

特别地，第一感测放大器270和第二感测放大器280为互耦(cross-couple)装置。第一感测放大器270用于下拉和箝位(clamp)节点N1和N2之一者的电压，如将其中一个节点的电压下拉至某一电压电平，该电压电平大约等于电源供给电压电平减去(minus)PMOS晶体管272或274的阈值电压(threshold voltage)后所获得的电压电平值。第二感测放大器280用于下拉和箝位节点N1和N2之另一者的电压，如将该另一者的电压下拉至一电压电平，该电压电平大约等于两个NMOS晶体管282和284的阈值电压。相应地，第一感测放大器270和第二感测放大器280可以箝位节点N1或N2的电压至一电平，该电平位于NMOS晶体管282和284的阈值电压与电源供给电压电平减去两个PMOS晶体管272和274的阈值电压后所获得的电平之间。

此外，写辅助电路还包括预充电电路260，该预充电电路260用于将第一电压源VDD1和第二电压源VDD2预充电至电源供给电压电平。如图3A与图3B所示，预充电电路260包括PMOS晶体管262和PMOS晶体管264。PMOS晶体管262具有耦接至节点N1的源极，耦接至第四节点N4的栅极，耦接至充电偏压节点NCB的漏极以及与该漏极连接的基板。PMOS晶体管264具有耦接至节点N2的源极，耦接至节点N4的栅极，耦接于充电偏压节点NCB的漏极以及与该漏极连接的基板。例如，充电偏压节点NCB可以由电压源供给，例如，第一电压源VDD1、第二电压源VDD2或另一电压源。

在一实施例中，门控NMOS晶体管290具有耦接至节点N3的栅极和漏极，以及，耦接至不同于节点N3的节点N5(第五节点)的源极。门控NMOS晶体管290可以用于箝位节点N1或节点N2的电压。进一步地，选择电路250耦接至门控NMOS晶体管290，以使能第一感测放大器270和第二感测放大器280。如图3A与图3B所示，选择电路250包括NMOS晶体管，该NMOS晶体管具有耦接至选择偏压节点NS的栅极，耦接至节点N5的漏极以及耦接至地端GND的源极。应当注意的是，选择偏压节点NS可以触发选择电路250来使能第一感测放大器270和第二感测放大器280，该第一感测放大器270和第二感测放大器280位于所触发的选择电路250的相同列。换句话说，不是位于所触发的选择电路250的相同列的另一个第一感测放大器270和第二感测电路280将没被使能。因此，存储装置200可以更有效地操作以及节省更多电源。

箝位电路220、第一耦合电路230和第二耦合电路240已经在图2中进行了说明，此处不再重述。然而，应当注意的是，第一感测放大器270和第二感测放大器280以及第一耦合电路230和第二耦合电路240均用于辅助SRAM单元200的写操作。当第一耦合电路230和第二耦合电路240的耦合效应(coupling effect)不强或不明显时，第一感测放大器270和第二感测放大器280在存储装置200中起重要作用。进一步地，在一实施例中，存储装置200包括第一感测放大器270但不包括第二感测放大器280，以及，将节点N1或N2的电压下拉至电压电平，该电压电平大约等于电源供给电压电平减去两个PMOS晶体管272和274的阈值电压后所获得的电平。在另一实施例中，存储装置200包括第二感测放大器280但不包括第一感测放大器270，以及，将节点N1或N2的电压下拉至电压电平，该电压电平大约等于两个NMOS晶体管282和284的阈值电压。

图4A和图4B示出了根据本发明提供的一种存储装置200的部分示意图，值得说明的是，图4A和图4B共同构成该存储装置200。与图3A与图3B所示的电路图相比，图4A和图4B所示的存储装置200还包括NMOS晶体管292A(第一自动箝位(auto-clamp)NMOS晶体管)和NMOS晶体管292B(第二自动箝位NMOS晶体管)，但不包括门控NMOS晶体管290。NMOS晶体管292A具有耦接至节点N1的栅极，耦接至节点N3的漏极以及耦接至不同于节点N3的节点N6(第六节点)的源极。NMOS晶体管292B具有耦接至节点N2的栅极，耦接至节点N6的漏极以及耦接至不同于节点N6的节点N7(第七节点)的源极。NMOS晶体管292A和292B串联连接。由于NMOS晶体管292A和292B的栅极连接至电压源VDD1和VDD2，因此，它们可以用于自动箝位节点N1或节点N2的电压。进一步地，NMOS晶体管292A和292B的箝位速度快于门控NMOS晶体管290的箝位速度。此外，箝位电路220、第一耦合电路230、第二耦合电路240、选择电路250、预充电电路260、第一感测放大器270和第二感测放大器280已经在图3中进行了说明，此处不再重述。

尽管已经对本发明实施例及其优点进行了详细说明，但应当理解的是，在不脱离本发明的精神以及权利要求书所定义的范围内，可以对本发明进行各种改变、替换和变更。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。