具备子区块抹除架构的存储器的制作方法

本发明涉及高密度存储器装置，且特别涉及包含三维阵列的存储器装置。

背景技术：

随着集成电路中装置的关键尺寸缩小至一般存储单元技术的极限，设计者已留意用于堆叠存储单元的多个平面的技术，以达到较大的存储容量及达到较低的每位成本。举例来说，Lai等人的薄膜晶体管科技已应用于电荷捕捉存储器技术，Jung等人在2006年12月11-13日的IEEE国际电子装置会议的“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory”，2006年12月11-13日的IEEE国际电子装置会议的“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”。

提供垂直NAND串于电荷捕捉存储器技术的另外结构，描述在Katsumata等人在2009年于VLSI科技文摘研讨会的技术论文“Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices”。Katsumata等人所述的结构包含垂直NAND栅极，使用介电电荷捕捉技术以创造存储位置于各栅极/垂直通道界面。存储器结构可被设置为直线垂直NAND，并具有一行半导体材料被设置为用于NAND栅极的垂直通道，其中一低选择栅极用于连接至邻近基板的一共同源极线，其中顶部的一高选择栅极用于连接至位线。多个水平字线使用平面字线层而被形成，平面字线层与这些列交错，形成所谓的环绕式栅极(gate-all-around)单元。替代地，Katsumata等人的存储器结构可被设置使得邻近的两列环绕式栅极单元被连接在底部，以形成U形NAND串，其中一行顶部的第一选择闸作用如同串选择栅极，及邻近一行 顶部的第二选择闸作用如同地选择栅极。另请参照Komori等人2008年12月在电子装置会议(Electron Devices Meeting,IEDM)的“Disturbless Flash Memory due to High Boost Efficiency on BiCS Structure and Optimal Memory Film Stack for Ultra High Density Storage Device”。

其他方式已经揭露垂直栅极技艺，如发明人Chen等人在2013年8月06的美国专利第8,503,213号，标题为“Memory Architecture Of 3D Array With Alternating Memory String Orientation And String Select Structures”。

对于传统NAND快闪架构而言，“区块”定义为包含NAND串的实体群组，NAND串配置在一组位线(bit line,BLs)与一共同源极线(common source line,CSL)之间，并具有一组交错的字线(word line,WLs)。请参照发明人Lee于2013年10月24日被发表的美国申请案第2013/0279251号，标题为“Novel Shielding 2-Cycle Half-Page Read And Program Schemes For Advanced Nand Flash Design”。在NAND闪存中，各NAND串包含：第一开关，通常称为串选择开关，用于连接一被选NAND串至一对应的位线；第二开关，通常称为一地选择开关，用于连接被选NAND串至共同源极线。此处共同源极线可称为参考线(reference line,RL)，有鉴于其可被偏压而作用如同源极或漏极，依照所施加的偏压设置。依此处配置的第二开关可参照为参考选择开关，有鉴于连接NAND串的参考线除了单纯接地之外，可以多种方式而被偏压。

各NAND串的串选择开关及参考选择开关的控制信号呈现出3D结构的结构性复杂度。举例来说，区块中共享一位线的这些NAND串必须是至少一SSL以用于各者。用于第二开关的控制信号通常称为接地选择线GSL，且此处可称为参考选择线RSL。NAND串的区块已被配置在现有技术中，其中所有的第二开关共享单一RSL。此作法实质上降低参考选择线RSL结构的复杂度，并降低存储器中所需的信号布线量。

在典型运作中，抹除(erase,ERS)单位通常对应至一区块，也就是所谓的“区块抹除”。在ERS运作期间，与区块交错的这些WL被施加相同的偏压，且位在实现存储器区块的2D阵列的基板井内，位线及共同参考线适当地偏压以使得相同区块内的所有单元的临界电压(threshold voltage,Vt)被降低至抹除临界电平之下。区块抹除典型地抹除共享一共同参考选择线 RSL的所有NAND串，并因而连接至共同参考线RL而成为一个单位。如此，可用于抹除的偏压设置受到结构限制，因结构需要相同的共同源极线偏压被施加至区块中的所有NAND串。

对于给定的芯片容量而言，大区块尺寸(ERS单位)表示阵列设置中的小数量区块。然而，一些内存管理运作如垃圾收集(garbage collection)及平均抹除(wear leveling)，运作在抹除区块单位。小数量的大区块会增加区块电平内存管理的使用时间。对于一给定的存储器容量而言，小数量的大区块可能需要更多的运作以用于在各区块上的内存管理。并且，运作在区块边界上的内存管理程序(routine)需要抹除与编程运作以四处移动数据，而编程与抹除周期消耗了存储单元的周期容忍度。因此，区块大小在多种方面可直接影响产品的性能。

有关抹除区块大小的问题的处理方式描述于发明人Kuo-Pin Chang、Hang-Ting Lue、Wen-Wei Yeh共同拥有并于2015年3月13申请的在审查中的美国专利申请案第14/643,907号，标题为“Forced-Bias Method In Sub-Block Erase”(MXIC 2148-1)，以及发明人Kuo-Pin Chang共同拥有并于2015年3月25申请的在审查中的美国专利申请案第14/668,728号，标题为“Page Erase In Flash Memory”(MXIC 2149-1)。

因此，一种需求在于针对3D存储器提供架构与运作方法，使存储器不会牺牲存储器容量，并同时支持较小的抹除单位。

技术实现要素：

提供一种存储器装置，具有的结构支持在包含多个区块的NAND存储器中的子区块抹除。多个区块中的各区块耦接至一组Y参考线，其中Y为2或更大。该多个区块中的各区块包括一单一参考选择线RSL，可操作以连接该区块中的各子区块至该组Y参考线中的一对应的参考线。控制电路可被包含在装置之中，并被配置为此处所述的抹除方法以抹除被选区块中的被选子区块。

在抹除方法中，控制器可响应于一指令执行一抹除运作以抹除一被选区块中的被选子区块。此抹除运作可包含应用一抹除偏压设置，包括：第一偏压(如-2V)，在一参考选择线上，该参考选择线耦接至该被选区块的一 组Y子区块中的所有这些NAND串；第二偏压(如+18N)，在该被选区块中的这些Y参考线的一被选Y参考线上；及第三偏压(如浮接或+2V)，在这些Y参考线的至少一未选参考线上。此处所述的抹除偏压设置造成栅极引致漏极漏GIDL电流在该被选子区块的这些NAND串之中，并抑制一未选子区块的这些NAND串之中的GIDL电流。抹除偏压设置可包含施加一共同偏压(如0V)至该区块中的所有字线。抹除偏压设置可包含浮接该区块所耦接的位线及串选择线。

此处所述实施例包含使用介电电荷捕捉结构所实现的存储单元。在这些实施例中，抹除偏压设置可被配置以引致空穴隧穿(hole tunneling)以抹除该被选子区块之中的这些存储单元。

提出一种NAND存储器，包括多个区块的存储单元、位线、字线、及参考线。该多个区块中的各区块可操作地被耦接至一组X位线BL(x)、一组Z字线WL(z)、及一组Y参考线RL(y)，其中Y为2或更大。各区块包括一阵列NAND串。该阵列中的各NAND串包括多个存储单元耦接至该组Z字线的各字线WL(z)。该阵列中的这些NAND串具有对应的多个串选择开关及参考选择开关。各区块包括串选择线组，包含N个串选择线耦接至该区块的阵列中对应的多个列内的NAND串的串选择开关。该串选择线组中的各串选择线SSL(n)被配置以控制该阵列的这些NAND串的一行内的这些串选择开关，以选择性的连接至该组X位线之中的对应的位线BL(x)。参考选择线RSL耦接至该区块的所有NAND串的这些参考选择开关，该参考选择线RSL被配置以控制这些参考选择开关，以连接该阵列的Y个子区块中的NAND串至该组Y参考线的对应的多个参考线RL(y)。

NAND存储器可使用多种NAND串结构而被实现。举例来说，在一实施例中，NAND串可被垂直设置而具有多个字线电平，其中用于各NAND串的一个字线在各字线电平之中，这些串选择线在高于这些字线电平的一高电平，而该参考选择线在低于这些字线电平的一低电平。在另一例中，这些NAND串垂直配置为U形而具有多个字线电平，其中用于各NAND串的两字线(一字线用于U形的下降脚，另一字线用于U形的上升脚)在各字线电平之中。这些串选择线设置在高于这些字线电平的一高电平，而该参考选择线设置在该高电平或高于这些字线电平的另一电平。偏压电 路可被包含在存储器装置之中，以应用如上所述的子区块抹除偏压设置。偏压电路可被配置以应用子区块抹除偏压设置至，包括相同的偏压至区块中的每个NAND串的位线、相同的偏压至区块中的每个NAND串的串选择线、相同的偏压至区块中的每个NAND串的字线、及相同的偏压至区块中的每个NAND串的地选择线，并应用第一偏压在被选子区块的参考线上，及第二偏压在一个或多个未选子区块的一条或多条参考线上。

提出一种3D垂直NAND结构，其中该多个区块中的各区块包括：多堆导电带，该多堆包括偶数堆与奇数堆；及多个有源柱(active pillar)，设置在偶数及奇数堆导电带之间。这些有源柱包括偶数及奇数垂直通道膜(channel film)，具有外表面及内表面，定义多层阵列的界面区域在这些偶数及奇数垂直通道膜的外表面、与对应的偶数及奇数堆导电带的导电带的交叉点上。该偶数及奇数垂直通道膜连接以形成一电流路径，从该偶数垂直通道膜的一高端至一低端，并从该奇数垂直通道膜的一低端至一高端，以形成一U形路径。一3D阵列的NAND串设置在区块的结构之中，包括多个偶数存储单元及多个奇数存储单元，这些偶数存储单元在这些界面区域中经由这些有源柱及这些偶数堆导电带而可存取，这些奇数存储单元在这些界面区域中经由这些有源柱及这些奇数堆导电带而可存取。在一给定的有源柱内的这些奇数及偶数存储单元串连连接为一单一NAND串。在这些偶数堆的高电平的多个导电带可被配置为该区块的一组串选择线内的这些串选择线。在这些奇数堆的高电平的多个导电带可被一起连接并配置为该区块的单一参考选择线。在偶数及奇数堆之中电平的多个导电带可被配置为NAND串的字线。在区块的阵列中的NAND的子区块可被配置以连接至该组Y参考线中对应的参考线。3D垂直NAND结构可被实现在具有控制器的装置上，以执行如上所述的抹除运作。

提出不同的参考线区块结构，以提供较小的抹除单位。所述技术提供一些特点，包含如下：

(1)子区块抹除

(2)浮接BL抹除

(3)不同的共同源极线(参考线)区块

(4)依区块的3D NAND RSL解码

(5)依子区块的3D NAND抹除运作

附图说明

图1为3D垂直NAND存储器的范例结构，具有U形NAND串形成于薄膜信道内，配置用于子区块抹除。

图2为参照图1的3D NAND的字线、SSL及RSL结构的布局示意图。

图3为3D垂直NAND存储器的范例结构，具有独立双栅极NAND串形成于薄膜信道内，配置用于子区块抹除。

图4为参照图3的3D NAND的字线、SSL及RSL结构的布局示意图。

图5为参照图1及图2所述而实现的U形垂直NAND串的示意图，包含参考选择线。

图6为参照第3图及第4图所述而实现的垂直独立双栅极NAND串的示意图，包含偶数及奇数参考选择线。

图7为依照现有的包含多个区块及全局参考线的存储器的简易方块图。

图8为参照图1及图2所述而实现的U形NAND串的一部分区块的示意图，具有单一参考线。

图9为包含多个区块及两子区块参考线的存储器的简易方块图。

图10为参照图1及图2所述而实现的U形NAND串的一部分区块的示意图，具有用于此区块的两个子区块参考线。

图11为具有两子区块参考线的NAND中的一区块的剖面示意图，共同一共同串选择线，标示为子区块抹除偏压设置。

图12为使用图11的偏压设置的用于抹除运作的时序图。

图13为参照图11及图12表示抹除运作的效果的临界电压对比时间的示意图。

图14为包含多个区块及四个子区块参考线的存储器的简易方块图。

图15为参照图1及图2所述而实现的U形NAND串的一部分区块的示意图，具有用于此区块的四个子区块参考线。

图16为可使用在3D NAND存储器的一种数据存储结构。

图17为包含用于子区块除的3D存储器阵列的集成电路存储器的方块图。

附图标记说明

118、128：位线接点

119、129：参考线接点

121-Even：偶数NAND串

121-Odd：奇数NAND串

125：水平参考线段

126：中间参考线导体

127：图案化导体的接点

131：第一开关

132：第二开关

134：底部

135：辅助栅极结构

214、215：第一着陆区域

216、217：第二着陆区域

249、549、749：存储器

250：参考线的导体

251(N)、251(N-1)、251(1)、251(0)、551(0)、551(1)、551(N-1)、551(N)、751(0)、751(1)、751(N-1)、751(N)：列译码器

260：有源柱

261、262、2021、2031、2041、2085、2086：中间层导体

263、265：SSL线

264、266：着陆接垫区域

398：位线BL(x)

399：位线BL(x+1)

400、401、402、403：U形NAND串

405：RSL导体

406：单一区块参考线RL

498：位线BL(x)

499：位线BL(x+1)

500、502、501、503、800、801、802、803、804、805、806、807： NAND串

505：参考选择线RSL

510：子区块参考线RL(y)

511：参考线RL(y+1)

550-1：第一参考线

550-2：第二参考线

600、601、602、603：时间点

610、611：曲线

612：时间点t(ERS1)

613：时间点t(ERS2)

750-1：第一参考线

750-2：第二参考线

750-3：第三参考线

750-4：第四参考线

798：位线BL(x)

799：位线BL(x+1)

810：参考线RL(0)

811：参考线RL(1)

812：参考线RL(2)

813：参考线RL(3)

815：RSL导体

901：集成电路

905：数据总线

910：控制器

912：指令译码器

920：方块

930：总线

940：SSL/RSL/WL译码器

945：SSL(n)/RSL(m)/WL(z)线

960：存储器阵列

962：线段

965：位线BL(x)

980：感测放大器及编程缓冲电路

991：输入/输出电路

993：数据线

1101：隔离基板

1101-1、1101-2：参考导体

1105：氮化硅的顶层

1121、1122、1123、1124、1125：导电带与隔离层

1130、6052、6057：阻隔层

1131：电荷存储层

1132：通道层

1140-O：第二半导体膜(奇数带)

1140-E：第一半导体膜(偶数带)

2011：间隔

2012：隔离材料

2040：第二导体

2050、2051、2052：位

2060：第一位线导体

2061：第二位线导体

2062：第三位线导体

2069：电路路径

2070、2074、2078：薄膜半导体层的部件

2071、2073、2075、2079：薄膜晶体管的部件

2080：线

2099：绝缘区域

5000：第一区块

5001：第二区块

5002：垂直有源柱

5010、5011、5012：接垫

5013：隔离结构

5015、5016：中间层导体

5020、5021、5022、5023、5024：导电带

5062、5063、5064、5065：位线

6050：垂直信道结构

6050a：信道结构的表面

6053、6054、6055：隧穿层

6056、6059：电荷存储层

6058：栅极材料层

AG：辅助栅极

B1、B2、B3、B4、B5、B6、Block<0>、Block<1>、Block<N-1>、Block<N>：区块

BL(x)、BL(x+1)、BL(x+2)：位线

RL(y)、RL(y+1)、RL(0)、RL(1)、RL(2)、RL(2)：子区块参考线

RSL、RSL(0)、RSL(1)、RSL(N)、RSL(N+1)：参考选择线

SSL、SSL(n)、SSL(n+1)、SSL0、SSL1、SSL2、SSL3：串选择线

WL、WL(i+1)、WL(i-1)、WL(z)、WL(z-1)、WL0、WL1、WL2、WL3：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1为3D NAND存储器的示意图，如详细描述于2015年3月03申请的共同拥有及审查中的美国专利申请案第14/637,204号，标题为“U-Shaped Vertical Thin-Channel Memory”，其申请案合并此处说明。

图1所示的存储器装置，其中多个堆的导电带与隔离层1121-1125交错，并设置在隔离基板1101上。这些堆由不同凹槽(trench)所分开。第一及第二堆的导电带具有侧壁在分开这些堆的凹槽的第一及第二侧边上。包含存储层的数据存储结构形成在凹槽内的这些带的侧壁上。

存储层可包含多层数据存储结构，如所述包含通道层1132、电荷存储 层1131、及阻隔层1130。在一较佳范例中，存储层参照图16而被实现并说明如下。

垂直信道结构设置在介于第一及第二堆之间的凹槽内的存储层上。各垂直信道结构包含第一半导体膜1140-E(偶数带)在偶数堆内、及第二半导体膜1140-O(奇数带)在奇数堆内，且被垂直设置而接触在凹槽的对侧边上的数据存储结构。偶数及奇数带电性连接于凹槽的底部。半导体膜的内表面由隔离结构所分开，隔离结构于此例中包含一层隔离材料(如2012)及一间隔(如2011)在存储单元的区域中。对于薄信道的实施例而言，垂直信道结构内的偶数及奇数半导体膜具有的厚度为10nm或更小。

第一堆内的一上带配置为第一开关的栅极，如SSL开关，具有通道在第一半导体膜内，第二堆内的一上带配置为第二开关的栅极，如RSL开关，具有通道在第二半导体膜内。第一堆及第二堆内的中间带配置为字线WL。第一堆及第二堆内的底带配置为辅助栅极AG。一个或多个图案化导体层覆盖(overlie)在这些堆上。第一中间层连接器连接第一导体2060(如位线BL(x))至有源柱中的第一半导体膜的顶表面。第二中间层连接器连接第二导体2040(如参考线RL(y))至垂直信道结构中的第二半导体膜的顶表面。再者，设置在相同第一及第二堆之间的额外的垂直信道结构配置使得沟槽(trench)的第二侧边上的这些第二半导体膜电性连接，并可共享以连接至相同的参考线。在一些实施例中，第二半导体膜图案化使得沿着单一堆的部分的垂直信道结构连接至对应的参考线。更者，在相同第一及第二堆之间的额外的垂直信道结构配置使得沟槽的第一侧边上的这些第一半导体膜电性分离，并可使用单独的中间层连接器(如第三中间层连接器)而个别地连接至不同的位线。

在第三堆及第二堆之间的垂直信道结构包含第一半导体膜及第二半导体膜，第一半导体膜沿着第二堆及第三堆之间的第二堆的侧壁上的沟槽的第一侧上，第二半导体膜沿着第三堆及第二堆之间的沟槽的第二侧上。第三堆及第二堆之间的垂直信道结构的第一半导体膜可连性连接(通过部件2071)至第一堆及第二堆之间的垂直信道结构的第二半导体膜。

图1显示U形NAND串的电流流动的电路路径2069，U形NAND串连接在参考线RL(y+1)及位线BL(x)之间。此结构显示多个有源柱在对应 的偶数及奇数堆的导电带之间。这些有源柱包含具有外表面及内表面的半导体膜。外表面设置在对应的偶数及奇数堆侧壁上的数据存储结构上，形成3D阵列的存储单元。这些存储单元连接以形成电流路径从偶数垂直信道膜的上端至下端，并从奇数垂直通道膜的下端至上端。

图1所示的3D NAND存储结构包含第二图案化导体层，例如制造流程中的金属层，包含导体2060、2061、2062在配置为在此例中的位线BL(x)、BL(x+1)及BL(x+2)的中间层导体上面。如第1图所示，薄膜半导体层的部件2070连接至沿着一列在有源柱内的NAND串的RSL侧边上的垂直通道膜，并通过中间层连接器连接至第二图案化导体层内的导体2040，配置为第一子区块参考线RL(y)。相仿地，薄膜半导体层的部件2071连接至沿着一列在有源柱内的NAND串的RSL侧边上的垂直通道膜，并通过中间层连接器连接至第一图案化导体层内的导体，配置为第二子区块参考线RL(y+1)。薄膜半导体层的部件2073及2079连接至沿着一行在有源柱内的NAND串的SSL，并通过中间层连接器连接至第一位线导体2060。薄膜半导体层的部件2075及2079连接至沿着一行在有源柱内的NAND串的SSL，并通过中间层连接器连接至第二位线导体2061(BL(x+1)。薄膜半导体层的部件2074及2078连接至沿着一行在有源柱内的NAND串的SSL，并通过中间层连接器连接至第三位线导体2062(BL(x+2)。

图2为包含图1所示的U形NAND串的存储器阵列的多个3D区块NAND的布局示意图。在所示布局中，六个区块B1-B6配置为多列。沿着这些列，这些区块布局为镜像格式。多堆的导电带内的上层的图案被显示，其中导电带延伸自与区块内其他导电带共享的着陆垫(landing pad)区域。多堆内的中间及下层具有相同布局，且可被形成在相同的图案化步骤中，例外的是配置为SSL线的导电带被切除以提供给个别的接点。各区块包含：与第一着陆区域(如区域214、215)分离并从第一着陆区域延伸的多个带，第一着陆区域配置为SSL线，并位在偶数字线之下；与第二着陆区域(如区域216、217)分离并从第二着陆区域延伸的多个带，第二着陆区域配置为RSL线，并位在奇数字线之下。着陆区域可支持邻近区块中的多个带。因此，着陆区域216用于布局在区块B1及B2内的镜像中的导电带。在此例中，RSL线分享于镜像区块B1及B2之间。在其他实施例中，用于RSL 线的顶着陆区域可被分割，提供独立的RSL译码以用于镜像区块(如B5、B6)。着陆区域214用于布局在区块B2及B3内的镜像中的SSL侧上的导电带。

这些堆的上层的SSL线区分为个别的着陆区域。因此，举例来说，区块B5内的SSL线263连接至着陆接垫区域264，区块B4内的SSL线265连接至着陆接垫区域266。中间层导体由符号262表示，连接至对应的SSL着陆区域(如264、266)。再者，示意图所示的中间层导体行经此堆的上层，以形成各别的连接处至例如是梯状方式的基底(underlying)层的各层。因此，RSL接垫(如在着陆区域216上)包含八个中间层导体，一个用于顶层，六个用于包含奇数字线的中间层导体，而一个用于可包含如辅助栅极、哑字线或另外字线的底层。SSL接垫(如在着陆区域215上)包含不同的中间层导体用于各个SSL着陆区域(如266)，及七个中间层导体用于连接至基底层，包含六个用于包含偶数字线的中间层导体，与一个用于底层。

延伸自RSL区域(如217)的导电带布局为交叉指形(interdigitated)，具有导电带延伸自SSL区域(如215)。如标示区块B6所示，此堆的上层包含五个RSL线共同耦接至具有RSL着陆区域217的接垫，及四个SSL线SSL0-SSL3。

此结构支持有源柱的阵列的形成，布局如标示区块B1所示。在区块B1中，有源柱由符号260所表示，其用于连接至位线的中间层导体由符号261所表示。用于连接至子区块参考线的中间层导体并未显示以减少图式拥挤。一列四个有源柱沿着各SSL线的下侧而被排成阵列，四个有源柱沿着各SSL线的下侧而被排成阵列并偏移校正(offset)于SSL线的上侧上的有源柱的水平方向，以位线作间距，故有八个有源柱在各SSL线上，四个位在各侧边，各个被配置以连接至不同的位线。在此六层导电带布局的字线的数量，一个提供RSL及SSL线，一个提供辅助栅极，允许四层的字线。如此，各有源柱内的U形NAND串包含八个存储单元排列成串。导电带的层的数量为一因子，用于决定U形NAND中内存储单元的数量。各SSL线上的有源柱的数量决定可从此架构内单一区块同时被连接至位线的存储单元的数量。

此结构支持子区块抹除，详如后述，其中在被选区块(如区块B6)中的 被选子区块可通过应用抹偏压设置而被抹除，此偏压设置相同于用于区块内的位线、所有SSL线、RSL线、及所有字线的偏压设置，而这些子区块之间不同之处在于使用不同的偏压至参考线RL(y)与RL(y+1)。

图3为使用独立双栅极NAND串的另一NAND结构，配置用于子区块抹除，如详细描述于2015年3月03由Lue申请的共同拥有及审查中的美国专利申请案第14/637,187号，标题为“Vertical Thin-Channel Memory”(MXIC 2147-1A)，其申请案合并此处说明。

此结构包含多堆的导电带与隔离层交错，隔离层形成在基板内的参考线结构。参考线结构包含第一参考线导体1101-1及第二参考线导体1101-2(如半导体基板内的导电井，或在基板上的图案化导电层)，由绝缘区域2099所分开。参考线结构1101-1及1101-2耦接至对应的中间层导体2085及2086，配置为不同的子区块参考线RL(y)及RL(y+1)，用于结构内的NAND串的区块。这些中间层导体2085及2086配置为加长的侧壁而平行于多堆的导电带，延伸至参考线导体1101-1及1101-2的表面。在其他实施例中，中间层导体2085及2086可包含导电材料如钨或其他金属。再者，中间层导体2085及2086可包含掺杂后的半导体材料。中间层导体2085及2086可设置邻近阵列的区块内多个堆的各区块。再者，在一些实施例中，中间层导体可设置在多个堆的区块内，如必须例如替换这些堆导电带的一者为一导电材料，或通过使用一列垂直信道结构为连接器连接至参考线导体1101-1及1101-2。

这些堆包含导电带的底平面(RSL)、多个导电带的中间平面(WL)、及导电带的顶平面(SSL)。多个中间平面可包含Z平面，范围从堆的0至Z-1。此例中，氮化硅的顶层1105设置在各堆上。虽未显示，导电带通过接垫而被连结(如图4所示)，且可被定义在用于蚀刻这些堆的图案中。这些堆包含隔离材料层以将导电带相互分开，并将参考导体1101-1及1101-2分开。

垂直信道结构设置在偶数及奇数堆之间。在此例中，垂直信道结构设置在偶数及奇数堆之间。垂直信道结构包含作用如同垂直信道膜的偶数及奇数半导体膜，具有外表面及内表面。这些外表面设置在位于对应的偶数及奇数堆的侧壁上的数据存储结构上，并接触数据存储结构，形成3D阵 列的存储单元。这些内表面由隔离结构所分开，隔离结构在此例中包含一层隔离材料(如2012)及一间隙(如2011)于存储单元的区域中。对于薄信道实施例而言，垂直信道结构中的偶数及奇数半导体膜的厚度为10nm或更小。

此例中，此结构包含位2050、2051、2052经由中间层导体(如2041、2031、2021)接触至对应列的垂直信道结构。

图3包含线2080，所示电流路径以存取在垂直信道结构的一侧边上的垂直信道膜内的存储单元。电流路径行经中间层连接器2085至参考线导体1101-2。从参考线导体1101-2，电流路径行经中间层导体2085至此堆上的图案化导体层内的另一参考线导体(未示出)。

图4为这些堆的导电带的布局图，如使用与图3相似的垂直薄通道的子区块参考线RL(y)及RL(y+1)的参考线中间层导体、与集成电路的一例的位线。在图4中，第一区块5000及第二区块5001被示出。椭圆形(如5002)所表示的垂直有源柱、及分开有源柱的隔离结构由矩形5013所表示。

这些堆的导电带的上层包含串选择线SSL。在所示实施例中，区块5000内的五个导电带5020、5021、5022、5023、5024提供SSL线SSL0至SSL3。区块5001与区块5000共享接点结构5011。如所显示，区块5000内的SSL0包含导电带5020及导电带5024。导电带5020下缘的有源柱、及导电带5024上缘的有源柱提供一对存储单元，由SSL线所控制，并连接至不同的位线5062-5065(区块5000上的一些位线因示例性目的而被移除)。举例来说，位线5062连接至邻近SSL0的导电带5024的有源柱。位线5063连接至邻近SSL0的导电带5020的有源柱。

字线及RSL线形成在多堆的基底层内，并被此例的SSL线所遮掩(obscure)。字线及RSL线终止于对应的接垫5010、5011、5012内，其中梯形接点结构被实现以提供中间层连接各层至基底图案化导体。基底图案化导体可提供字线带(word line strapping)在多堆下的图案化金属层内，以降低跨越多个区块的字线延迟的电阻值。在范例实施例中，字线带的梯形接点可沿着此结构而被周期性地间隔。举例来说，梯形接点可沿着多区块每100μ而被放置。在其他实施例中，间隔可视特定实作的需求而采用其他间距。

连接至基底参考导体RL(y)及RL(y+1)的中间层导体5015、5016设置在对应区块的此多堆的导电带的外面。因此，中间层导体5015、5016的布局由区块布局开销(overhead)所吸收，而非区块内的结构所吸收。因此，对于这些地点的描叙目的，多堆的导电带可表示为具有外部堆及内部堆的特性。中间层导体5015、5016设置在各区块此多堆的导电带的外部堆外面，并终止于共同梯形接点结构(如接垫5011)。

在给定区块内的SSL线的数量可以更多，例如是16或32。相仿地，位线的数量可以更多以配合特定实作。

给定区块内的RSL线具有的图案匹配字线的布局，所以各区块内所有的NAND串共同单一个梳状(comb shape)RSL导体。在此例中，两区块5000与5001包含这些区块之间共享的单一RSL导体，在其他实施例中，通过分割梯形接点，各区块可被提供本身所用的RSL导体。

在此例中，区块的共同的RSL线平行连接所有NAND串至他们对应的子区块参考线RL(y)或RL(y+1)。

用于子区块抹除的抹除偏压设置可被应用至如图3及图4所示的结构，其中应用的偏压相同于所有位线、相同于所有SSL线、及相同于所有字线的偏压，并配置给区块的RSL导体，而子区块参考线RL(y)或RL(y+1)接收不同偏压以引致子区块抹除或抑制子区块抹除。

图5为参照图1及图2的结而实现的U形NAND串的示意图。在替代性的U形NAND串结构详如Katsumata等人如上的刊物(2009年技术论文的VLSI科技文摘研讨会“Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices”)，其刊物合并此处说明。

如图5所示的U形NAND串连接在用于位线BL(x)的位线接点128及用于子区块参考线RL(y)的参考线接点129之间。有源柱设置在偶数及奇数堆导体之间，其中此例的奇数堆内的上电平包含一串选择线，作用如NAND串内第一开关131的栅极，偶数堆内的上电平包含一参考选择线，作用如相同NAND串内第二开关132的栅极。此堆内的中间电平包含偶数及奇数字线，其中奇数字线包含字线WL0至字线WL(i)，而偶数字线包含字线WL(i+1)至字线WL(z)。在此堆的底部134，提供薄信道结构的这 些半导体薄膜电性连接，如通过单一连续膜而被形成，单一连续膜对齐这些堆的导电带之间的间隔。

在Katsumata等人的U形NAND结构中，字线及参考选择线为使用两不同有源柱的环绕栅极结构而被实现。然而，也可由图5表示。

在所述实施例中，辅助栅极结构135被包含，且通过栅极介电而被耦接至此堆底部的半导体薄膜。此辅助栅极结构135可被使用以引致反转区域而改善偶数及奇数侧之间的带的导电性。此辅助栅极可使用有源柱下基板内的掺杂区域而被实现，或使用其他技术而被实现。U形串包含串行连接的偶数存储单元设置在偶数堆的一侧，及奇数存储单元设置在奇数堆的一侧。

图6为参照图3及图4的结构的单一有源柱的电路示意图，显示独立NAND串在柱的各侧上。有源柱延伸自位线接点118至子区堆参考线接点119。参考线接点119连接有源柱至水平参考线段125，其为经由中间参考线导体126连接至图案化导体的接点127，图案化导体可合并作用如同子区块的子区块参考线RL(y)。如图所示，接点118、119之间的有源柱包含偶数NAND串121-Even及奇数NAND串121-Odd。此柱设置在偶数及奇数堆导体之间，其中偶数堆内的上电平包含偶数串选择线，而奇数堆内的上电平包含奇数串选择线。此堆的中间电平包含偶数及奇数字线WL0至WL(z)，用于对应的偶数及奇数NAND串。此堆内的下电平包含偶数参考选择线RSL及奇数参考选择线RSL，且连接在一起以形成如图4所示的单一导体。

图7为依照现有的包含多个区块Block<0>至Block<N>的存储器249的简易方块图，可使用垂直通道3D NAND串而被实现。在此现有范例中，单一或“全局”参考线RL导体250使用以作用为多个区块的共同源极线。列译码器251(0)、251(1)、…、251(N-1)、及251(N)耦接至各区块，用于在区块基准上个别地译码字线WL及参考选择线RSL(0)至RSL(N)。如所显示，各区块包含单一参考选择线RSL。在一些替代方案中，多于一个方块可共同单一参考选择线。

图8为使用图5的U形NAND的垂直NAND结构的示意图，并配置以参考图7而具有多个区块的单一区块参考线RL 406。此示意图显示一阵 列的四个U形NAND串(400-403)。阵列中的所有参考选择开关耦接至单一RSL导体405。NAND串400及402通过串选择开关而被耦接并可操作地连接至串选择线SSL(n)及SSL(n+1)及连接至位线BL(x)398。NAND串401及403通过串选择开关而被耦接并可操作地连接至串选择线SSL(n)及SSL(n+1)及连接至位线BL(x+1)399。

依照如图7及图8所示的现有结构，由于参考选择线按照区块基准而被拉线(route)与解码，且单一参考线提供给每区块，故小于全区块的抹除偏压设置受到限制且复杂。

图9为存储器的简易方块图，配置以用于子区块抹除。图9的图式包含多个区块Block<0>至Block<N>的存储器549的简易方块图，其可使用垂直通道3D NAND串而被实现。在此范例中，第一参考线550-1及第二参考线550-2拉线至各区块。列译码器551(0)、551(1)、…、551(N-1)、及551(N)耦接至对应的区块，用于在区块基准上个别地译码字线WL及参考选择线RSL(0)至RSL(N)。如所显示，各区块包含单一参考选择线RSL。在一些替代方案中，多于一个区块可共同单一参考选择线。

图10为使用图5的U形NAND串的垂直NAND结构的示意图，配置以用于子区块抹除。此示意图显示一阵列的四个U形NAND串(500-503)。阵列中的所有参考选择开关耦接至单一参考选择线RSL导体505。NAND串500及502通过串选择开关而被耦接并可操作地连接至串选择线SSL(n)及SSL(n+1)及连接至位线BL(x)498。NAND串501及503通过串选择开关而被耦接并可操作地连接至串选择线SSL(n)及SSL(n+1)及连接至位线BL(x+1)499。NAND串500及502通过参考选择开关而被耦接并可操作地连接至参考选择线RSL 505及连接至子区块参考线RL(y)510。NAND串501及503通过参考选择开关而被耦接并可操作地连接至参考选择线RSL 505及连接至参考线RL(y+1)511。

图9及图10的结构配置以用于子区块抹除，其中偏压设置包含相同的偏压应用至字线、一组偏压用于RSL线、相同的偏压应用至SSL线、及相同的偏压应用至整个区块的字线，而参考RL(y)及RL(y+1)接收不同的偏压以达成子区块抹除。

此处所述的结构中可用于子区块抹除的抹除偏压设置参照图11至图 13说明。

图11显示沿着单一串选择线SSL于区块中的NAND中的剖面示意图，包含四个NAND串通过串选择开关耦接至对应的位线BL0、BL1、BL2、BL3。NAND串包含多个存储单元可操作地耦接至并共享单一组的字线WL0至WL(z)。四个NAND串的参考选择开关连接至单一参考选择线RSL。第一子区块的NAND串(包含耦接至位线BL0至BL2的NAND串)通过参考选择开关而被连接至参考线RL(0)，以响应于RSL线上的信号。第二子区块的NAND串(包含耦接至位线BL1至BL3的NAND串)通过参考选择开关而被连接至参考线RL(1)，以响应于RSL线上的信号。偏压设置被显示以造成栅极引致漏极漏电流(gate induced drain leakage)GIDL在被选子区块的NAND串内，并抑制栅极引致漏极漏电流GIDL在未选子区块内。依据此偏压设置，所有位线BL0至BL3偏压在浮接状态。所有的SSL线(包含区块内的剖面的SSL线)偏压在浮接状态。区块的所有字线设定在参考电压，如0V。用于区块的共同RSL线设定在用于抹除偏压的RSL电压，在此例中为-2V。此被选子区块的子区块参考线RL(0)接收抹除电压VERS例如为+18V。此未选子区块的子区块参考线RL(1)接收抑制电压，例如为浮接偏压，或低于施加至被选子区块的子区块参考线RL(0)的电压的偏压。因此，抹除偏压设置应用相同的偏压至所有的位线、至所有的SSL线、并至所有的字线。此区块具有单一共同RSL线。子区块抹除偏压设置包含应用不同的偏压至被选子区块参考线，即此偏压不同于应用至一个或多个未选子区块参考线的偏压。

图12显示于抹除运作中的一周期的简易时序图，此运作包含应用参照图11所示的抹除偏压设置。抹除运作可包含如图12所示的一个或多个周期，其中偏压电平、脉波形状、及其他参数可被调整以完成子区块抹除。上端的曲线显示应用至字线WL的电压。下一曲线显示应用至位线BL及串选择线SSL的偏压。第三曲线显示应用至区块的参考选择线RSL的偏压。第四曲线显示应用至子区块参考线RL(1)的偏压。第五曲线显示应用至子区块参考线RL(0)的偏压。

简易时序图中的抹除运作起始于时间点600之前，字线、位线、SSL线、RSL线、及子区块RL线设定为初始电平，如地。指令译码器及控制 电路可接收抹除指令，以抹除被选区块中的被选子区块。于时间点600，抹除运作起始一设定运作，其中位线及SSL线设定至浮接状态，未选子区块的子区块参考线RL(1)设定至抹除抑制电平(浮接或低电压)，被选子区块的子区块参考线RL(0)设定至抹除电压电平(正极高电压，如+18V)。在时间点601，抹除偏压设置被应用而通过将参考选择线RSL上的电压降低至如-2V的偏压，配合提供高电压在被选子区块的子区块考线RL(0)上，导致栅极引致漏极漏电流GIDL于被选子区块的NAND中(如位线BL0及BL2额NAND)的参考选择晶体管。未选子区块的参考选择线及子区块参考线RL(1)的偏压设置抑制栅极引致漏极漏电流GIDL于未选子区块的NAND中(如位线BL1及BL3的NAND)。在时间点602，RSL线回到地或中性电平。在时间点603，抹除周期结束，此装置可执行抹除验证或抹除运作中的其他后续步骤。

图13显示在如图12所示的抹除偏压状态下的临界电压对比时间的示意图。此图中包含第一曲线610及第二曲线611。第一曲线610显示在被选子区块中的临界电压对比时间的变化，而第二曲线611显示在未选子区块中的临界电压对比时间的变化。在具有高电压的参考选择开关中，如施加正18V至其漏极，低电压如-2V施加至其栅极，来自参考选择开关的栅极引致漏极漏电流注入电荷载子至NAND串内。电场建立在NAND串的信道线及字线的电压之间，并引致空穴隧穿而降低单元的临界电压。在被选子区块中，栅极引致漏极漏电流为大量的(substantial)，而临界电压于时间点t(ERS1)612开始快速下降。未选子区块的子区块参考线上的电压显著地低于施加至被选子区块的子区块参考线的电压。因此，栅极引致漏极漏电流是微小的且不足以引致电荷隧穿，直至例如时间点t(ERS2)613，之后低的临界下降会发生。通过偏压未选子区块参考线，使得t(ERS2)非常大于图12中时间点601、602之间的时间点，栅极引致漏极漏电流被抑制于未选子区块中。因此，未选子区块被给定抹除抑制偏压。

图14为存储器的简易方块图，被配置以用于支持每区块四个子区块的子区块抹除。图14的示意图包含具有多个区块Block<0>至Block<N>之存储器749，其可使用垂直通道3D NAND串而被实现。在此范例中，第一参考线750-1、第二参考线750-2、第三参考线750-3、及第四参考线 750-4，拉线至各个区块。列译码器751(0)、751(1)、…、751(N-1)、及751(N)耦接至对应的区块，用于在区块基准上个别地译码字线WL及参考选择线RSL(0)至RSL(N)。如所显示，各区块包含单一参考选择线RSL。在一些替代方案中，多于一个区块可共同单一参考选择线。

图15显示使用图5的U形NAND的垂直NAND结构的示意图，并配置以用于具有四个子区块参考线的子区块抹除，支持每个区块四个子区块。此示意图显示一阵列八个U形NAND串(800-807)。阵列中所有参考选择开关耦接至单一RSL导体815。这些NAND串800、802、804、806通过串选择开关而被耦接并可操作地连接至对应的串选择线SSL(n)、SSL(n+1)、SSL(n+2)、及SSL(n+3)及连接至位线BL(x)798。NAND串801、803、805、807通过串选择开关而被耦接并可操作地连接至对应的串选择线SSL(n)、SSL(n+1)、SSL(n+2)、及SSL(n+3)及连接至位线BL(x+1)799。NAND串800及802通过参考选择开关而被耦接并可操作地连接至参考选择线RSL及连接至参考线RL(0)810。NAND串801及803通过参考选择开关而被耦接并可操作地连接至参考选择线RSL及连接至参考线RL(1)811。NAND串804及806通过参考选择开关而被耦接并可操作地连接至参考选择线RSL及连接至参考线RL(2)812。NAND串805及807通过参考选择开关而被耦接并可操作地连接至参考选择线RSL及连接至参考线RL(3)813。

图15的结构配置以用于子区块抹除，其中应用至字线、RSL线及SSL线的偏压相同的用于整个区块，而参考线RL(0)至RL(3)接收不同的偏压以抹除被选区块中的被选子区块，并抑制未选子区块的抹除。

被配置用于特定实作的子区块的数量为设计选择，仰赖设置可用的走线来源而定。

图16显示改良式BE-SONOS介电电荷存储层的简易示意图，支持空穴隧穿以仰赖栅极引致漏极漏电流对被选子区块进行抹除。

介电电荷补捉结构包含隧穿层接触垂直信道结构6050，包含多种材料的合成，包含氧化硅的第一隧穿层6053、氮化硅的隧穿层6054、及氧化硅的第二隧穿层6055。

二氧化硅的第一隧穿层6053，位在信道结构6050的表面6050a上， 例如使用临场蒸气产生技术(In-Situ Steam Generation,ISSG)而被形成，采用选择性的氮化反应于沉积过程中通过后沉积NO回火、或通过增加NO至周围。二氧化硅的第一隧穿层6053的厚度小于较佳地为第一隧穿层6053可被设置为替代作法如氮化氧化层以改善耐久性，及/或氟处理以改善界面状态质量。

氮化硅的隧穿层6054，也称为隧穿氮化层，位在氮化硅的第一隧穿层6053上，例如使用低压化学气相沉积(Low-pressure chemical vapor deposition,LPCVD)而被形成，使用例如二氯硅烷(dichlorosilane)DCS与NH3先驱物于680度C之下。于其他工艺中，隧穿氮化层包含氮氧化硅，使用相仿于N2O先驱物的工艺而被形成。氮化硅的此层6054的厚度例如小于较佳地为包含如由于其厚度，层6054并不善于存储电荷。

层6054提供低的空穴障壁高度以促进空穴注射而进行抹除。然而，层6054的捕捉效率低。各种材料可用于层6054，相对于硅的能价带校正为：SiO₂ 4.4eV,Si₃N₄ 1.8eV,Ta₂O₅ 3.0eV,BaTiO₃ 2.3eV,BaZrO₃ 3.4eV,ZrO2 3.3eV,HfO2 3.4eV,Al₂O₃ 4.9eV,Y2O₃ 3.6eV,ZrSiO₄ 3.4eV。SI₃N₄具有最低的障壁高度18.4eV，其他材料也是可实施的。

二氧化硅的第二隧穿层6055，位在氮化硅的隧穿层6054上，且例如使用LPCVD高温氧HTO沉积法而被形成。二氧化硅的第二隧穿层6055的厚度小于较佳地为例如第二隧穿层6055提供足够的障壁厚度以阻隔电荷损失，而改进电荷滞留(charge retention)。第二隧穿层6055阻隔直接隧穿的泄漏。其他低泄漏性的氧化物如AL2O3，也是可实施的。

此实施例的第一电荷存储层6056包含氮化硅，厚度大于较佳地为包含如约于此实施例中例如使用LPCVD而形成。其他电荷捕捉材料及结构可被使用，包含如氮氧化硅(Si_xO_yN_z)、多硅氮化硅(Silicon-Rich Nitride)、多硅氧化硅(ilicon-rich oxide)、包含内嵌纳米粒子的捕捉层等等。多种电荷捕捉材料描述于上述的Bhattacharyya于2006年11月23日的美国专利公开案号第2006/0261401 A1，标题为“Novel Low Power Non-Volatile Memory and Gate Stack”，现为美国专利第7,612,403号。 高电荷捕捉效率的替代作法为氮硅化物、多硅氮化硅、内嵌纳米粒子、及HfO2。

二氧化硅的第一阻隔层6057，位在第一电荷存储层6056上，且例如使用LPCVD高温氧HTO沉积法而被形成。二氧化硅的第一阻隔层6057的厚度小于较佳地为例如第一阻隔层6057提供足够的障壁厚度以阻隔于电荷存储层6056、6059之间的电荷混合及电荷转移。其他低泄漏性的氧化物如AL₂O₃，也是可实施的。

此实施例的第二电荷存储层6059包含氮化硅，厚度大于较佳地为的范围，包含如约在此实施例中例如使用LPCVD而形成。其他实施例相仿于第一电荷捕捉层。于–FN抹除期间，第二电荷存储层6059捕捉电子，以阻止栅极电子注射，允许通过通道空穴注射进行第一电荷存储层6056的连续抹除。高电荷捕捉效率的替代作法为氮硅化物、多硅氮化硅、内嵌纳米粒子、及HfO₂。

二氧化硅的第二阻隔层6052，位在第二电荷存储层6059上，且例如使用LPCVD高温氧HTO沉积法而被形成。二氧化硅的第二阻隔层6052的厚度小于例如包含例如

最后，第二阻隔层6052沉积在栅极材料层6058上，如薄膜半导体层，被配置为半导体带。

图17显示包含3D垂直NAND阵列的集成电路901的简易芯片方块示意图，包含子区块参考线，配置以用于如上所述的子区块抹除。集成电路901包含存储器阵列960，存储器阵列960包含如此处所述额多个存储器区块，具有U形NAND串，U形NAND串包含垂直通道单元于集成电路基板上。

SSL/RSL/WL译码器940耦接至多个SSL(n)/RSL(m)/WL(z)线945，设置于存储器阵列960之中而应用偏压状态(如正电压、负电压、浮接状态、控制电流)至阵列中各区块的线。可有N条SSL线(SSL(n))，每一条SSL线用于阵列中的一逻辑行的NAND串的这些NAND串(被配置为每NAND串一个位线)，因此此行中的这些NAND串并连连接以分离多条位线。可有N条字线(WL(z))，每一条字线WL用于一区块中的这些存储单元，此区块设置在独立双栅极NAND中的单一电平内；或者每二条字线用于一 区块中的这些存储单元，此区块设置在U形NAND中的单一电平内。可有M条参考选择线RSL(m)，一个或多个区块被耦接至一条参考选择线。可有Y条子区块参考线RL(y)，这些线可拉线至阵列中的多个区块。感测放大器及编程缓冲电路980耦接至阵列960，在此例中经由位线BL(x)965而被耦接。地址供应在总线930上，从控制器910送至译码器940。多个子区块参考线RL(y)如上所述在阵列960之中被拉线，如线段962所显示。

来自感测放大器/编程缓冲电路的感测数据经由数据线993供应至输入/输出电路991，输入/输出电路991驱动数据至集成电路901外部的目的地。输入/输出数据及控制信号经由在集成电路901上的输入/输出电路991、控制器910及输入/输出端口之间的数据总线905而被移动，或经由集成电路901内部或外部的其他数据源，如存储器阵列960功能性可支持的一般目的处理器或特定用途应用电路、或提供系统单芯片的模块的组合。

在图17所示的实施例中，控制器910耦接于指令译码器912，指令译码器可解译被选区块中的子区块抹除的执行指令。响应于此指令，控制器可执行抹除运作，包含使用经由电源供应器产生或提供或方块920中所供应的供应电压的偏压设置的应用，如读取、子区块抹除、区块抹除、验证、及编程偏压的电压。

在支持此处所述NAND结构的实施例中，逻辑配置以执行的方法为：

响应于一指令执行一抹除运作，以抹除一被选区中的一被选子区块，该抹除运作包括应用一抹除偏压设置，包含：

(1)一第一偏压，在一参考选择线上，该参考选择线耦接至该被选区块的一组Y子区块中的所有这些NAND串；

(2)一第二偏压，在该被选区块中的这些Y参考线的一被选Y参考线上，以引致GIDL电流在该被选子区块的这些NAND串之中；及

(3)一第三偏压，在这些Y参考线的至少一未选参考线上，以抑制该被选区块的该组Y子区块中的一未选子区块的这些NAND串之中的GIDL。

抹除偏压设置可包含共同偏压至被选区块中的这些字线WL(z)。

抹除偏压设置可包含浮接一组X位线中的多条位线BL(x)，该组X位线耦接至被选区块中的被选及未选子区块，并浮接一组N串选择线中的这些串选择线SSL(n)，该组N串选择线耦接至被选区块中的被选及未选子 区块。

此抹除偏压设置可被配置以引致空穴隧穿，以抹除被选子区块中的这些存储单元。

在持此处所述NAND结构的实施例中，逻辑配置以执行的方法为：

例如使用字线层译码器，选择阵列中一层存储单元；

例如通过选择偶数及奇数侧字线结构，选择被选层内的垂直信道结构的一侧；

例如使用这些列的垂直信道结构上的SSL开关及RSL开关，选择阵列中被选列内的垂直信道结构；及

使用耦接至垂直信道结构的被选列的全局位线上的位线电路如页缓冲器，在阵列中的一个或多个被选列内的垂直信道结构的被选侧上，存储电荷于被选层内的电荷捕捉位置，以表示数据。

在一些实施例中，逻辑被配置以通过选择阵列的被选层内的偶数及奇数交叉指形字线结构，例如通过控制偶数及奇数字线层译码器，以选择一层及选择一侧。

在一些实施例中，逻辑配置以存储多个电平的电荷于被选侧上的被选层内的电荷捕捉位置，以表示多于一个位的数据。以此方式，阵列中的垂直信道结构的被选平截体錐台(frustum)内的被选单元存储多于二位，包含多于一个位在每个单元的各侧上。

控制器910可使用特定目的逻辑电路而被实现，包含技艺中所知悉的状态机。在替代实施例中，控制器910包含一般目的处理器，可实现在相同的集成电路上，执行计算机程序以实现控制装置运作的状态机。在其他实施例中，特定目的逻辑电路与一般目的处理器的组合可被使用于实现控制逻辑。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。