电压发生器、半导体存储器件及其操作方法与流程

本申请要求2015年5月19日提交的申请号为10-2015-0069630的韩国专利申请的优先权，其全部内容通过引用整体合并于此。

技术领域

各种实施例涉及一种电子器件，且更具体地，涉及一种电压发生器、具有其的半导体存储器件以及操作半导体存储器件的方法。

背景技术：

半导体存储器件通常分类为易失性存储器件和非易失性存储器件。

易失性存储器件高速地执行写入操作和读取操作，但在无恒定电源的情况下它们不能保持储存在其中的数据。非易失性存储器件相对低速度地执行写入操作和读取操作，但无论它们是否具有恒定的电源，它们都可以保持其储存的数据。非易失性存储器件包括只读存储器(ROM)、掩蔽型ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器可以为或非(NOR)型或与非(NAND)型。

快闪存储器具有RAM和ROM二者的优点。即，类似于RAM，快闪存储器可以被自由地编程和擦除。类似于ROM，快闪存储器可以甚至在无电源时仍保持储存的数据。快闪存储器已经被广泛地用作便携式电子设备(诸如移动电话、数字相机、个人数字助手(PDA)和MP3播放器)的储存媒介。

在半导体存储器件中，为了防止由基底效应引起的MOS晶体管的闩锁以及阈值电压的不稳定变化，需要将基体电压施加到半导体存储器件之内的PMOS晶体管和NMOS晶体管的基体。

施加到PMOS晶体管和NMOS晶体管的基体电压可以减小处于截止状态的PMOS晶体管和NMOS晶体管的漏电流的量以及晶体管的操作速度。换言之，当基体电压低于其源极端子电压时，NMOS晶体管的漏电流的量以及操作速度可以减小。此外，PMOS晶体管的漏电流的量以及操作速度可以随着高于其源极端子的电压的基体电压而减小。

技术实现要素：

各种实施例针对一种电压发生器、具有其的半导体存储器件以及操作半导体存储器件的方法，该电压发生器能够减少在半导体存储器件的待机模式中消耗的电流的量。

根据一个实施例，电压发生器可以包括：操作模式判定电路，适用于基于芯片使能信号来判定为激活模式还是待机模式以根据判定结果来激活激活模式信号或待机模式信号；以及基体电压发生电路，在激活模式信号被激活时输出具有内部电源电压的基体电压，而在待机模式信号被激活时输出具有外部电源电压的基体电压。

根据一个实施例，电压发生器在半导体存储器件的激活模式中产生内部电源电压作为基体电压，而在待机模式中产生外部电源电压作为基体电压，以及内部电路包括被施加了基体电压的多个晶体管。

根据一个实施例，操作半导体存储器件的方法可以包括：当芯片使能信号被去激活了预定时间或更长时，输出待机模式信号；响应于待机模式信号来将外部电源电压转换到基体电压；以及将基体电压施加到内部电路的晶体管的基体以阻挡漏电流。

附图说明

图1是图示根据本发明的一个实施例的半导体存储器件的框图；

图2是图1中示出的操作模式判定电路的详细示图；

图3是图1中示出的基体电压发生电路的详细示图；

图4是图示包括在图1示出的内部电路中的晶体管的电路图；

图5是描述图1中示出的半导体存储器件的操作的波形图；

图6是图示包括图1中示出的半导体存储器件的存储系统的框图；

图7是图示图6中示出的存储系统的应用示例的框图；以及

图8是图示包括图7中示出的存储系统的计算系统的框图。

具体实施方式

在下文中，将参照附图来详细描述各种示例性实施例。在附图中，为了便于说明可能夸大了组件的厚度和长度。在下面的描述中，为了简单和简明，可以省略对相关功能和构成的详细解释。贯穿说明书和附图，相同的附图标记指代相同的元件。

此外，“连接/耦接”表示一个部件直接连接到另一个部件，或者通过另一个部件而间接地耦接。在本说明书中，只要没有特别提及，则单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示一个或更多个部件、步骤、操作和元件存在或被添加。

图1是图示根据本发明的一个实施例的半导体存储器件100的框图。

参见图1，半导体存储器件100可以包括电压发生器150和内部电路140。电压发生器可以包括控制信号发生单元110、操作模式判定电路120和基体电压发生电路130。

控制信号发生单元110可以响应于用于激活半导体存储器件100的芯片使能信号CE_N来产生激活芯片信号ACTCHIP。例如，当芯片使能信号CE_N被去激活为逻辑高电平以预定时间时，激活芯片信号ACTCHIP可以从逻辑高电平转变为逻辑低电平。此外，当芯片使能信号CE_N的去激活时段达到预定时间时，半导体存储器件100可以判定为待机模式。例如，当芯片使能信号CE_N被去激活为逻辑高电平以10μs时，半导体存储器件100可以判定为待机模式。

操作模式判定电路120可以响应于芯片使能信号CE_N和激活芯片信号ACTCHIP来产生激活模式信号ACTIVE_N和待机模式信号STANDBY_N。激活模式信号ACTIVE_N和待机模式信号STANDBY_N可以具有相反的逻辑电平。例如，当激活模式信号ACTIVE_N处于逻辑低电平时，待机模式信号STANDBY_N可以处于逻辑高电平。另一方面，当激活模式信号ACTIVE_N处于逻辑高电平时，待机模式信号STANDBY_N可以处于逻辑低电平。

基体电压发生电路130可以分别响应于激活模式信号ACTIVE_N和待机模式信号STANDBY_N来通过使用外部电源电压VCCE和内部电源电压VCCI产生基体电压VCC_BB。例如，在其中激活模式信号ACTIVE_N被激活为逻辑低电平的激活模式中，基体电压发生电路130可以通过使用内部电源电压VCCI来产生基体电压VCC_BB，而在其中待机模式信号STANDBY_N被激活为逻辑低电平的待机模式中，基体电压发生电路130可以通过使用外部电源电压VCCE来产生基体电压VCC_BB。外部电源电压VCCE可以高于内部电源电压VCCI。

内部电路140可以包括多个PMOS晶体管和多个NMOS晶体管。基体电压VCC_BB可以被施加到PMOS晶体管的基体。此外，在激活模式中，使用内部电源电压VCCI产生的基体电压VCC_BB可以被施加到内部电路140，而在待机模式中，使用外部电源电压VCCE产生的基体电压VCC_BB可以被施加到内部电路140。

图2是图1中示出的操作模式判定电路120的详细示图。

参见图2，操作模式判定电路120可以包括逻辑单元122、电平偏移器121和输出单元123。逻辑单元122可以包括反相器IV1和与非门ND。输出单元123可以包括反相器IV2和缓冲器BF。

反相器IV1可以接收并反相激活芯片信号ACTCHIP。与非门ND可以执行反相器IV1的输出与芯片使能信号CE_N的与非组合。反相器IV1和与非门ND可以使用内部电源电压VCCI作为电源电压。因此，逻辑单元122的输出信号可以具有与内部电源电压VCCI相对应的逻辑高电平。

电平偏移器121可以将逻辑单元122的输出信号的逻辑高电平从内部电源电压VCCI改变为外部电源电压VCCE。

反相器IV2可以将从电平偏移器121输出的信号反相以输出激活模式信号ACTIVE_N。缓冲器BF可以缓冲从电平偏移器121输出的信号以输出待机模式信号STANDBY_N。反相器IV2和缓冲器BF可以使用外部电源电压VCCE作为电源电压。因此，激活模式信号ACTIVE_N和待机模式信号STANDBY_N具有与外部电源电压VCCE相对应的逻辑高电平。

图3是图1中示出的基体电压发生电路130的详细示图。

参见图3，基体电压发生电路130可以包括第一转换单元SW1和第二转换单元SW2。

第一转换单元SW1可以包括连接到内部电源电压VCCI的PMOS晶体管PM1。PMOS晶体管PM1可以响应于激活模式信号ACTIVE_N来用内部电源电压VCCI驱动基体电压VCC_BB端子。基体电压VCC_BB可以被施加到PMOS晶体管PM1的基体。

第二转换单元SW2可以包括耦接到外部电源电压VCCE的PMOS晶体管PM2。PMOS晶体管PM2可以响应于待机模式信号STANDBY_N来用外部电源电压VCCE驱动基体电压VCC_BB端子。外部电源电压VCCE可以被施加到PMOS晶体管PM2的基体。

通过基体电压发生电路130中的第一转换单元SW1的转换操作，内部电源电压可以被输出作为激活模式中的基体电压VCC_BB。通过基体电压发生电路130中的第二转换单元SW2的转换操作，外部电源电压VCCE可以被输出作为待机模式中的基体电压VCC_BB。在待机模式中，第一转换单元SW1被去激活，且具有外部电源电压VCCE的基体电压VCC_BB可以被施加到PMOS晶体管PM1的基体以防止在从基体电压 VCC_BB到内部电源电压VCCI的方向上建立漏电流路径。

图4是包括在图1中示出的内部电路140中的晶体管的电路图。

参见图4，内部电路140包括PMOS晶体管PM和NMOS晶体管NM。

PMOS晶体管PM与NMOS晶体管NM可以串联地耦接。

当PMOS晶体管PM与NMOS晶体管NM串联地耦接时，如果具有内部电源电压VCCI的信号SIG_B响应于具有内部电源电压VCCI的信号SIG_A而被作为信号SIG_C来传送时，基体电压VCC_BB可以被施加到PMOS晶体管PM的基体。在半导体存储器件100的待机模式中，由于具有比内部电源电压VCCI高的电压的外部电源电压VCCE可以被施加作为基体电压VCC_BB，故可以阻挡由PMOS晶体管PM引起的漏电流路径。因此，可以降低待机模式中的功耗。

图5是用于描述图1中示出的半导体存储器件100的操作的波形图。

下面参照图1到图5来描述半导体存储器件100的操作。

1)激活模式

在半导体存储器件100的激活模式中，芯片使能信号CE_N可以保持逻辑低电平，使得控制信号发生单元110可以产生逻辑高电平的激活芯片信号ACTCHIP。

操作模式判定电路120可以响应于具有逻辑低电平的芯片使能信号CE_N和具有逻辑高电平的激活芯片信号ACTCHIP来将激活模式信号ACTIVE_N激活为逻辑低电平以及将待机模式信号STANDBY_N激活为逻辑高电平。

基体电压发生电路130可以响应于具有逻辑低电平的激活模式信号ACTIVE_N来将内部电源电压VCCI转换到基体电压VCC_BB端子并输出，以及具有内部电源电压VCCI的基体电压VCC_BB可以被施加到包括在内部电路140中的PMOS晶体管PM的基体。

2)待机模式

当紧接半导体存储器件100的待机模式被判定之前芯片使能信号CE_N以逻辑高电平施加了预定时间“A”或更长时，控制信号发生单元110可以将激活芯片信号ACTCHIP去激活为逻辑低电平。

操作模式判定电路120可以响应于具有逻辑高电平的芯片使能信号CE_N和具有逻 辑低电平的激活芯片信号ACTCHIP来将激活模式信号ACTIVE_N去激活为逻辑高电平以及将待机模式信号STANDBY_N激活为逻辑低电平。

基体电压发生电路130可以响应于具有逻辑低电平的待机模式信号STANDBY_N来将外部电源电压VCCE转换到基体电压VCC_BB端子，且具有外部电源电压VCCE的基体电压VCC_BB可以被施加到包括在内部电路140中的PMOS晶体管PM的基体。

因此，在待机模式中施加到PMOS晶体管PM的基体电压可以增加，由此降低截止漏电流。

图6是图示包括图1中示出的半导体存储器件100的存储系统1000的框图。

参见图6，存储系统1000可以包括半导体存储器件100和控制器1100。

半导体存储器件100可以以与以上参照图1而描述的基本上相同的方式来配置和操作。因此，将省略对其的详细描述。

控制器1100可以耦接到主机和半导体存储器件100。控制器1100可以应主机的请求来访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、编程操作、擦除操作和/或后台操作。控制器1100可以在半导体存储器件100与主机之间提供接口。控制器1100可以驱动固件以用于控制半导体存储器件100。

控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和错误校正块1150。RAM 1110可以用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器和/或半导体存储器件100与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。

主机接口1130可以包括用于在主机与控制器1100之间交换数据的协议。例如，控制器1100可以通过各种协议(诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电路(IDE)协议、私人协议等)中的一种或更多种来与主机通信。

存储器接口1140可以与半导体存储器件100接口。例如，存储器接口可以包括与非快闪存储器接口或者或非快闪存储器接口。

错误校正块1150可以通过使用错误校正码(ECC)来检测和校正从半导体存储器 件读取的数据中的错误。控制器1100和半导体存储器件100可以集成在单个半导体器件中。根据本发明的一个实施例，控制器1100和半导体存储器件100可以集成在单个半导体存储器件中以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式快闪存储卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、微型SD或SDHC)、通用快闪储存设备(UFS)等。

控制器1100和半导体存储器件100可以集成在单个半导体器件中以形成固态驱动器(SSD)。SSD可以包括用于将数据储存在半导体存储器件中的储存设备。当存储系统1000用作SSD时，耦接到存储系统1000的主机的操作速率可以大幅提升。

在另一个示例中，存储系统1000可以被用作各种电子设备(诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助手(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字摄像机、数字视频播放器、用于在无线环境中发送/接收信息的设备、用于家庭网络的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、用于计算系统的其他设备等)中的若干元件中的一种。

根据一个实施例，半导体存储器件100或存储系统1000可以以各种形式来封装。例如，半导体存储器件100或存储系统1000可以通过各种方法来封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等。

图7是图示图6中示出的存储系统1000的应用示例的框图。

参见图7，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储芯片。半导体存储芯片可以被分组。

图7图示通过第一信道CH1到第k信道CHk来与控制器2200通信的组。半导体存储芯片中的每个可以以与以上参照图1而描述的半导体存储器件100基本上相同的方式来配置和操作。

每个组可以通过单个公用信道来与控制器2200通信。控制器2200可以以与参照图 6而描述的控制器1100基本上相同的方式来配置，且被配置用来控制半导体存储器件2100的存储芯片。

图8是图示具有图7中示出的存储系统2000的计算系统3000的框图。

参见图8，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储系统2000。

存储系统2000可以通过系统总线3500来电连接到中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或被中央处理单元3100处理过的数据可以被储存在存储系统2000中。

在图8中，半导体存储器件2100可以通过控制器2200耦接到系统总线3500。然而，半导体存储器件2100可以直接耦接到系统总线3500。中央处理单元3100和RAM 3200可以执行控制器2200的功能。

如图8中所示，可以包括图7中示出的存储系统2000作为存储系统3000。然而，可以用图6中示出的存储系统1000来取代存储系统2000。根据一个实施例，计算系统3000可以包括以上参照图6和图7而描述的存储系统1000和存储系统2000二者。

根据一个实施例，由于在半导体存储器件的待机模式中基体偏置是使用高于内部电源的外部电源来产生的，故可以防止由半导体存储器件的晶体管引起的漏电流以降低待机电流消耗。

对于本领域技术人员将明显的是，在不脱离本发明的精神或范围的情况下，可以对上述的本发明的示例性实施例作出各种修改。因此，本发明意在涵盖所有这样的修改，只要他们进入所附权利要求及其等价物的范围之内。

从以上实施例可以看出，本申请提供了以下技术方案：

技术方案1.一种电压发生器，包括：

操作模式判定电路，适用于基于芯片使能信号来判定为激活模式还是待机模式以根据判定结果来激活激活模式信号或待机模式信号；以及

基体电压发生电路，在激活模式信号被激活时输出具有内部电源电压的基体电压，而在待机模式信号被激活时输出具有外部电源电压的基体电压。

技术方案2.如技术方案1所述的电压发生器，还包括：

控制信号发生单元，基于芯片使能信号来产生被输出到操作模式判定电路的激活芯 片信号。

技术方案3.如技术方案2所述的电压发生器，其中，当芯片使能信号被去激活了预定时间时，控制信号发生单元去激活激活芯片信号。

技术方案4.如技术方案2所述的电压发生器，其中，操作模式判定电路包括：

逻辑单元，执行芯片使能信号与激活芯片信号的逻辑组合；

电平偏移器，将逻辑单元的输出信号的逻辑高电平从内部电源电压改变为外部电源电压；以及

输出单元，缓冲电平偏移器的输出信号以输出作为待机模式信号，以及将电平偏移器的输出信号反相以输出作为激活模式信号。

技术方案5.如技术方案4所述的电压发生器，其中，逻辑单元使用内部电源电压作为电源电压，而输出单元使用外部电源电压作为电源电压。

技术方案6.如技术方案2所述的电压发生器，其中，基体电压发生电路包括：

第一转换单元，响应于激活模式信号来将内部电源电压转换到基体电压端子；以及

第二转换单元，响应于待机模式信号来将外部电源电压转换到基体电压端子。

技术方案7.如技术方案6所述的电压发生器，其中，第一转换单元包括PMOS晶体管，且基体电压被施加到所述PMOS晶体管的基体。

技术方案8.如技术方案6所述的电压发生器，其中，第二转换单元包括PMOS晶体管，且外部电源电压被施加到所述PMOS晶体管的基体。

技术方案9.一种半导体存储器件，包括：

电压发生器，在半导体存储器件的激活模式中产生内部电源电压作为基体电压，以及在待机模式中产生外部电源电压作为基体电压；以及

内部电路，包括被施加了基体电压的多个晶体管。

技术方案10.如技术方案9所述的半导体存储器件，其中，电压发生器包括：

操作模式判定电路，基于芯片使能信号来判定为激活模式还是待机模式以根据判定结果来激活激活模式信号或待机模式信号；以及

基体电压发生电路，在激活模式信号被激活时输出具有内部电源电压的基体电压， 而在待机模式信号被激活时输出具有外部电源电压的基体电压。

技术方案11.如技术方案10所述的半导体存储器件，还包括：

控制信号发生单元，基于芯片使能信号来产生被输出到操作模式判定电路的激活芯片信号。

技术方案12.如技术方案11所述的半导体存储器件，其中，当芯片使能信号被去激活了预定时间时，控制信号发生单元去激活激活芯片信号。

技术方案13.如技术方案11所述的半导体存储器件，其中，操作模式判定电路包括：

逻辑单元，执行芯片使能信号与激活芯片信号的逻辑组合；

电平偏移器，将逻辑单元的输出信号的逻辑高电平从内部电源电压改变为外部电源电压；以及

输出单元，缓冲电平偏移器的输出信号以输出作为待机模式信号，以及将电平偏移器的输出信号反相以输出作为激活模式信号。

技术方案14.如技术方案13所述的半导体存储器件，其中，逻辑单元使用内部电源电压作为电源电压，而输出单元使用外部电源电压作为电源电压。

技术方案15.如技术方案11所述的半导体存储器件，其中，基体电压发生电路包括：

第一转换单元，响应于激活模式信号来将内部电源电压转换到基体电压端子；以及

第二转换单元，响应于待机模式信号来将外部电源电压转换到基体电压端子。

技术方案16.如技术方案15所述的半导体存储器件，其中，第一转换单元包括第一PMOS晶体管，且基体电压被施加到第一PMOS晶体管的基体，以及

第二转换单元包括第二PMOS晶体管，且外部电源电压被施加到第二PMOS晶体管的基体。

技术方案17.一种操作半导体存储器件的方法，所述方法包括：

当芯片使能信号被去激活了预定时间或更长时，输出待机模式信号；

响应于待机模式信号来将外部电源电压转换到基体电压；以及

将基体电压施加到内部电路中的晶体管的基体以阻挡漏电流。

技术方案18.如技术方案17所述的方法，还包括：

当芯片使能信号被去激活了预定时间时，判定为待机模式。

技术方案19.如技术方案17所述的方法，还包括：

当芯片使能信号被激活或者芯片使能信号被去激活了少于所述预定时间时，输出激活模式信号；以及

响应于激活模式信号来将内部电源电压转换到基体电压。

技术方案20.如技术方案19所述的方法，其中，外部电源电压比内部电源电压高。