相关申请的交叉引用
本申请根据35U.S.C.§119(a)要求于2010年10月29日向韩国知识产权局提交的韩国专利申请No.10-2010-0106862的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及一种半导体装置，更具体而言，涉及一种包括输入/输出电路的半导体装置。
背景技术：
半导体装置被加载到测试设备上并执行各种测试来检测产品的正常工作及工作特性。
电子系统的工作速度和计算能力逐渐地增强。相应地，对速度更高的半导体装置的需求提高了。随着半导体装置逐渐以更高的速度工作，半导体装置的工作速度已超过了测试设备可支持的极限速度。由此，经常能够想到在现有的测试设备中不能测试速度更高的半导体装置的高速工作。换言之，只能在用于测试以低速工作的半导体装置的现有测试设备(下文称之为“低速测试设备”)的可支持的极限速度来检测被制造成以高速工作的半导体装置(下文称之为“高速测试设备”)的工作特性。相应地，需要开发一种能够针对高速半导体装置的高速工作来执行操作的新型的高速测试设备。然而，对新型的高速测试设备的投入需要大量成本，这转而影响了半导体装置的制造成本和生产能力。
如果可以将高速半导体装置加载到低速测试设备上并进行测试，则可以显著地降低在新型的高速测试设备上的投入的必要性，并且可以降低半导体装置的制造成本。另外，将高速半导体装置加载到低速测试设备以及高速测试设备上的能力有助于提高半导体装置的生产能力。相应地，在本领域中已经需要能够在低速测试设备以及高速测试设备上进行测试的高速半导体装置。
在诸如DRAM的半导体存储装置中，在将高速半导体存储装置加载到低速测试设备上并测试高速半导体存储装置的高速工作时存在下列问题。
首先，低速测试设备不能为高速半导体存储装置提供为保证高速工作所需的高速的外部时钟。所述外部时钟被输入至内部延迟锁定环(DLL)电路并用以产生用于控制数据输出时间的DLL时钟(CLK_DLL)，并且所述外部时钟被输入至内部命令发生电路并用以产生内部激活命令、读取命令和写入命令以及响应于内部命令的各种定时信号。
其次，低速测试设备不能以高速向高速半导体存储装置提供数据。也就是说，不仅是低速测试设备向高速半导体存储装置所提供的外部时钟的速度低，而且低速测试设备向高速半导体存储装置输入数据的速度也低。
第三，低速测试设备不能正常地接收由高速半导体存储装置以高速输出的数据。为了保证测试设备与半导体存储装置之间的数据交换，应在数据与数据选通信号(DQS)之间实现时间的匹配。通常，由于测试设备所接收的数据的逻辑值转变的速度被设置为与通过测试设备输入至半导体存储装置的外部时钟的速度相匹配，因此低速测试设备不能正常地感测以比输入至半导体存储装置的外部时钟的速度高的速度来工作的高速半导体存储装置所输出的数据的逻辑值转变。
第四，低速测试设备不能正常地接收由高速半导体存储装置以高速输出的数据选通信号。正如在低速测试设备不能加载高速半导体存储装置并以高速执行测试的第三个原因中所述的，低速测试设备不能正常地感测以比输入至半导体存储装置的外部时钟的速度高的速度来工作的高速半导体存储装置所输出的数据选通信号的逻辑值转变
技术实现要素：
在本发明的一个示例性的方面中，一种系统包括：控制器，所述控制器能够以第一速度以及比第一速度慢的第二速度之一来工作；半导体存储装置，所述半导体存储装置以第一速度来工作；以及输入/输出装置，所述输入/输出装置连接在半导体存储装置与控制器之间，并被配置为控制控制器与半导体存储装置之间的信号的输入/输出，其中输入/输出装置在正常模式和测试模式中工作，其中正常模式对应于半导体存储装置和以第一速度来工作的控制器之间的信号的输入/输出，而测试模式对应于半导体存储装置和以第二速度来工作的控制器之间的信号的输入/输出。
在本发明的另一个示例性的方面中，一种半导体装置的输入方法包括以下步骤：将n比特的数据施加至n个输入端子，其中n是等于或大于2的整数；响应于测试使能信号而同时产生第一脉冲和第二脉冲；响应于第一脉冲和第二脉冲而接收所述n比特的数据，并且基于所述n比特的数据来产生并锁存n比特的第一输入锁存数据和n比特的第二输入锁存数据；并且响应于使能信号而将n比特的第一输入锁存数据和n比特的第二输入锁存数据施加至2n个输出线。
在本发明的另一个示例性的方面中，一种半导体装置的输出方法包括以下步骤：基于施加至多个输入线的数据来产生第一数据组；基于施加至所述多个输入线的数据来产生与第一数据组相同的第二数据组；在第一时刻输出第一数据组的至少一部分；并且在第一时刻之后的第二时刻输出第二数据组的至少一部分。
在本发明的另一个示例性的方面中，一种半导体装置的输出电路包括：选择信号控制单元，所述选择信号控制单元被配置为基于使能信号而输出第一选择信号作为第一输入线选择信号以及第二选择信号作为第二输入线选择信号，或者输出第一选择信号作为第二输入线选择信号以及第二选择信号作为第一输入线选择信号；第一多路复用单元，所述第一多路复用单元被配置为基于第一选择信号和第二选择信号而将施加至输入线的数据中的一半输出作为第一多路复用数据；以及第二多路复用单元，所述第二多路复用单元被配置为基于第一输入线选择信号和第二输入线选择信号而将施加至输入线的数据中的一半输出作为第二多路复用数据。
在本发明的另一个示例性的方面中，一种半导体装置的输入/输出电路包括：输入模块，所述输入模块被配置为响应于以第一速度输入的外部数据选通信号而在正常模式中接收2n比特的输入数据并且基于2n比特的输入数据而产生2n比特的数据组，以及响应于以第二速度输入的外部数据选通信号而在测试模式中接收n比特的输入数据并且基于n比特的输入数据而产生2n比特的数据组；输出模块，所述输出模块被配置为在正常模式中以第一速度输出2n次正常输出数据，以及在测试模式中以第二速度输出n次测试输出数据；数据选通信号发生模块，所述数据选通信号发生模块被配置为在正常模式中产生以第一速度摆动的数据选通信号，以及在测试模式中产生以第二速度摆动的数据选通信号，其中n是等于或大于1的整数。
附图说明
包含在本说明书中且构成本说明书的一部分的附图示出了根据本发明的各个实施例，并且与说明书一起用来解释本发明的原理。
图1是示出根据本发明的一个实施例的高速半导体装置被加载到高速测试设备上并接收数据的情况的时序图；
图2是示出根据本发明的实施例的高速半导体装置被加载到低速测试设备上并接收数据的情况的时序图；
图3是示出根据本发明的实施例的能够执行图1和图2所示的数据接收方法的半导体装置的示意性方框图；
图4是示出图3所示的接收脉冲发生单元的一个示例性实施例的电路图；
图5是示出图3所示的第一数据接收锁存单元和第二数据接收锁存单元的一个示例性实施例的电路图；
图6是示出图3所示的第一施加单元和第二施加单元的一个示例性实施例的电路图；
图7是示出根据本发明的实施例的半导体装置中的高速数据输出方法的时序图；
图8是示出根据本发明的实施例的半导体装置中的低速数据输出方法的时序图；
图9是示出根据本发明的另一个实施例的半导体装置的输出电路的示意性方框图；
图10是示出图9所示的选择信号控制单元和第二多路复用单元的示例性实施例的具体电路图；
图11A是示出图9所示的第一多路复用单元的一个示例性实施例的具体电路图；
图11B是示出图9所示的第一多路复用单元的另一个示例性实施例的具体电路图；
图12是示出根据本发明的实施例的半导体装置中的高速数据选通信号输出方法(a)和低速数据选通信号输出方法(b)的时序图；
图13是示出被配置为利用图12所示的低速数据选通信号输出方法(b)的数据选通信号(DQS)发生装置的一个示例性实施例的示意性方框图；
图14是示出图13所示的DQS发生装置的工作的时序图；
图15是示出图13所示的信号组合部的一个示例性实施例的电路图；并且
图16是示出根据本发明的另一个实施例的系统的示意性方框图。
具体实施方式
下文将结合附图通过示例性的实施例来说明根据本发明的半导体装置的输入/输出电路和方法以及具有该半导体装置的系统。
根据本发明的一个实施例的半导体装置的输入/输出电路和方法如下所述地解决上述的、当低速测试设备加载高速半导体装置并执行针对高速工作的测试时所产生的问题，使得低速测试设备能够加载高速半导体装置并且执行针对高速工作的测试。
根据本发明的实施例的半导体装置的输入/输出电路和方法使输入/输出信号中的至少一部分在测试设备与半导体装置之间以低速输入和输出，从而可以减少要以高速输入和输出的信号，并且使接收低速信号的半导体装置以高速工作。相应地，根据本发明的实施例的半导体装置的输入/输出电路和方法获得的有益的技术效果在于高速半导体装置可以被加载到低速测试设备上并进行测试。
根据本发明的实施例的半导体装置的输入/输出电路和方法以高速接收外部时钟，或以低速接收外部时钟并在内部将外部时钟转换为具有高速。如以上所述的，低速测试设备以低速输出外部时钟。相应地，为了使根据本发明的实施例的半导体装置以高速接收外部时钟，需要对低速测试设备进行改进。由于可以容易地实现改进低速测试设备以保证能够以低速以及高速输出外部时钟(例如，外部时钟可以在降低至其周期的一半时以低速被输出)，因此省略对其的详细说明。
根据本发明的实施例的半导体装置的输入/输出电路和方法能够以这样的方式在内部将以低速接收的外部时钟转换为具有高速。可以通过将半导体装置配置为包括诸如时钟倍增电路的时钟分频器来实现这样的设置。
根据本发明的实施例的半导体装置的输入/输出电路和方法基于以低速从低速测试设备输入的数据而产生数量足够以高速来执行测试的测试数据，使得高速半导体装置可以被加载到低速测试设备上并进行测试。例如，在每单位时间需要8比特的测试数据以高速执行测试时，根据本发明的实施例的半导体装置的输入/输出电路和方法以每单位时间4比特的测试数据的低速来接收，并基于所接收的4比特的数据来产生8比特的测试数据。以下将结合图1对此进行具体说明。
图1是示出根据本发明的一个实施例的加载到高速测试设备上并接收数据的高速半导体装置的时序图。图1示出以高速输入的外部时钟CLK_ex，以及周期与外部时钟CLK_ex的周期相同的外部数据选通信号DQS_ex。8比特的数据d0至d7基于写入命令WL响应于外部数据选通信号DQS_ex的上升沿和下降沿而被串行地输入至数据焊盘DQ。第一数据d0、第三数据d2、第五数据d4和第七数据d6被串行地输入至第一输入端子in0。在所述数据被输入至第一输入端子in0的同一时刻，第二数据d1、第四数据d3、第六数据d5和第八数据d7被串行地输入至第二输入端子in1。将8比特的数据d0至d7的各个比特施加至第一输入端子in0和第二输入端子in1所需的时间对应于外部数据选通信号DQS_ex的一个周期。施加至第一输入端子in0和第二输入端子in1的数据在被延迟了时钟信号CLK_ex的一个周期时被分别施加至第三输入端子in2和第四输入端子in3。然后，半导体装置响应于第一脉冲rec1而同时接收并锁存施加至第一输入端子in0至第四输入端子in3的数据。第一数据d0至第四数据d3由此被接收并锁存。之后，半导体装置响应于第二脉冲rec2而同时接收并锁存施加至第一输入端子in0至第四输入端子in3的数据。第五数据d4至第八数据d7由此被接收并锁存。响应于第一脉冲rec1而被接收并锁存的第一数据d0至第四数据d3响应于使能信号en而被施加至第一输出线(例如，第一全局输入/输出线GIO0至第四全局输入/输出线GIO3)，响应于第二脉冲rec2而被接收并锁存的第五数据d4至第八数据d7响应于使能信号en而被施加至第二输出线(例如，第五全局输入/输出线GIO4至第八全局输入/输出线GIO7)。如果写入命令WL被激活并且外部时钟CLK_ex的四个周期WL+4过去，则上述的数据接收方法完成一个周期。再次说明以上操作，在加载到高速测试设备上并接收数据的半导体装置的数据接收方法中，通过将相继输入至四个输入端子in0至in3的四个主数据d0至d3与四个次数据d4至d7联接起来，产生8比特的数据d0至d7。由于半导体装置使用四个输入端子in0至in3并接收主数据d0至d3以及次数据d4至d7，因此作为用于确定从四个输入端子in0至in3接收数据的时刻的信号的第一脉冲rec1和第二脉冲rec2是在不同的时刻被激活的信号。正如可以从图1看出的，第一脉冲rec1和第二脉冲rec2是以与外部时钟CLK_ex的两个周期相对应的间隔而被激活的。
图2是示出根据本发明实施例的加载到低速测试设备上并接收数据的高速半导体装置的时序图。图2示出以高速输入的外部时钟CLK_ex。高速半导体装置从低速测试设备接收外部数据选通信号DQS_ex。在图2中，外部数据选通信号DQS_ex具有与图1所示的外部数据选通信号DQS_ex的周期的两倍相对应的周期。由于图1所示的外部数据选通信号DQS_ex具有与外部时钟CLK_ex的周期相同的周期，因此图2所示的外部数据选通信号DQS_ex具有与外部时钟CLK_ex的两倍相对应的周期。4比特的数据d0至d3基于写入命令WL响应于外部数据选通信号DQS_ex的上升沿和下降沿而被串行地输入至数据焊盘DQ。由于图2示出的是高速半导体装置加载到低速测试设备上的时序图，因此与8比特的数据d0至d7被输入至数据焊盘DQ的图1的时序图不同的是，在图2的时序图中4比特的数据d0至d3被输入至数据焊盘DQ。第一数据d0和第三数据d2被串行地输入至第一输入端子in0。在所述数据被输入至第一输入端子in0的同一时刻，第二数据d1和第四数据d3被串行地输入至第二输入端子in1。将4比特的数据d0至d3的相应比特施加至第一输入端子in0和第二输入端子in1所需的时间与外部数据选通信号DQS_ex的一个周期相对应。施加至第一输入端子in0和第二输入端子in1的数据在被延迟了时钟信号CLK_ex的一个周期时被分别施加至第三输入端子in2和第四输入端子in3。接着，半导体装置响应于被同时激活的第一脉冲rec1和第二脉冲rec2而同时接收并锁存施加至第一输入端子in0至第四输入端子in3的数据。第一数据d0至第四数据d3由此被接收并锁存。响应于第一脉冲rec1而被接收并锁存的第一数据d0至第三数据d3响应于使能信号en而被施加至第一输出线(例如，第一全局输入/输出线GIO0至第四全局输入/输出线GIO3)，响应于第二脉冲rec2而被接收并锁存的第一数据d0至第三数据d3响应于使能信号en而被施加至第二输出线(例如，第五全局输入/输出线GIO4至第八全局输入/输出线GIO7)。如果写入命令WL被激活并且外部时钟CLK_ex的四个周期WL+4过去，则上述的数据接收方法完成一个周期。再次说明以上操作，在根据本发明的实施例的半导体装置的数据接收方法中，8比特的数据d0至d3以及d0至d3基于输入至四个输入端子in0至in3的四个主数据d0至d3而产生。由于8比特的数据d0至d3以及d0至d3是通过同时接收经由四个输入端子in0至in3而输入的主数据d0至d3而产生的，因此作为用于确定从四个输入端子in0至in3接收数据的时刻的信号的第一脉冲rec1和第二脉冲rec2是被同时激活的信号。正如从图2可以看出的，第一脉冲rec1和第二脉冲rec2同时被激活。可以用不同的方法来实现基于被输入至四个输入端子in0至in3的四个主数据d0至d3而产生8比特的数据d0至d3以及d0至d3的方法。具体而言，不按照如以上所述的通过简单地将主数据d0至d3布置两次来产生8比特的数据d0至d3以及d0至d3，而是可以设想可以通过将主数据d0至d3与主数据d0至d3的反相值d0b至d3b联接来产生8比特的数据d0至d3以及d0b至d3b。除此以外，可以通过改变顺序将第一数据d0至d3联接来产生8比特的数据，例如，d0、d1、d2、d3、d3、d1、d2和d0。另外，可以通过将主数据d0至d3以及按其顺序被联接的数据的反相值重新联接来产生8比特的数据。可以根据设计者的意愿来改变这样的设置，并且要注意的是这些联接数据的实例并不旨在对本发明的范围进行限制。之后将结合图6来说明通过将主数据d0至d3与主数据d0至d3的反相值d0b至d3b联接而产生8比特的数据d0至d3以及d0b至d3b。
图3是示出根据本发明实施例的能够执行图1和图2所示的数据接收方法的半导体装置的示意性方框图。所述半导体装置被配置为使得其能够响应于测试使能信号ten而选择性使用以上结合图1和图2说明的数据接收方法。测试使能信号ten是确定半导体装置将使用以上结合图1和图2说明的数据接收方法中的哪一种方法的信号，并且可以通过指派被输入至半导体装置的测试模式信号来被使用。
参见图3，半导体装置包括接收脉冲发生单元310、第一数据接收锁存单元320、第二数据接收锁存单元330、第一施加单元340和第二施加单元350。
接收脉冲发生单元310被配置为响应于测试使能信号ten来产生具有预定时间间隔的第一脉冲rec1和第二脉冲rec2，或同时产生第一脉冲rec1和第二脉冲rec2。图3所示的接收脉冲发生单元310被配置为基于测试使能信号ten而接收具有不同激活时间的第一脉冲源信号pWL10和第二脉冲源信号pWL30，以及输出第一脉冲源信号pWL10和第二脉冲源信号pWL30作为第一脉冲rec1和第二脉冲rec2。稍后说明接收脉冲发生单元310的具体配置和工作原理。
第一数据接收锁存单元320被配置为响应于第一脉冲rec1而接收施加至多个输入端子的串行数据，并且锁存所述串行数据作为第一输入锁存数据。在图3中，举例说明的是输入端子in0至in3作为所述多个输入端子，四个数据IL0至IL3作为第一输入锁存数据。
第二数据接收锁存单元330被配置为响应于第二脉冲rec2而接收施加至四个输入端子in0至in3的串行数据，并且锁存所述串行数据作为第二输入锁存数据IL4至IL7。
第一施加单元340被配置为基于第一输入锁存数据IL0至IL3而产生第一施加数据AD0至AD3，并且响应于使能信号en而将第一施加数据AD0至AD3施加至第一输出线GIO0至GIO3。
第二施加单元350被配置为基于第二输入锁存数据IL4至IL7而产生第二施加数据AD4至AD7，并且响应于使能信号en而将第二施加数据AD4至AD7施加至第二输出线GIO4至GIO7。
如图3所示而配置的半导体装置在基于测试使能信号ten而顺序地产生具有预定时间间隔的第一脉冲rec1和第二脉冲rec2的情况下利用图1所示的数据接收方法来接收数据，并且在第一脉冲rec1和第二脉冲rec2同时产生的情况下利用图2所示的数据接收方法来接收数据。相应地，当接收脉冲发生单元310以第一脉冲rec1和第二脉冲rec2被同时激活的方式产生第一脉冲rec1和第二脉冲rec2时，第一输入锁存数据IL0至IL3以及第二输入锁存数据IL4至IL7可以分别具有相同的值。
图4是示出图3所示的接收脉冲发生单元310的一个示例性实施例的电路图。
接收脉冲发生单元310可以被配置为包括反相器401以及第一与非(NAND)门402至第三与非门404。反相器401将测试使能信号ten反相。第一与非门402经由其输入端子接收反相器401的输出信号以及第一脉冲源信号pWL10。第二与非门403经由其输入端子接收第二脉冲源信号pWL30和测试使能信号ten。第三与非门404将第一与非门402所输出的信号和第二与非门403所输出信号进行与非操作，并输出与非的结果作为第一脉冲rec1。另外，第二脉冲源信号pWL30被输出作为第二脉冲信号rec2。作为在产生写入命令WL之后过去预定时间时而顺序地产生的脉冲信号，第一脉冲源信号pWL10和第二脉冲源信号pWL30成为了第一脉冲rec1和第二脉冲rec2的源。根据图4所示的接收脉冲发生单元310的配置，如果测试使能信号ten被去激活为低电平，则第一脉冲源信号pWL10被输出作为第一脉冲rec1，第二脉冲源信号pWL30被输出作为第二脉冲rec2。也就是说，第一脉冲rec1和第二脉冲rec2以预定时间间隔顺序地产生。相反，如果测试使能信号ten被激活为高电平，则第二脉冲源信号pWL30被输出作为第一脉冲rec1和第二脉冲rec2。也就是说，第一脉冲rec1和第二脉冲rec2同时产生。
图5是示出图3所示的第一数据接收锁存单元320和第二数据接收锁存单元330的一个示例性实施例的电路图。
第一数据接收锁存单元320和第二数据接收锁存单元330中的每个可以包括反相器501、第一传输门502和第一锁存器503。图5所示的电路是从一个输入端子(例如，输入端子in2)接收数据并产生一个输入锁存数据(例如，数据IL2)的电路。在图3所示的第一数据接收锁存单元320被配置为包括图5所示的电路的情况下，可以为相应的输入端子in0至in3提供数量上为四个的图5所示的电路。为了便于说明，假设图5所示的电路构成第一数据接收锁存单元320的一部分，其从第三输入端子in2接收数据并产生第一输入锁存数据的第三数据IL2。反相器501将第一脉冲rec1反相。第一传输门502经由其NMOS输入端子以及PMOS输入端子接收第一脉冲rec1以及反相器501的输出值，并基于第一脉冲rec1而被激活或去激活。第一传输门502的输入端子与第三输入端子in2耦合，并且第一传输门502的输出端子与第一锁存器503耦合。第一锁存器503锁存从第一传输门502输入的数据作为第一输入锁存数据的第三数据IL2。根据图5所示的配置，第一数据接收锁存单元320执行在第一脉冲rec1被激活的时刻接收施加至第三输入端子in2的数据以及锁存接收的数据作为第一输入锁存数据的第三数据IL2的操作。除信号的输入/输出之外，可以用与图5所示的第一数据接收锁存单元320相同的方式来配置第二数据接收锁存单元330，并且第二数据接收锁存单元330可以以与第一数据接收锁存单元320相同的方式来工作。因此，此处将省略对其的具体说明。
图6是示出图3所示的第一施加单元340和第二施加单元350的一个示例性实施例的电路图。以下将基于第二施加单元350来进行说明。
第二施加单元350可以被配置为包括数据处理部610和驱动部620。
数据处理部610被配置为接收第二输入锁存数据IL4至IL7中的每个，基于测试控制信号tc而将第二输入锁存数据IL4至IL7中的每个反相，以及输出第二施加数据AD4至AD7中的每个。在图6所示的第二施加单元350中，可以通过指派输入至半导体装置的测试模式信号来使用测试控制信号tc作为控制第二施加数据AD4至AD7的信号。
图6所示的电路是接收第二输入锁存数据之一(例如，数据IL5)、产生第二施加数据之一(例如，数据AD5)、将一个第二施加数据AD5施加至一个第二输出线(例如，线GIO5)的电路。在第二施加单元350被配置为包括图6所示的电路的情况下，可以为各第二输入锁存数据IL4至IL7提供数量为四个的如图6所示的电路。为了便于说明，假设图6所示的电路构成第二施加单元350的一部分，其接收第二输入锁存数据IL5、产生第二施加数据AD5并且将第二施加数据AD5施加至第二输出线GIO5。
参见图6，数据处理部610可以被配置为包括三态反相器611和传输门612。三态反相器611被配置为由测试控制信号tc以及测试控制信号tc的反相信号来激活。如果三态反相器611由测试控制信号tc来激活，则三态反相器611经由其输入端子来接收第二输入锁存数据IL5、将第二输入锁存数据IL5反相并且输出第二输入锁存数据IL5。传输门612被配置为由测试控制信号tc以及测试控制信号tc的反相信号来激活。如果传输门612由测试控制信号tc来激活，则传输门612经由其输入端子来接收第二输入锁存数据IL5并输出第二输入锁存数据IL5。三态反相器611的输出端子和传输门612的输出端子相互耦合，并且第二施加数据AD5经由三态反相器611的输出端子和传输门612的输出端子而被输出。三态反相器611和传输门612具有不同的激活持续时间。具体而言，如果测试控制信号tc被激活至高电平，则传输门612被去激活，并且三态反相器611被激活。相反地，如果测试控制信号tc被去激活至低电平，则传输门612被激活，并且三态反相器611被去激活。根据此配置，如果测试控制信号tc被激活至高电平，则数据处理部610将第二输入锁存数据IL5反相并产生第二施加数据AD5。相反地，如果测试控制信号tc被去激活至低电平，则数据处理部610不会将第二输入锁存数据IL5反相并产生第二施加数据AD5。
驱动部620被配置为响应于使能信号en而将数据处理部610所输出的第二施加数据AD5施加至第二输出线GIO5。驱动部620可以被配置为包括响应于使能信号en而被激活的常用的驱动电路。
当第二施加单元350被配置为包括图6所示的数据处理部610以及驱动部620时，可以控制施加至第二输出线GIO4至GIO7的数据以成为第二输入锁存数据IL4至IL7或第二输入锁存数据IL4至IL7的反相数据。由此，可以使施加至第二输出线GIO4至GIO7的数据成为施加至四个输入端子in0至in3的数据的反相值。但是，并不一定在图6所示的第二施加单元350中执行这样的反相操作。在第二数据接收锁存单元330中也可以执行这样的反相操作。第二数据接收锁存单元330响应于第二脉冲rec2而接收施加至四个输入端子in0至in3的串行数据，并锁存所述串行数据作为第二输入锁存数据IL4至IL7。在这点上，在第二数据接收锁存单元330被配置为将从四个输入端子in0至in3输入的数据反相并锁存输入的数据作为第二输入锁存数据IL4至IL7的情况下，可以用与图6所示的第二施加单元350的反相操作相同的方式使施加至第二输出线GIO4至GIO7的数据成为施加至四个输入端子in0至in3的数据的反相值。由于可以通过在根据图5所示的第二数据接收锁存单元330的示例性实施例的电路中额外地包括传输门以及接收测试控制信号tc的三态反相器而容易地对执行反相操作的第二数据接收锁存单元330进行配置，因此此处省略对其的具体说明。
除信号的输入/输出外，可用与图6所示的第二施加单元350相同的方式来配置第一施加单元340，并且第一施加单元340可以以与第二施加单元350相同的方式工作。因此，此处将省略对其的具体说明。
在一个实施例中，将响应于测试控制信号tc来控制施加至第一输出线GIO0至GIO3以及第二输出线GIO4至GIO7的数据的功能举例说明为一种数据组合类型，但在本发明中可以不一定包括这种情况。根据设计者的意愿，第一施加单元340和第二施加单元350中的每个都可以被配置为不包括数据处理部610而仅仅包括数据驱动器620。
根据前述的实施例，以上结合图1至图6所述的根据本发明实施例的半导体装置可以被加载到以高速向半导体装置输入数据的高速测试设备上以及以低速向半导体装置输入数据的低速测试设备上，使得可以执行测试。
根据本发明实施例的高速半导体装置能够在被加载到高速测试设备上时以高速向高速测试设备输出数据，并且能够在被加载到低速测试设备上时以低速向低速测试设备输出数据。以此方式，根据本发明实施例的高速半导体装置可以被加载到高速和低速测试设备上从而可以执行测试。可以按照下列方法实现对高速半导体装置输出数据的速度的控制。
图7示出根据本发明实施例的半导体装置中的高速数据输出方法的时序图，图8示出根据本发明实施例的半导体装置中的低速数据输出方法的时序图。
图7示出第一数据O0至第八数据O7被输入至八个输入线GIO0至GIO7的状态。施加至八个输入线GIO0至GIO7的第一输入数据O0至第八输入数据O7的顺序根据种子地址(seed address)而变化。种子地址是地址中的特定比特的值。根据种子地址的值，施加至八个输入线GIO0至GIO7的第一输入数据O0至第八输入数据O7的顺序变化，相应地，输出至数据焊盘DQ的数据的顺序也变化。通常，种子地址使用地址的第一个比特。如图7所示，当种子地址A0为0时，八个输入数据O0至O7通过分别对应为O0、O1、O2、O3、O4、O5、O6和O7而被施加至八个输入线GIO0至GIO7，而当种子地址A0为1时，八个输入数据O0至O7通过分别对应为O1、O0、O3、O2、O5、O4、O7和O6而被施加至八个输入线GIO0至GIO7。因此，当种子地址A0为0时，八个输入数据O0至O7以O0、O1、O2、O3、O4、O5、O6和O7的顺序输出至数据焊盘DQ，而当种子地址A0为1时，八个输入数据O0至O7以O1、O0、O3、O2、O5、O4、O7和O6的顺序输出至数据焊盘DQ。为了便于说明，将在种子地址A0为0的情况下说明示出了根据本发明实施例的半导体装置中的高速数据输出方法和低速数据输出方法的图7和图8的时序图。
参见图7，示出了第一输入数据O0至第八输入数据O7通过分别对应为O0、O1、O2、O3、O4、O5、O6和O7而被施加至八个输入线GIO0至GIO7。
然后，施加至八个输入线GIO0至GIO7中的奇数输入线GIO0、GIO2、GIO4和GIO6的数据O0、O2、O4和O6被选择作为第一数据组RDO，施加至八个输入线GIO0至GIO7中的偶数输入线GIO1、GIO3、GIO5和GIO7的数据O1、O3、O5和O7被选择作为第二数据组FDO。
响应于图7所示的输入时钟CLK_DLL，第一数据组RDO的第一数据O0在输入时钟CLK_DLL的上升沿被输出，第二数据组FDO的第一数据O1在输入时钟CLK_DLL的下降沿被输出。以此方式，随着输入时钟CLK_DLL在高电平与低电平之间摆动，第一数据组RDO和第二数据组FDO的数据如图7所示被串行地输出。输入时钟CLK_DLL具有与外部时钟CLK_ex的周期相同的周期。参见图7，由于具有不同数据值的第一数据组RDO：O0、O2、O4和O6以及第二数据组FDO：O1、O3、O5和O7的数据随着输入时钟CLK_DLL摆动而被连续地输出，因此图7所示的方法适用于高速半导体装置被加载到高速测试设备上并以高速输出数据的情况。在本实施例中，可以利用控制输出时刻的DLL时钟来实现输入时钟CLK_DLL。
参见图8，与图7相似，示出了第一输入数据O0至第八输入数据O7通过分别对应为O0、O1、O2、O3、O4、O5、O6和O7而被施加至八个输入线GIO0至GIO7。
然后，施加至八个输入线GIO0至GIO7中的奇数输入线GIO0、GIO2、GIO4和GIO6的数据O0、O2、O4和O6被选择作为第一数据组RDO，并且与第一数据组RDO相同的数据——即，施加至八个输入线GIO0至GIO7中的奇数输入线GIO0、GIO2、GIO4和GIO6的数据O0、O2、O4和O6——被选择作为第二数据组FDO。
响应于输入时钟CLK_DLL，第一数据组RDO的第一数据O0在输入时钟CLK_DLL的上升沿被输出，而第二数据组FDO的第一数据O0在输入时钟CLK_DLL的下降沿被输出。也就是说，相同的数据在输入时钟CLK_DLL的上升沿和下降沿被连续输出两次。第一数据组RDO和第二数据组FDO的数据随着输入时钟CLK_DLL在高电平与低电平之间摆动而被顺序地输出。由于此数据输出方法的缘故，如从图8可以看出的那样，随着相同的数据被连续地输出两次，相同的数据在输入时钟CLK_DLL的一个周期期间保持不变。与输入时钟CLK_DLL的每半个周期输出一个数据例如O0的图7的输出波形不同，参见图8所示的输出波形，输入时钟CLK_DLL的每一个周期输出一个数据例如O0。相应地，图8所示的方法适用于高速半导体装置被加载到低速测试设备上并以低速输出数据的情况。参见图8，由于第一数据组RDO和第二数据组FDO具有相同的数据O0、O2、O4和O6，因此输出至数据焊盘DQ的数据与施加至八个输入线GIO0至GIO7的数据中的一半相对应。因此，为了将施加至八个输入线GIO0至GIO7的数据O0至O7中的全部数据输出，应实施两次图8所示的输出方法。具体而言，正如从图8可以看出的，通过设置使得施加至八个输入线GIO0至GIO7的数据之中的奇数数据O0、O2、O4和O6在第一周期中被选择性地输出作为第一数据组RDO和第二数据组FDO，并且施加至八个输入线GIO0至GIO7的数据之中的偶数数据O1、O3、O5和O7在第二周期中被选择性地输出作为第一数据组RDO和第二数据组FDO，可以将施加至八个输入线GIO0至GIO7的数据O0至O7中的全部数据输出。可以通过改变种子地址来区分这些周期。例如，如图8所示，可以使用如下的方法：其中，如果与施加至八个输入线GIO0至GIO7的数据相对应的地址的第一个比特A0为0，即种子地址为0，则可以选择数据O0、O2、O4和O6作为第一数据组RDO和第二数据组FDO，并且如果种子地址为1，则可以选择数据O1、O3、O5和O7作为第一数据组RDO和第二数据组FDO。如图8所示，通过将种子地址的值设置为1和0而将周期执行两次，可以输出全部的八个输入数据O0至O7。
在对图7和图8的说明中，第一数据组RDO和第二数据组FDO的数据响应于输入时钟CLK_DLL的上升沿和下降沿而被输出。这种设置作为示例性的实施例而示出，并且容易理解的是第一数据组RDO和第二数据组FDO的数据可以响应于交替的激活时刻而被连续地输出。因此，要注意的是采用输入时钟CLK_DLL以及输入时钟CLK_DLL的上升沿和下降沿的示例性实施例并不旨在对实现本发明的本质特征进行限制。
图9是示出根据本发明的另一个实施例的半导体装置的输出电路的示意性方框图。所述数据输出电路被配置为使得可以基于测试使能信号ten来实施图7所示的高速数据输出方法和图8所示的低速数据输出方法中的一种。
数据输出电路可以被配置为包括选择信号控制单元910、第一多路复用单元920、第二多路复用单元930、第一管道单元940、第二管道单元950、输出驱动器960。
选择信号控制单元910被配置为基于测试使能信号ten而分别输出第一选择信号sel1和第二选择信号sel2作为第一输入线选择信号Tsel1和第二输入线选择信号Tsel2，或者基于测试使能信号ten而分别输出第二选择信号sel2和第一选择信号sel1作为第一输入线选择信号Tsel1和第二输入线选择信号Tsel2。
第一多路复用单元920被配置为基于第一选择信号sel1和第二选择信号sel2而将施加至八个输入线GIO0至GIO7中的一半输入线的数据输出作为第一多路复用数据MUXR。例如，在图7和图8所示的方法的情况中，如果第一选择信号sel1被激活，则第一多路复用单元920选择施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的奇数数据O0、O2、O4和O6，并且输出第一多路复用数据MUXR。另外，如果第二选择信号sel2被激活，则第一多路复用单元920选择施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的偶数数据O1、O3、O5和O7，并且输出第一多路复用数据MUXR。第一多路复用数据MUXR是多个并行数据，在图9中，示出了第一多路复用数据MUXR由四个并行数据MUXR01、MUXR23、MUXR45和MUXR67表示，所述四个并行数据MUXR01、MUXR23、MUXR45和MUXR67是通过选择施加至八个输入线GIO0至GIO7的八个输入数据O0至O7中的四个而构成的。
第二多路复用单元930被配置为基于第一输入线选择信号Tsel1和第二输入线选择信号Tsel2而将施加至八个输入线GIO0至GIO7中的一半输入线的数据输出作为第二多路复用数据MUXF。例如，在图7和图8所示的方法的情况中，如果第一输入线选择信号Tsel1被激活，则第二多路复用单元930选择施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的奇数数据O0、O2、O4和O6，并且输出第二多路复用数据MUXF。另外，如果第二输入线选择信号Tsel2被激活，则第二多路复用单元930选择施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的偶数数据O1、O3、O5和O7，并且输出第二多路复用数据MUXF。第二多路复用数据MUXF是多个并行数据，并且在图9中，示出了第二多路复用数据MUXF由四个并行数据MUXF01、MUXF23、MUXF45和MUXF67表示，所述四个并行数据MUXF01、MUXF23、MUXF45和MUXF67是通过选择施加至八个输入线GIO0至GIO7的八个输入数据O0至O7中的四个而构成的。
第一管道单元940被配置为并行地接收第一多路复用数据MUXR，并且串行地产生和输出第一数据组RDO。第一管道单元940可以被配置为包括多个锁存电路。
第二管道单元950被配置为并行地接收第二多路复用数据MUXF，并且串行地产生和输出第二数据组FDO。第二管道单元950可以被配置为包括多个锁存电路。
输出驱动器960被配置为响应于输入时钟CLK_DLL而交替地将第一数据组RDO和第二数据组FDO输出至数据焊盘DQ。输出驱动器960可以被配置为包括常见的输出缓冲器。
从图9所示的数据输出电路输出的第一数据组RDO和第二数据组FDO可以响应于测试使能信号ten而具有相同的值或不同的值。例如，如果测试使能信号ten被去激活，如图7所示，第一数据组RDO可以是施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的奇数数据O0、O2、O4和O6，而第二数据组FDO可以是施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的偶数数据O1、O3、O5和O7。相反地，如果测试使能信号ten被激活，如图8所示，第一数据组RDO和第二数据组FDO均可以是施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的奇数数据O0、O2、O4和O6，否则第一数据组RDO和第二数据组FDO均可以是施加至八个输入线GIO0至GIO7的八个输入数据O0至O7之中的偶数数据O1、O3、O5和O7。第一数据组RDO和第二数据组FDO被输入至输出驱动器960，并且被交替地输出至数据焊盘DQ。例如，输出驱动器960可以响应于输入时钟CLK_DLL而重复如下过程：第一数据组RDO的第一数据在输入时钟CLK_DLL的上升沿被输出，第二数据组FDO的第一数据在输入时钟CLK_DLL的下降沿被输出，第一数据组RDO的下一数据在输入时钟CLK_DLL的下个上升沿被输出，而第二数据组FDO的下一数据在输入时钟CLK_DLL的下个下降沿被输出。
图10是示出图9所示的选择信号控制单元910和第二多路复用单元930的示例性实施例的具体电路图。
如上所述，选择信号控制单元910被配置为基于测试使能信号ten而分别输出第一选择信号sel1和第二选择信号sel2作为第一输入线选择信号Tsel1和第二输入线选择信号Tsel2，或者基于测试使能信号ten而分别输出第二选择信号sel2和第一选择信号sel1作为第一输入线选择信号Tsel1和第二输入线选择信号Tsel2。选择信号控制单元910可以被配置为包括第一三态反相器1001至第四三态反相器1004以及第一反相器1005和第二反相器1006。当测试使能信号ten被去激活时第一三态反相器1001被激活，并且将第二选择信号sel2反相并输出。当测试使能信号ten被激活时第二三态反相器1002被激活，并且将第一选择信号sel1反相并输出。第一反相器1005将第一三态反相器1001和第二三态反相器1002的输出值反相，并输出第一输入线选择信号Tsel1。由于第一三态反相器1001和第二三态反相器1002是根据测试使能信号ten而被激活的，因此在第一反相器1005的输入端子处不会发生逻辑值的冲突。当测试使能信号ten被去激活时第三三态反相器1003被激活，并且将第一选择信号sel1反相并输出。当测试使能信号ten被激活时第四三态反相器1004被激活，并且将第二选择信号sel2反相并输出。第二反相器1006将第三三态反相器1003和第四三态反相器1004的输出值反相并输出第二输入线选择信号Tsel2。
第二多路复用单元930可以被配置为包括第五三态反相器1007至第十二三态反相器1014。八个三态反相器1007至1014的输入端子分别与八个输入线GIO0至GIO7耦合。第五三态反相器1007、第七三态反相器1009、第九三态反相器1011和第十一三态反相器1013响应于第一输入线选择信号Tsel1而被激活，第六三态反相器1008、第八三态反相器1010、第十三态反相器1012和第十二三态反相器1014响应于第二输入线选择信号Tsel2而被激活。第五三态反相器1007的输出端子和第六三态反相器1008的输出端子相互耦合，并且第二多路复用数据MUXF的第一比特MUXF01经由输出端子被输出。第七三态反相器1009的输出端子和第八三态反相器1010的输出端子相互耦合，并且第二多路复用数据MUXF的第二比特MUXF23经由输出端子被输出。第九三态反相器1011的输出端子和第十三态反相器1012的输出端子相互耦合，并且第二多路复用数据MUXF的第三比特MUXF45经由输出端子被输出。第十一三态反相器1013的输出端子和第十二三态反相器1014的输出端子相互耦合，并且第二多路复用数据MUXF的第四比特MUXF67经由输出端子被输出。
图11a是示出图9所示的第一多路复用单元920的一个示例性实施例的具体电路图。
第一多路复用单元920可以被配置为包括第一三态反相器1101至第八三态反相器1108。八个三态反相器1101至1108的输入端子分别与八个输入线GIO0至GIO7耦合。第一三态反相器1101、第三三态反相器1103、第五三态反相器1105和第七三态反相器1107响应于第一选择信号sel1而被激活，而第二三态反相器1102、第四三态反相器1104、第六三态反相器1106和第八三态反相器1108响应于第二选择信号sel2而被激活。第一三态反相器1101的输出端子和第二三态反相器1102的输出端子相互耦合，并且第一多路复用数据MUXR的第一比特MUXR01经由输出端子被输出。第三三态反相器1103的输出端子和第四三态反相器1104的输出端子相互耦合，并且第一多路复用数据MUXR的第二比特MUXR23经由输出端子被输出。第五三态反相器1105的输出端子和第六三态反相器1106的输出端子相互耦合，并且第一多路复用数据MUXR的第三比特MUXR45经由输出端子被输出。第七三态反相器1107的输出端子和第八三态反相器1108的输出端子相互耦合，并且第一多路复用数据MUXR的第四比特MUXR67经由输出端子被输出。
根据图10和图11A所示的选择信号控制单元910、第一多路复用单元920和第二多路复用单元930的配置，数据输出电路响应于测试使能信号ten、第一选择信号sel1和第二选择信号sel2如下工作。为了便于说明，假设施加至八个输入线GIO0至GIO7的八个输入数据O0至O7是通过在图7和图8中的种子地址A0为0时分别对应为O0、O1、O2、O3、O4、O5、O6和O7而施加的。
如果测试使能信号ten被去激活并且第一选择信号sel1被激活，则选择信号控制单元910激活并输出第二输入线选择信号Tsel2，并且相应地，第一多路复用单元920将施加至八个输入线GIO0至GIO7之中的奇数输入线GIO0、GIO2、GIO4和GIO6的输入数据O0、O2、O4和O6输出作为第一多路复用数据MUXR。第二多路复用单元930将施加至八个输入线GIO0至GIO7之中的偶数输入线GIO1、GIO3、GIO5和GIO7的输入数据O1、O3、O5和O7输出作为第二多路复用数据MUXF。第一管道单元940和第二管道单元950分别基于第一多路复用数据MUXR和第二多路复用数据MUXF而产生第一数据组RDO和第二数据组FDO作为串行数据。第一数据组RDO和第二数据组FDO可以如在图7中的种子地址A0为0时的情况下那样产生。相应地，由输出驱动器960输出至数据焊盘DQ的数据的波形可以如在图7的种子地址A0为0时的情况下那样产生。
如果测试使能信号ten被激活并且第一选择信号sel1被激活，则选择信号控制单元910激活并输出第一输入线选择信号Tsel1，并且相应地，第一多路复用单元920将施加至八个输入线GIO0至GIO7之中的奇数输入线GIO0、GIO2、GIO4和GIO6的输入数据O0、O2、O4和O6输出作为第一多路复用数据MUXR。与第一多路复用单元920中的方式相同，第二多路复用单元930将施加至八个输入线GIO0至GIO7之中的奇数输入线GIO0、GIO2、GIO4和GIO6的输入数据O0、O2、O4和O6输出作为第二多路复用数据MUXF。第一管道单元940和第二管道单元950分别基于第一多路复用数据MUXR和第二多路复用数据MUXF而产生第一数据组RDO和第二数据组FDO。第一数据组RDO和第二数据组FDO可以如在图8中的种子地址A0为0时的情况下那样产生。相应地，由输出驱动器960输出至数据焊盘DQ的数据的波形可以如在图8中的种子地址A0为0时的情况下那样产生。
如果测试使能信号ten被激活并且第二选择信号sel2被激活，则选择信号控制单元910激活并输出第二输入线选择信号Tsel2，并且相应地，第一多路复用单元920将施加至八个输入线GIO0至GIO7之中的偶数输入线GIO1、GIO3、GIO5和GIO7的输入数据O1、O3、O5和O7输出作为第一多路复用数据MUXR。与第一多路复用单元920中的方式相同，第二多路复用单元930将施加至八个输入线GIO0至GIO7之中的偶数输入线GIO1、GIO3、GIO5和GIO7的输入数据O1、O3、O5和O7输出作为第二多路复用数据MUXF。第一管道单元940和第二管道单元950分别基于第一多路复用数据MUXR和第二多路复用数据MUXF而产生第一数据组RDO和第二数据组FDO作为串行数据。第一数据组RDO和第二数据组FDO可以在图8中的种子地址A0为1时的情况下而产生。相应地，由输出驱动器960输出至数据焊盘DQ的数据的波形可以如在图8中的种子地址A0为1时的情况下那样产生。
参见图11B，第一多路复用单元920可以被配置为额外地包括延迟电路1109，所述延迟电路1109接收第一选择信号sel1或第二选择信号sel2并且将第一选择信号sel1或第二选择信号sel2延迟预定时间。借助于延迟电路1109来延迟预定时间的延迟操作要与通过接收第一选择信号sel1和第二选择信号sel2而被激活的第一多路复用单元920的激活时间匹配，并且与通过接收第一输入线选择信号Tsel1和第二输入线选择信号Tsel2而被激活的第二多路复用单元930的激活时间匹配。如图9所示，第一多路复用单元920在接收第一选择信号sel1或第二选择信号sel2时立即工作，而第二多路复用单元930在第一选择信号sel1或第二选择信号sel2被输入至选择信号控制单元910并且第一输入线选择信号Tsel1和第二输入线选择信号Tsel2由选择信号控制单元910输出时工作。在实际的电路中，对于选择信号控制单元910而言需要预定时间来产生第一输入线选择信号Tsel1和第二输入线选择信号Tsel2。在此情况下，第一选择信号sel1或第二选择信号sel2被输入至第一多路复用单元920的时刻与第一输入线选择信号Tsel1和第二输入线选择信号Tsel2被输入至第二多路复用单元930的时刻变得互不相同。图11B所示的第一多路复用单元920的延迟电路1109要用以补偿在此情况下的时间差。因此，所述预定时间——在所述预定时间期间延迟电路1109接收并延迟第一选择信号sel1或第二选择信号sel2——与从第一选择信号sel1或第二选择信号sel2被输入的时间至基于选择信号控制单元910的选择操作而产生第一输入线选择信号Tsel1或第二输入线选择信号Tsel2的时间之间的时间间隔相对应。
根据本发明的实施例的高速半导体装置在被加载到高速测试设备上时(在正常模式中)以高速将数据选通信号(DQS)输出至高速测试设备，并且在被加载到低速测试设备上时(在测试模式中)以低速将数据选通信号(DQS)输出至低速测试设备。这样，根据本发明的实施例的高速半导体装置可以被加载到高速测试设备和低速测试设备上，从而可以执行测试。可以通过以下的方法来控制高速半导体装置输出数据选通信号(DQS)的速度。
图12是示出根据本发明实施例的半导体装置中的高速数据选通信号输出方法(a)和低速数据选通信号输出方法(b)的时序图。
参见图12所示的高速数据选通信号输出方法(a)，第一DQS源信号DQSRDO是保持高电平的状态信号，第二DQS源信号DQSFDO是保持低电平的状态信号。在高速数据选通信号输出方法中，第一DQS源信号DQSRDO和第二DQS源信号DQSFDO分别响应于第一输出脉冲RCLKDO和第二输出脉冲FCLKDO而被交替地输出，由此产生数据选通信号DQS。具体而言，在高速数据选通信号输出方法中，在第一输出脉冲RCLKDO的高电平持续期间，第一DQS源信号DQSRDO被接收并输出作为数据选通信号DQS，而在第二输出脉冲FCLKDO的高电平持续期间第二DQS源信号DQSFDO被接收并输出作为数据选通信号DQS。由于接收和输出操作的缘故，从第一输出脉冲RCLKDO和第二输出脉冲FCLKDO被激活的时刻至输出数据选通信号DQS的时刻存在预定的延迟时间。第一输出脉冲RCLKDO和第二输出脉冲FCLKDO是基于输入时钟CLK_DLL而产生并具有半个周期的相位差的信号。在高速数据选通信号输出方法中，第一DQS源信号DQSRDO和第二DQS源信号DQSFDO交替地被输出。在高速数据选通信号输出方法中，由于第一DQS源信号DQSRDO保持高电平并且第二DQS源信号DQSFDO保持低电平，因此数据选通信号DQS是基于第一输出脉冲RCLKDO和第二输出脉冲FCLKDO而在预定时间段上在高电平与低电平之间摆动的摆动信号。数据选通信号DQS的摆动周期与输入时钟CLK_DLL的一个周期相对应。在本实施例中，可以利用在诸如DRAM的半导体存储装置中所使用的上升输出时钟和下降输出时钟来实现第一输出脉冲RCLKDO和第二输出脉冲FCLKDO。在常用的半导体存储装置中，上升输出时钟和下降输出时钟是控制用在DDR结构中的数据选通信号的输出时刻的信号。
参见图12所示的低速数据选通信号输出方法(b)，与图12所示的高速数据选通信号输出方法(a)不同的是，第一DQS源信号DQSRDO是在预定时间段上以具有与输入时钟CLK_DLL的周期的两倍相对应的周期来摆动的信号，而第二DQS源信号DQSFDO是通过将第一DQS源信号DQSRDO延迟输入时钟CLK_DLL的半个周期而获得的信号。与图12所示的高速数据选通信号输出方法(a)的方式相同，在低速数据选通信号输出方法中，第一DQS源信号DQSRDO和第二DQS源信号DQSFDO分别响应于第一输出脉冲RCLKDO和第二输出脉冲FCLKDO而被交替地输出，由此产生数据选通信号DQS。具体而言，在低速数据选通信号输出方法中，在第一输出脉冲RCLKDO的高电平持续期间第一DQS源信号DQSRDO被接收并输出作为数据选通信号DQS，而在第二输出脉冲FCLKDO的高电平持续期间第二DQS源信号DQSFDO被接收并输出作为数据选通信号DQS。由于接收和输出操作的缘故，从第一输出脉冲RCLKDO和第二输出脉冲FCLKDO被激活的时刻至数据选通信号DQS被输出的时刻存在预定的延迟时间。在低速数据选通信号输出方法中，与图12所示的高速数据选通信号输出方法(a)不同的是，第一DQS源信号DQSRDO和第二DQS源信号DQSFDO是以与输入时钟CLK_DLL的周期的两倍相对应的周期来摆动的信号，并且如图12的低速数据选通信号输出方法(b)所示地响应于第一输出脉冲RCLKDO和第二输出脉冲FCLKDO的高电平持续时间而具有高电平和低电平。相应地，如图12的低速数据选通信号输出方法(b)所示，数据选通信号DQS是基于第一输出脉冲RCLKDO和第二输出脉冲FCLKDO而在预定时间段上在高电平与低电平之间摆动的摆动信号。数据选通信号DQS的摆动周期与输入时钟CLK_DLL的两个周期相对应。
正如从图12中的(a)和(b)可以看出的，由于第一DQS源信号DQSRDO和第二DQS源信号DQSFDO是根据正常模式和测试模式而不同地产生这一事实，因此根据本发明实施例的高速半导体装置可以控制输出数据选通信号DQS的速度。由于数据选通信号DQS是在半导体存储装置中当读取命令被激活时产生的信号，因此高速半导体装置的高速数据选通信号输出方法和低速数据选通信号输出方法可以被配置为响应于读取命令而开始。在高速半导体装置被加载到低速测试设备上并执行测试(在测试模式中)的情况下，可以采用低速数据选通信号输出方法，而在高速半导体装置被加载到高速测试设备上并执行测试或者高速半导体装置在封装状态中以高速工作(在正常模式中)的情况下，可以采用高速数据选通信号输出方法。
图13是示出被配置为利用图12所示的低速数据选通信号输出方法(b)的数据选通信号(DQS)发生装置的一个示例性实施例的示意性方框图。
数据选通信号发生装置可以被配置为包括DQS源信号发生单元1310和DQS发生单元1320。
如之前所述的，在图12所示的低速数据选通信号输出方法(b)中，与图12所示的高速数据选通信号输出方法(a)不同的是，第一DQS源信号DQSRDO和第二DQS源信号DQSFDO被产生作为摆动信号，并且数据选通信号DQS以低速被输出。DQS源信号发生单元1310是产生第一DQS源信号DQSRDO和第二DQS源信号DQSFDO作为摆动信号的组成部分。DQS源信号发生单元1310被配置为响应于产生起始信号gen和输入时钟CLK_DLL而产生第一DQS源信号DQSRDO和第二DQS源信号DQSFDO作为摆动信号。
DQS发生单元1320被配置为与第一输出脉冲RCLKDO和第二输出脉冲FCLKDO同步地对第一DQS源信号DQSRDO和第二DQS源信号DQSFDO执行操作，并产生具有与输入时钟CLK_DLL的周期的两倍相对应的摆动周期的数据选通信号DQS。DQS发生单元1320可以包括常见的数据选通信号驱动器。例如，DQS发生单元1320可以被配置为包括如下的驱动电路：其在第一输出脉冲RCLKDO的高电平持续期间输出第一DQS源信号DQSRDO作为数据选通信号DQS，并且在第二输出脉冲FCLKDO的高电平持续期间输出第二DQS源信号DQSFDO作为数据选通信号DQS。由于DQS发生单元1320可以被容易地实现为包括现有技术中通常已知的驱动电路，所以此处省略对其的具体说明。
DQS源信号发生单元1310可以被配置为包括读取脉冲发生部1311、信号组合部1312和源信号输出部1313。DQS源信号发生单元1310经由读取脉冲发生部1311和信号组合部1312而产生DQS设置信号DQSDO作为摆动信号。源信号输出部1313被配置为：接收DQS设置信号DQSDO，将DQS设置信号DQSDO延迟预先选定的时间，以及产生第一DQS源信号DQSRDO和第二DQS源信号DQSFDO。
读取脉冲发生部1311被配置为响应于发生起始信号gen和输入时钟CLK_DLL而产生被顺序地激活的多个读取脉冲信号。在图13中，示出四个读取脉冲信号，即第一读取脉冲信号rp1至第四读取脉冲信号rp4。发生起始信号gen是通过将读取命令脉冲改变到输入时钟CLK_DLL的范围(domain)而获得的信号。
信号组合部1312被配置为接收多个读取脉冲信号rp1至rp4并且产生DQS设置信号DQSDO，使得DQS设置信号DQSDO在预定时间段上以所述多个读取脉冲信号rp1至rp4的脉冲宽度摆动。
源信号输出部1313接收DQS设置信号DQSDO，通过与输入时钟CLK_DLL同步来执行操作而将DQS设置信号DQSDO延迟预先选定的时间，并且产生第一DQS源信号DQSRDO和第二DQS源信号DQSFDO。如上所述，由于DQS设置信号DQSDO是摆动信号，因此第一DQS源信号DQSRDO和第二DQS源信号DQSFDO也成为摆动信号。
将基于参考图14的时间来说明图13所示的DQS发生装置的工作。图14是示出图13所示的DQS发生装置的工作的时序图。
参见图14，示出了输入至DQS发生装置以及从DQS发生装置输出的信号，以及作为用于在DQS发生装置中产生的信号的工作基准的输入时钟CLK_DLL。输入时钟CLK_DLL是基于外部时钟CLK_ex而产生的信号。如以上所述的，由于外部时钟CLK_ex是以高速输入的信号，因此输入时钟CLK_DLL也是高速信号。输入时钟CLK_DLL被提供给读取脉冲发生部1311和源信号输出部1313。
作为通过将读取命令脉冲改变到输入时钟CLK_DLL的范围而获得的信号，发生起始信号gen被输入至读取脉冲发生部1311。如图14所示，由于发生起始信号gen具有与输入时钟CLK_DLL相同的范围，因此发生起始信号gen的激活时刻和去激活时刻与输入时钟CLK_DLL的上升沿相对应，并且发生起始信号gen的脉冲宽度与输入时钟CLK_DLL的一个周期相对应。
读取脉冲发生部1311通过与输入时钟CLK_DLL同步地执行操作而顺序地将发生起始信号gen延迟发生起始信号gen的脉冲宽度，并且产生如图14所示的第一读取脉冲信号rp1至第四读取脉冲信号rp4。读取脉冲发生部1311可以被配置为包括本领域已知的多个触发器电路以及多个延迟电路，并且与输入时钟CLK_DLL同步地执行操作。
信号组合部1312将第一读取脉冲信号rp1至第四读取脉冲信号rp4进行组合，并产生如图14所示的DQS设置信号DQSDO。信号组合部1312在第一读取脉冲信号rp1和第三读取脉冲信号rp3被激活的同时以高电平输出DQS设置信号DQSDO，并且在第二读取脉冲信号rp2和第四读取脉冲信号rp4被激活的同时以低电平输出DQS设置信号DQSDO，由此可以产生作为摆动信号的DQS设置信号DQSDO。以下将结合图15来说明用于实现信号组合部1312的一个示例性的实施例。
源信号输出部1313通过与输入时钟CLK_DLL同步地执行操作而将DQS设置信号DQSDO延迟预先选定的时间，并且顺序地产生如图14所示的第一DQS源信号DQSRDO和第二DQS源信号DQSFDO。在图14中，示出了第二DQS源信号DQSFDO比第一DQS源信号DQSRDO迟输入时钟CLK_DLL的半个周期而产生。源信号输出部1313可以被配置为包括本领域已知的并且接收输入时钟CLK_DLL的触发器电路。
在图14中，第一DQS源信号DQSRDO和第二DQS源信号DQSFDO的波形以下的信号的操作与图12中的(b)相同。因此，此处省略对其的具体说明。
图15是示出图13所示的信号组合部1312的一个示例性实施例的电路图。
信号组合部1312可以被配置为包括第一或门1501、第一传输门1502、第二或门1503、第二传输门1504、锁存电路1505和复位PMOS晶体管1506。
第一或门1501接收第一读取脉冲信号rp1和第三读取脉冲信号rp3并将二者进行或运算。第一传输门1502被配置为当第一或门1501的输出信号被激活时将外部电压VDD输出至第一节点1509。
第二或门1503接收第二读取脉冲信号rp2和第四读取脉冲信号rp4并将二者进行或运算。第二传输门1504被配置为当第二或门1503的输出信号被激活时将接地电压VSS输出至第一节点1509。
锁存电路1505与第一节点1509耦合并执行锁存操作。锁存电路1505的输出被作为DQS设置信号DQSDO输出。
复位PMOS晶体管1506耦合在外部电压VDD与第一节点1509之间，并且接收复位信号RST。复位PMOS晶体管1506用作响应于复位信号RST将第一节点1509充电并将锁存电路1505的锁存值进行初始化的组成部分，并且也可以根据设计而省略该复位PMOS晶体管1506。
正如从图15可以看出的，第一或门1501和第二或门1503响应于第一读取脉冲信号rp1至第四读取脉冲信号rp4而激活第一传输门1502和第二传输门1504，并且锁存电路1505基于第一传输门1502和第二传输门1504的激活而将锁存值变为高电平和低电平并产生DQS设置信号DQSDO。
在本说明书中提及的输入线GIO0至GIO7以及输出线GIO0至GIO7可以被单独配置，也可以通过共用相同的线如半导体存储装置的全局输入/输出线来被使用。在本说明书中，示例性地描述了能够共用输入线和输出线的全局输入/输出线。
根据本发明的实施例的半导体装置允许高速半导体存储装置被加载到高速控制器或低速控制器(例如CPU)上，并且可以被包括在图16所示的系统中。相应地，根据本发明的实施例的半导体装置不仅可以用在高速半导体存储装置与高速或低速半导体测试设备之间的测试中，也可以用在高速半导体存储装置与高速或低速控制器之间的测试中。
图16是示出根据本发明的另一个实施例的系统的示意性方框图。
所述系统可以被配置为包括控制器1610、半导体存储装置1620和输入/输出装置1630。
控制器1610用作能够操作半导体存储装置1620的有源器件。控制器1610能够以高速(第一速度)或低速(第二速度)工作，并且经由输入/输出装置1630与半导体存储装置1620通信。
半导体存储装置1620是以高速(第一速度)工作的存储装置，并且是由控制器1610来驱动的无源器件。
输入/输出装置1630根据控制器1610的工作速度来控制控制器1610与半导体存储装置1620之间的信号的输入/输出。输入/输出装置1630能够以正常模式和测试模式来工作，其中正常模式对应于半导体存储装置1620和高速(第一速度)工作的控制器1610之间的信号的输入/输出，测试模式对应于半导体存储装置1620和低速(第二速度)工作的控制器1610之间的信号的输入/输出。输入/输出装置1630可以被配置为包括根据图1至图15所示的本发明的实施例的输入电路、输出电路和数据选通信号发生电路。
虽然以上已经说明了某些实施例，但本领域的技术人员会理解这些说明的实施例仅是示例性的。因此，本文所述的半导体装置的输入/输出电路和方法及具有其的系统不应当基于所说明的实施例而受到限制。确切地说，本文所述的半导体装置的输入/输出电路和方法及具有其的系统应当仅根据所附权利要求书并结合以上说明书和附图来限定。