具有单元‑可选择的字线译码的非易失性3D存储器的制作方法

该申请的主题是可重新编程的非易失性存储器单元阵列的结构、使用和制造，并且更具体地是，对在形成在半导体基板上的存储器储存元件的三维阵列中的字线的有效访问。

背景技术：

利用闪速存储器的可重新编程的非易失性大数据储存系统的使用被广泛用于储存计算机文件的数据、相机图片以及由其它类型的主机产生的和/或由其它类型的主机使用的数据。闪速存储器的流行的形式是可以通过连接器可拆卸地连接到主机的卡。存在许多商业上可用的不同的闪速存储器卡，示例有在商标下售卖的紧凑型闪速(CF)、多媒体卡(MMC)、安全数字(SD)、miniSD、microSD、存储器条、微型存储器条、xD-Picture卡、智能媒体(SmartMedia)和扩展卡(TransFlash)。这些卡具有根据其规格的独特的机械插口和/或电接口，并且插入到被提供作为主机的部分或者与主机连接的匹配插座中。

广泛应用的闪速存储器系统的另一形式是闪速驱动(drive)，其是在小型细长的封装中的手持式存储器系统，该细长的封装具有用于通过将其插入到主机的USB插座而与主机连接的通用串行总线(USB)插头。这里的受让人SanDisk公司出售其Cruzer、Ultra和Extreme Contour商标下的闪速驱动。在闪速存储器系统的又一形式中，大量的存储器被永久地安装在主机系统中——诸如在笔记本型计算机中，替代于常用的磁盘驱动大数据储存系统。这些三种形式的大数据储存系统的每一个一般包括相同类型的闪速存储器阵列。它们每一个还通常包含其自己的存储器控制器和驱动器，但是也存在一些只有存储器的系统，该系统相反至少部分由软件控制，该软件由存储器连接到其的主机执行。闪速存储器通常形成在一个或多个集成电路芯片上，并且控制器在另外的电路芯片上。但是在包括控制器的一些存储器系统中，特别是嵌入在主机中的那些，存储器、控制器和驱动器通常形成在单个集成电路芯片上。

存在将数据在主机和闪速存储器系统之间通信的两个主要的技术。在其中的一个中，由系统产生或接收的数据文件的地址被映射到为系统建立的连续的逻辑地址空间的有区别的范围中。地址空间的程度通常足以覆盖系统能够处理的地址的整个范围。作为一个示例，磁盘储存驱动通过这样的逻辑地址空间与计算机或其它主机系统通信。主机系统跟踪由文件分配表(FAT)分配到其文件的逻辑地址并且存储器系统维持到物理存储器地址的这些逻辑地址的映射，其中在该物理存储器地址储存数据。商业上可用的多数存储器卡和闪速驱动利用该类型的接口，因为其仿真主机已经一般与其相接口的磁盘驱动的接口。

在两个技术的第二个中，由电子系统产生的数据文件被独特地识别并且它们的数据由文件中的偏移被逻辑地寻址。这些文件标识符然后在存储器系统中被直接地映射到物理存储器位置中。诸如在专利申请公开号US 2006/0184720 A1中的其它地方描述和比较两种类型的主机/存储器系统接口。

闪速存储器系统通常利用具有存储器单元的阵列的集成电路，该存储器单元单独地储存根据储存在其中的数据来控制存储器单元的阈值水平的电荷。电气导电的浮置栅极大多通常被提供作为存储器单元的一部分以储存电荷，但是可替换地使用电介质电荷捕获材料。对于用于大容量大储存系统的存储器单元阵列通常优选NAND架构。其它架构——诸如NOR——通常被替代使用以用于小容量存储器。可以通过参考美国专利号5,570,315、5,774,397、6,046,935、6,373,746、6,456,528、6,522,580、6,643,188、6,771,536、6,781,877和7,342,279而了解NAND闪速阵列和其作为闪速存储器系统的一部分的操作的示例。

储存在存储器单元阵列中的数据的每一位所需要的集成电路区域的量历年来已经显著地减少，并且目标有待进一步减少。闪速存储器系统的成本和尺寸因此而减少。NAND阵列架构的使用贡献于此，但是也已经采用其他方法来减小存储器单元阵列的尺寸。这些其他方法的一个是在半导体基板上在不同的平面中在相互之上形成多个二维存储器单元阵列，而不是更典型的单个阵列。具有多个堆叠的NAND闪速存储器单元阵列平面的集成电路的示例在美国专利号7,023,739和7,177,191中给出。

另一类型的可重新编程的非易失性存储器单元使用可以被设置到导电的或非导电的状态(或者可替换地，分别为低或高电阻状态)的可变的电阻存储器元件，并且一些额外的存储器元件被设置到部分导电的状态，并且保持在该状态中直到之后被重新设置到初始条件。可变的电阻元件在两个中交地延伸的导体(典型的位和字线)之间单独地连接，其中它们在二维阵列中相互交叉。这样的元件的状态通常由置于相交的导体上的适当的电压来改变。由于这些电压也必要地施加到大量的其它未选择的电阻式元件，因为它们沿着与被编程或读取的选择的元件的状态一样的导体连接，所以二极管通常与可变的电阻式元件串联连接以便于减少可能流过它们的漏电流。用大量的存储器单元并行进行数据读取和编程操作的期望导致读取或编程电压被施加到非常大量的其它存储器单元。可变的电阻式存储器元件和相关联的二极管的阵列的示例在专利申请公开No.US 2009/0001344 A1中给出。

三维(3D)存储器阵列被组织为使得存储器元件占据多个平面或多个装置级(level)，在三维中(即，在x、y和z方向中，其中y方向基本上垂直于基板(substrate)的主表面并且x和z方向基本上平行于基板的主表面)形成结构。

3D存储器阵列的一个问题在于需要被部署的大量的字线和位线，并且更具体地是占据空间的大量的字线驱动器和位线驱动器的需求。现有的3D存储器具有形成在堆叠的存储器平面的覆盖区之下的基板上的位线CMOS驱动器的阵列。这没有给额外的字线驱动器留下空间，额外的字线驱动器必须位于基板上的其它地方。

Toda及其他人的(“Toda”)美国公开申请No.2009/0122598、或者Yoon及其他人的(“Yoon”)美国公开申请No.2010/0289084公开了，将字线延伸到存储器区域的边缘外并且将每一个经由zia连接到基板中的CMOS晶体管。CMOS晶体管用作开关和字线驱动器。这具有增加存储器的裸芯尺寸的缺点。每个平面中越多字线并且3D存储器中越多平面，将需要越多数量的zia和字线驱动器，这将占据额外的裸芯空间。

美国8,547,720公开了3D存储器，其中垂直位线的一部分被用于访问字线。每个字线延伸到超出其服务的存储器元件的外部区域并且连接器或接触被用于提供在外部区域中的字线和垂直位线之间的电传导。但是，制造存储器装置中的许多过程具有并联形成的多个存储器层中的结构，并且通常不对在每个存储器平面的不同的位置处由金属连接器替换存储器元件负责。

存在对具有字线和位线译码的有效和紧凑的实现方式的3D存储器的需求。

技术实现要素：

根据本发明的一般框架，3D存储器包括以由具有x、y和z-方向的直角坐标定义的三维样式布置的存储器元件并且具有多个平行的平面在z-方向中堆叠。在每个平面中的存储器元件由多个字线和与多个全局位线串联的相对短的局部位线访问。多个局部位线在z-方向中通过多个平面，并且以该x-方向中的行和该y-方向中的列的二维矩形阵列布置。每个平面中的多个字线在x-方向中延伸并且在y-方向中被隔开，与在单独的平面中的多个局部位线隔开。非易失性、重新编程存储器元件位于靠近字线和局部位线之间的交叉点并且可由字线和局部位线访问，并且其中一组存储器元件可由共同字线和一行局部位线并行访问。

存储器具有3D电阻式网格的结构。三维阵列中的存储器元件优选地是可变的电阻式存储器元件。就是说，单独的存储器元件的电阻(并且因此与电导的成反比)通常由于在元件连接到其的正交地交叉的导体之上放置的电压而改变。取决于可变的电阻式元件的类型，状态可以响应于在其上的电压、穿过其的电流的水平、穿过其的电场的量、施加到其的热的水平等而改变。通过一些可变的电阻式元件材料，电压、电流、电场、热等施加到元件的时间的量确定其导电的状态何时改变以及改变发生的方向。在这样的状态改变操作之间，存储器元件的电阻保持不变，非易失性也是如此。以上总结的三维阵列架构可以用从不同的性质和操作特征的多种这样的材料中选择的存储器元件材料实现。

通过垂直位线架构中的单元-选择的字线的高效译码

存储器元件的三维(3D)阵列形成在位于半导体基板之上的不同距离处的平面的多个层之上。存储器元件响应于施加到其之上的电压差一般可逆地改变电导的水平。三维阵列包括来自基板通过多个层的平面的柱线的二维阵列。柱线是第一-类型的柱线或者第二类型的柱线。采用第一-类型的柱线以用作用于访问3D阵列中的存储器元件的局部位线。采用第二-类型的柱线以经由已经被永久地预置到低电阻状态的各个连接存储器元件访问(access)字线。一行全局线(金属线)被可切换地连接到柱线的单独的行以提供对第一-类型的和第二-类型的柱线的访问，从而提供对三维阵列的局部位线和字线的分别访问。第二-类型的柱的每一个专门用于在存储器元件在以后不能被重置到较不导电的状态的过设置(overset)的模式中已经被预置到导电的状态之后、经由用作导体的各个存储器元件访问一个字线。

在一个实施例中，连接到第一-类型的和第二-类型的柱的存储器元件是相同的，除了用作用于访问在以后不能被重置到较不导电的状态的过设置的模式中已经预置到导电的状态的字线的导体的存储器元件以外。

在另一个实施例中，用作用于访问字线的导体的存储器元件由包括SiOx的一次可编程材料构成。

每个字线具有经由第二-类型的存储器元件专门连接到字线的至少一个第二-类型的柱线。

在又一实施例中，与一行柱线相关联的字线在多个位置处由在柱线的行之中的多个第二-类型的柱线并行访问。

在又一实施例中，多个选择装置被采用以逐行将柱线切换到全局线的阵列。选择装置形成在半导体基板之上的半导体切换层中，并且多个层的平面形成为半导体切换层之上的堆叠。这将释放用于其它类型的电路元件的基板上的空间。

这提供高度可扩展的架构以用于译码位线和字线。例如，导致电阻式网格中的漏电的一个原因是由于在单独的字线的长度之上的有限的电阻。字线可以被分割以减少它们的电阻。分割的电阻可以通过拟定(appropriate)更多的柱线和金属线为增加的数量的分段而被容易地访问。存储器元件是统一的，并且柱线也是统一的，其得到具有易于处理的高度重复的样式的装置。

创新的三维可变的电阻式元件存储器系统的各种方面、优点、特征和细节被包含在以下的其示例性示例的说明中，该说明应结合附图而考虑。

这里所引用的所有的专利、专利申请、文章、其它公开物、文件和事物用于所有的目的将其整体通过引用结合于此。在任何所结合的公开物、文件或事物和本申请之间的定义或所使用的术语中的任何不一致和矛盾中，本申请的那些应占优势。

附图说明

图1是可变的电阻存储器元件的三维阵列的一部分的等效电路，其中阵列具有垂直位线；

图2是利用图1的存储器单元阵列的可重新编程的非易失性存储器系统的示意性框图，并且其指示存储器系统与主机系统的连接；

图3提供了图1的三维阵列的两个平面和基板的平面图，其中增加了一些结构；

图4是图3的平面的一个的一部分的放大的图，被标注以示出其中编程数据的效应；

图5是图3的平面的一个的一部分的放大的图，被标注以示出从其读取数据的效应；

图6示出了示例存储器储存元件；

图7是图1中示出的三维阵列的一部分的等距视图；

图8示意性地示出了可替换地包括在柱选择层的顶上的存储器层的3D存储器；

图9A示出了将局部位线切换到全局位线的给定柱选择装置的示意性电路图；图9B示出了与局部位线和全局位线有关的柱选择装置的结构；

图10是具有VBL架构并且具有梳结构的字线的现有的三维阵列存储器阵列的一部分的等距视图；

图11是图10中示出的现有的存储器架构的平面图，示出了在每个存储器平面中两个字线梳作为一单元的布局；

图12是三维阵列的一部分的等距视图，示出了根据本发明的垂直位线和水平字线的高效译码；

图13(A)是图12的三维阵列的平面图；

图13(B)是图13(A)的三维阵列的截面图；

图14(A)是用于图12的三维阵列的选择的和未选择的字线和柱线以及它们的偏置电压的平面图；

图14(B)是图14(A)的三维阵列的截面图；

图15(A)是图12的三维阵列的平面图，示出了在字线的一端的存储器层的平台结构；

图15(B)是图15(A)的三维阵列的截面图。

具体实施方式

半导体存储器装置包括，易失性存储器装置——诸如动态的随机存取存储器(“DRAM”)或静态的随机存取存储器(“SRAM”)装置；非易失性存储器装置——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(也可以被认为是EEPROM的子集)、铁电的随机存取存储器(“FRAM”)以及磁阻的随机存取存储器(“MRAM”)；以及其它能够储存信息的半导体元件。此外，每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以配置在NAND或NOR配置中。

存储器装置可以以任何组合由无源和/或有源元件构成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换储存元件——诸如反熔丝、相变材料等，以及可选地控制元件——诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪速存储器装置元件，其在一些实施例中包括包含电荷储存区域的元件——诸如浮置栅极、导电的纳米粒子或电荷储存电介质材料。

多个存储器元件可以被配置为使得它们串联连接或者使得每个元件可被独立地访问。以非限制性示例的方式，在NAND装置包含串联连接的存储器元件(例如，包含电荷储存区的装置)。例如，NAND存储器阵列可以被配置为使得阵列由多个存储器串构成，其中每个串由共享单个位线并作为一组存取的多个存储器元件构成。相反，存储器元件可以被配置为使得每个元件可被独立地访问，例如NOR存储器阵列。本领域技术认为应理解，NAND和NOR存储器的配置是示例性的，并且可以以其它方式配置存储器元件。

单个装置的半导体存储器元件——诸如位于相同的基板中和/或相同的基板之上或者在单个裸芯中的元件——可以以二维或者三维分布，诸如二维阵列结构或三维阵列结构。

在二维存储器结构中，半导体存储器元件被布置在单个平面或者单个存储器装置级中。典型地，在二维存储器结构中，存储器元件位于基本上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-z方向平面中)。基板可以是在其之上布置存储器元件的层的和/或在其中形成存储器元件的晶片，或者它可以是在存储器元件形成之后附接到存储器元件的载体基板。作为非限制性示例，基板可以包括诸如硅的半导体。

存储器元件可以布置在有序的阵列中的单个存储器装置级中——诸如在多个行和/或列中。但是，如由本领域技术人员所理解的，存储器元件可以布置为不规则的或者非正交的配置。存储器元件的每一个可以具有两个或多个电极或接触线——诸如位线和字线。

三维存储器阵列被组织为使得存储器元件占据多个平面或多个装置级，在三维中(即，在x、y和z方向中，其中y方向基本上垂直于基板的主表面，并且x和z方向基本上平行于基板的主表面)形成结构。

作为非限制性示例，三维存储器阵列结构中的每个平面可以物理地位于二维中(一个存储器级)，其中多个二维存储器级形成三维存储器阵列结构。作为另一非限制性示例，三维存储器阵列可以被物理地结构化为多个垂直的列(例如，列在y方向中基本上垂直地延伸到基板的主表面)，其中该垂直的列在每个列中具有多个元件并且从而使得元件跨过若干个垂直地堆叠的存储器平面。列可以布置在二维配置中，例如，在x-z平面中，从而产生存储器元件的三维布置。本领域技术人员应理解，在三维中的存储器元件的其它配置也将组成三维存储器阵列。

以非限制性示例的方式，在三维NAND存储器阵列中，存储器元件可以连接在一起以在单个水平的(例如，x-z)平面中形成NAND串。可替换地，存储器元件可以连接在一起以延伸通过多个水平的平面。可以设想其它三维配置，其中一些NAND串包含在单个存储器级中的存储器元件，而其它串包含在延伸通过多个存储器级的存储器元件。三维存储器阵列也可以设计在NOR配置中和在ReRAM配置中。

单片三维存储器阵列是其中多个存储器装置级形成在单个基板之上和/或单个基板中的阵列，其中该基板诸如半导体晶片。在单片三维阵列中，阵列的每个级的层形成在阵列的每个下面的级的层中。本领域技术人员应理解，单片三维存储器阵列的相邻的级的层可以被共享或者具有在存储器级之间相互介入的层。相反，二维阵列可以单独地形成并且然后封装在一起以形成非单片存储器装置。例如，非单片堆叠的存储器已经通过在单独的基板上形成存储器级并且在彼此上粘贴存储器级而构造。可以在键合之前将基板减薄或者从存储器级中移除，但是由于存储器级初始形成在单独的基板之上，所以这样的存储器不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以单独地形成并且然后封装在一起以形成叠层芯片存储器装置。

存储器元件的适当操作以及与存储器元件的适当通信通常需要相关联的电路。该相关联的电路可以在与存储器阵列相同的基板上和/或在单独的基板上。作为非限制性示例，存储器装置可以具有用在存储器元件的编程和读取中的驱动器电路和控制电路。

本领域技术人员应认识到，本发明不限于所述的二维和三维示例性结构，而是覆盖在如这里所述的以及如由本领域技术人员所理解的本发明的精神和范围中的所有相关的存储器结构。

首先参考图1，三维存储器10的架构以这样的存储器的一部分的等效电路的形式示意性地并且一般地示出。这是使用上述ReRAM的三维阵列的特定示例。标准的三维直角坐标系统11被用于参考，向量x、y和z的每一个的方向与其它两个正交。

在该示例中，用于将内部存储器元件与外部数据电路选择性地连接的电路优选地形成为半导体基板13中的CMOS开关。在该特定示例中，利用选择或切换装置Q_xy的二维阵列，其中x给出在x-方向中的装置的相对位置并且y是在y-方向中的相对位置。作为示例，单独的装置Q_xy可以是选择栅极或选择晶体管。全局位线(GBL_x)在y-方向中延伸并且具有如由下标指示的在x-方向中的相对位置。全局位线(GBL_x)可与在x-方向中具有相同的位置的选择装置Q的源极或漏极单独地连接，尽管在读取以及通常在编程期间，与特定全局位线连接的仅一个选择装置有时被导通。单独的选择装置Q的源极或漏极的另一个与局部位线(LBL_xy)的一个连接。局部位线在z-方向中垂直地延伸，并且在x(行)和y(列)方向中形成矩形二维阵列。

为了将一组(在该示例中，表示为一行)局部位线与相应的全局位线连接，控制栅极线SG_y在x-方向中延伸并且与在y-方向中具有共同位置的选择装置Q_xy的单个行的控制端子(栅极)连接。取决于控制栅极线SG_y的哪个接收导通连接到其的选择装置的电压，选择装置Q_xy从而在x-方向(在y-方向中具有相同的位置)之上一次将局部位线(LBL_xy)的一行连接到全局位线(GBL_x)的相应的那些。剩余的控制栅极线接收保持它们连接的选择装置断开的电压。可以注意的是，因为仅一个选择装置(Q_xy)与局部位线(LBL_xy)的每一个一起使用，因此在半导体基板之上在x和y-方向两者中的阵列的间距可以变得非常小，并且因此存储器储存元件的密度大。

存储器储存元件M_zxy形成在位于在基板13之上在z-方向中的不同的距离处的多个平面中。两个平面1和2在图1中示出，但是通常将为更多——诸如4、6或者甚至更多。在距离z处的每个平面中，字线WL_zy在x-方向中延伸，并且在y-方向中在局部位线(LBL_xy)之间被隔开。每个平面的字线WL_zy在字线的任一侧上单独地穿过邻近的两个局部位线LBL_xy。单独的存储器储存元件M_zxy连接在一个局部位线LBL_xy和一个字线WL_zy之间邻近这些单独的交叉点。单独的存储器元件M_zxy从而通过在局部位线LBL_xy和字线WL_zy上放置适当的电压而可寻址，其中存储器元件连接在该局部位线LBL_xy和字线WL_zy之间。电压被选中以提供使得存储器元件的状态从现有的状态改变到期望的新的状态所需要的电激励。这些电压的水平、持续期间和其它特征取决于用于存储器元件的材料。

三维存储器单元结构的每个“平面”通常由至少两层形成，在一层中放置导电的字线WL_zy，并且另一层有将平面相互电隔离的电介质材料。额外的层也可以出现在每个平面中，例如取决于存储器元件M_zxy的结构。该平面在半导体基板上在相互之上堆叠，其中局部位线LBL_xy与每个平面的储存元件M_zxy连接，其中局部位线通过该每个平面延伸。

图2是可以使用图1的三维存储器10的示意性存储器系统的框图。数据输入-输出电路21被连接以在图1的全局位线GBL_x之上并行地提供(在编程期间)和接收(在读取期间)模拟电量，该模拟的电量是储存在寻址的储存元件M_zxy中的数据的表示。电路21通常包含用于在读取期间将这些电量转换为数字数据值的感测放大器，其数字值然后在线23之上被传送到存储器系统控制器25。相反地，要被编程到阵列10中的数据由控制器25发送到输入-输出电路21，其然后通过将适当的电压置于全局位线GBL_x上将该数据编程到寻址的存储器元件。对于二进制操作，一个电压水平通常被置于全局位线上以表示二进制“1”，并且另外的电压水平表示二进制“0”。存储器元件被寻址以用于通过由各个字线选择电路27和局部位线电路29将电压置于字线WL_zy和选择栅极控制线SG_y上而读取或编程。在图1的特定三维阵列中，位于选择的字线和局部位线LBL_xy的任一个之间的存储器元件可以由通过选择电路27和29施加适当的电压而被寻址以用于编程或读取，其中该局部位线LBL_xy在一个实例中通过选择装置Q_xy连接到全局位线GBL_x。

存储器系统控制器25通常从主机系统31接收数据，并且将数据发送到主机系统31。控制器25通常包含一些随机存取存储器(RAM)34以用于暂时地储存这样的数据和操作信息。命令、状态信号和被读取或编程的数据的地址也在控制器25和主机31之间交换。存储器系统用多种主机系统操作。它们包括个人计算机(PC)、膝上型和其它便携式计算机、蜂窝电话、个人数字助理(PDA)、数字照相机、数字摄像机以及便携式音频播放器。主机通常包括用于一种或多种类型的存储器卡或接受存储器系统的匹配的存储器系统插头35的闪速驱动的内嵌式插座33，但是一些主机要求使用插入存储器卡的适配器，并且其它的要求使用其之间的缆线。可替换地，存储器系统可以作为主机系统的不可分割的部分嵌入到主机系统中。

存储器系统控制器25向译码器/驱动器电路37传送从主机接收的命令。类似地，由存储器系统产生的状态信号从电路27通信到控制器25。电路37在控制器控制近乎所有的存储器操作的情况中可以是简单的逻辑电路，或者可以包括状态机以控制执行给定命令所必要的重复的存储器操作的至少一些。由译码命令产生的控制信号从电路37施加到字线选择电路27、局部位线选择电路29和数据输入-输出电路21。也连接到电路27和29的是来自控制器的地址线39，该地址线39携带在阵列10中将被访问的存储器元件的物理地址以便于执行来自主机的命令。对应于从主机系统31接收的逻辑地址的物理地址，转换由控制器25和/或译码器/驱动器37进行。因此，电路29通过将适当的电压置于选择装置Q_xy的控制元件上以将选择的局部位线(LBL_xy)与全局位线(GBL_x)连接而部分地寻址阵列10中指定的储存元件。通过电路27将适当的电压施加到阵列的字线WL_zy而实现寻址。

尽管图2的存储器系统利用图1的三维存储器元件阵列10，系统不限于仅使用该阵列架构。给定存储器系统可以可替换地将该类型的存储器与包括闪速存储器的另外类型的组合，该闪速存储器——诸如具有NAND存储器单元阵列架构的闪速、磁盘驱动或一些其它类型的存储器。其它类型的存储器可以具有其自己的控制器或者在一些情况中可以与三维存储器单元阵列10共享控制器25，特别是如果在操作级处的两种类型的存储器之间存在一些兼容性。

尽管图1的阵列中的存储器元件M_zxy的每一个可以被单独地寻址，以用于根据进入数据改变其状态或者用于读取其现有的储存状态，以多个存储器元件为单位并行地编程和读取阵列当然是优选的。相应地，存储器元件也将被称为读取/写入(R/W)元件。在图1的三维阵列中，在一个平面上的存储器元件的一行可以被并行编程和读取。并行操作的存储器元件的数量取决于连接到选择的字线的存储器元件的数量。在一些阵列中，字线可以被分割(未在图1中示出)使得沿着它们的长度连接的总数量的存储器元件的仅一部分可以被寻址以用于并行操作，即连接到分段的选择的一个的存储器元件。

其数据可能已经变为废弃的之前编程的存储器元件可以被寻址并且从其之前编程的状态被重新编程。被并行地重新编程的存储器元件的状态从而将最通常具有在其之中的不同的开始状态。这对于许多存储器元件材料是可接受的，但是通常优选的是，将一组存储器元件在它们被重新编程之前重新设置到共同状态。用于该目的，存储器元件可以被组合为块，其中每一个块的存储器元件被同时重置到共同状态，优选地为编程的状态的一个，以备在之后将它们编程。如果所使用的存储器元件材料具有从第一状态改变到第二状态比从第二状态改变回第一状态所需要的时间显著的少的特征，则优选地选中重置操作以使得进行需要更长时间的转变。编程则比重新设置完成得更快。更长的重置时间通常不是问题，因为重置仅包含废弃的数据的存储器元件的块通常在背景中以高百分比的情况完成，从而不会不利地影响存储器系统的编程性能。

通过使用存储器元件的块重新设置，可变的电阻式存储器元件的三维阵列可以以类似于当前的闪速存储器单元阵列的方式操作。将存储器元件的块重新设置到共同状态对应于将闪速存储器单元的块擦除到擦除的状态。这里的单独的存储器元件的块可以进一步被分为储存元件的多个页，其中页的存储器元件被一起编程和读取。这类似于在闪速存储器中使用页。单独的页的存储器元件被一起编程和读取。当然，当编程时，将储存由重置状态表示的数据的那些存储器元件不从重置状态改变。需要被改变到另外的状态以便于表示被储存在其中的数据的页的存储器元件的那些使得它们的状态由编程操作改变。

图3中示出了使用这样的块和页的示例，其提供了图1的阵列的平面1和2的平面示意图。延伸穿过每一个平面的不同的字线WL_zy以及延伸通过平面的局部位线LBL_xy以二维示出。单独的块在单个平面中由连接到一个字线的两侧的存储器元件构成，或者如果字线被分割则由连接到字线的一个分段的存储器元件构成。因此在阵列的每个平面中存在非常大量的这样的块。在图3中所示的块中，连接到一个字线WL₁₂的两侧的存储器元件M₁₁₄、M₁₂₄、M₁₃₄、M₁₁₅、M₁₂₅和M₁₃₅的每一个形成块。当然，将存在沿着字线的长度连接的多得多的存储器元件，但是为了简洁仅示出了它们中的几个。每个块的存储器元件连接在单个字线和局部位线的不同的那些之间，即，对于图3中示出的块，在字线WL₁₂和各个局部位线LBL₁₂、LBL₂₂、LBL₃₂、LBL₁₃、LBL₂₃和LBL₃₃之间。

图3中还示出了页。在所述的特定实施例中，每块有两页。一页由沿着块的字线的一侧的存储器元件形成，而另一页由沿着字线的相反的侧的存储器元件形成。图3中标记的示例页由存储器元件M₁₁₄、M₁₂₄和M₁₃₄形成。当然，页通常将具有非常大量的存储器元件以便于能够一次编程和读取大量的数据。为了解释的简洁性，仅包含了页的少量的储存元件。

对于重置(reset)(擦除)、设置(set)(编程)和读取的一般考虑

现在将描述图1和3的存储器阵列当作为图2的存储器系统中的阵列10操作时的示例重置、编程和读取操作。对于这些示例，存储器元件M_zxy的每一个被认为包括可以通过跨越存储器元件施加不同的极性的电压(或电流)、或者相同极性但是不同的幅度和/或持续期间的电压而在不同的电阻水平的两个稳定的状态之间切换的非易失性存储器材料。例如，一类材料可以通过在一个方向中将电流穿过元件而被置于高电阻状态，并且通过在另一个方向中将电流穿过元件而置于低电阻状态。或者，在使用相同的电压极性切换的情况中，一个元件可能需要较高的电压和较短的时间来切换到高电阻状态、以及较低的电压和较长的时间来切换到较低的电阻状态。这些是指示一位数据的储存的单独的存储器元件的两个存储器状态，取决于存储器元件状态，该一位数据为“0”或者“1”。

为了重置(擦除)存储器元件的块，在该块中的存储器元件被置于它们的高电阻状态。该状态将被指定为逻辑数据状态“1”，遵循在当前的闪速存储器阵列中使用的惯例，但是其可以可替换地被指定为“0”。如由图3的示例所示，块包括电连接到一个字线WL或其分段的所有的存储器元件。块是在阵列中被一起重置的存储器元件的最小单元。其可以包括数千个存储器元件。如果在字线的一侧上的一行存储器元件包括1000个存储器元件，例如，一块将更具有来自字线的任一侧的两行的2000个存储器元件。

可以采取以下步骤以重置块的所有存储器元件，使用图3中示出的块作为示例：

1.由图2的电路21将所有的全局位线(图1和3的阵列中的GBL₁、GBL₂和GBL₃)设置到Vss(例如，零伏)。

2.将块的一个字线的任一侧上的至少两个选择栅极线设置到H’伏，使得在y-方向中的在字线的每一侧上的局部位线通过它们的选择装置连接到它们各自的全局位线并且从而被恢复到零伏。使得电压H’足够高——诸如在1-3伏的范围中、通常2伏——以导通选择装置Q_xy。图3示出的块包括字线WL₁₂，因此在该字线的任一侧上的选择栅极线SG₂和SG₃(图1)由图2的电路29设置到H’伏，以便于导通选择装置Q₁₂、Q₂₂、Q₃₂、Q₁₃、Q₂₃和Q₃₃。这使得在x-方向中中延伸的两个邻近的行中的局部位线LBL₁₂、LBL₂₂、LBL₃₂、LBL₁₃、LBL₂₃和LBL₃₃的每一个连接到全局位线GBL1、GBL2和GBL3的各自的一个。在y-方向中相互邻近的局部位线的两个连接到单个全局位线。那些局部位线然后被设置到全局位线的零伏。剩余的局部位线优选地保持未连接并且保持它们的电压浮置。

3.将被重置的块的字线设置到H伏。该重置电压值取决于存储器元件中的切换材料，并且可以在零点几伏到几伏之间。阵列的所有其它字线——包括选择的平面1的其它字线以及在其它未选择的平面上的所有的字线——被设置到零伏。图1和3的阵列中，字线WL₁₂被置于H伏，而阵列中的所有的其它字线被置于零伏，都通过图2的电路27。

结果是H伏被置于块的每个存储器元件之上。在图3的示例块中，这包括存储器元件M₁₁₄、M₁₂₄、M₁₃₄、M₁₁₅、M₁₂₅和M₁₃₅。对于被用作示例的类型的存储器材料，通过这些存储器元件的结果电流将不是已经在电阻状态中的它们中的任一个置于重新设置状态。

可以注意的是，不会流过杂散电流，因为仅一个字线具有非零电压。在块的一个字线上的电压可以使得电流仅通过块的存储器元件流到接地。也不存在任何东西可以将未选择的和电浮置的局部位线的任一个驱动到H伏，所以在块以外的阵列的任何其它存储器元件之上不会存在电压差。从而没有任何施加到其它块中的未选择的存储器元件的电压可以使得它们被不利地干扰或重置。

还可以注意的是，多个块可以通过分别将字线和邻近选择栅极的任何组合设置为H或H’而被同时重置。在该情况中，如此做的唯一损失是在需要同时重置增加数量的存储器元件的电流的量的增加。这影响所需要的电源的尺寸。

页的存储器元件被优选地同时编程，以便于增加存储器系统操作的并行性。图3中指示的页的延伸的版本在图4中提供，其中添加了标记以示出编程操作。页的单独的存储器元件初始地在它们的重置状态中，因为其块的所有的存储器元件在之前已经被重置。重置状态在这里被认为表示逻辑数据“1”。对于根据被编程到页的进入数据储存逻辑数据“0”的任何这些存储器元件，那些存储器元件被切换到它们的低电阻状态、它们的设置状态，而页的剩余的存储器元件保持在重置状态中。

对于编程一页，仅导通选择装置的一行，导致仅局部位线的一行连接到全局位线。该连接可替换地允许块的两侧的页的存储器元件将以两个顺序的编程周期编程，其然后使得在重置和编程单元中的存储器元件的数量相等。

参考图3和4，描述了在存储器元件M₁₁₄、M₁₂₄和M₁₃₄的指示的一页中的示例编程操作，如下：

1.置于全局位线的电压根据由存储器系统接收的用于编程的数据的样式(pattern)。在图4的示例中，GBL₁携带逻辑数据位“1”，GBL₂携带逻辑位“0”和GBL₃携带逻辑位“1”。位线被分别设置到相应的电压M、H和M，如所示，其中M水平电压为高但是不足以编程存储器元件，并且H水平足够高以迫使存储器元件进入编程的状态。M水平电压可以是大约H水平电压的一半，在零伏和H之间。例如，M水平可以是0.7伏，并且H水平可以是1.5伏。被用于编程的H水平不一定需要与用于重置或者读取与的H水平相同。在该情况中，根据接收的数据，存储器元件M₁₁₄和M₁₃₄将保持在它们的重置状态中，而存储器元件M₁₂₄被编程。从而，编程电压通过以下步骤仅被施加到该页的存储器元件M₁₂₄。

2.将被编程的页的字线设置到0伏——在该情况中的选择的字线WL₁₂。这是页的存储器元件连接到的唯一的字线。在所有平面上的其它字线的每一个被设置到M水平。这些字线电压由图2的电路27施加。

3.将以下选择栅极线以及在选择的字线的任一侧上的一个设置到H’电压水平，以便于选择一页以用于编程。对于在图3和4中指明的页，H’电压被置于选择栅极线SG₂以便于导通选择装置Q₁₂、Q₂₂和Q₃₂(图1)。所有其它选择栅极线——即在该示例中的线SG₁和SG₃——被设置到0伏以便于保持它们的选择装置断开。选择栅极线电压由图2的电路29施加。这将局部位线的一行连接到全局位线并且使得所有其它的局部位线浮置。在该示例中，局部位线LBL₁₂、LBL₂₂和LBL₃₂的行通过导通的选择装置连接到各个全局位线GBL₁、GBL₂和GBL₃，而阵列的所有其它的局部位线(LBL)被保持浮置。

该操作的结果——对于上述示例存储器元件材料——在于编程电流I_PROG通过存储器元件M₁₂₄发送，从而使得存储器元件从重置改变到设置(编程的)状态。连接在选择的字线WL₁₂和局部位线(LBL)之间的施加编程电压水平H的其它存储器元件(未示出)将发生相同的。

施加以上列出的编程电压的相对时间的示例是将所有的全局位线(GBL)、选择的选择栅极线(SG)、选择的字线和在一页上的选择的字线的任一侧上的两个邻近字线都初始地设置为电压水平M。此后，GBL的选择的那些根据被编程的数据被升高到电压水平H，而同时在编程周期的持续期间将选择的字线的电压降到0伏。平面1中除了选择的字线WL₁₂以外的字线以及在未选择的其它平面中的所有的字线可以被弱驱动到M、一些较低的电压，或者被允许浮置以便于减少必须由作为图2的电路27的一部分的字线驱动器传送的功率。

通过使除了选择的行(在该示例中，除了LBL₁₂、LBL₂₂和LBL₃₂以外的全部)以外的所有的局部位线浮置，电压可以被松散地耦合到选择的平面1的外部的字线以及通过连接在浮置局部位线和邻近字线之间的存储器元件在它们的低电阻状态(编程的)中被允许浮置的其它平面的字线。选择的平面的这些外部的字线以及在未选择的平面中的字线，尽管被允许浮置，但是可以最终通过编程的存储器元件的组合被驱动到电压水平M。

在编程操作期间通常出现寄生电流，该寄生电流可能增加必须通过选择的字线和全局字线供应的电流。在编程期间寄生电流有两个来源，一个是不同的块中的邻近页，以及另一个是相同的块中的邻近页。第一个的示例是图4中示出的来自在编程期间已经被升高到电压水平H的局部位线LBL₂₂的寄生电流I_P1。存储器元件M₁₂₃连接在该电压和其字线WL₁₁上的电压水平M之间。该电压差可能导致寄生电流-I_P1流动。由于在局部位线LBL₁₂或LBL₃₂和字线WL₁₁之间没有这样的电压差，所以没有这样的寄生电流流过存储器元件M₁₁₃或M₁₃₃的任一个，这些的结果是存储器元件根据被编程的数据保持在重置状态。

其它寄生电流可以类似地从相同的局部位线LBL₂₂流到在其它平面中的邻近字线。这些电流的出现可能限制可以被包含在存储器系统中的平面的数量，因为总电流可能随着平面的数量而增加。对编程的限制是在存储器电源的电流容量中的，所以最大数量的平面是电源的尺寸和平面的数量之间的折衷。在大多数情况中可以一般地使用4-8个平面的数量。

在编程期间的寄生电流的其它来源是在相同的块中的邻近页。被留于浮置的局部位线(除了连接到被编程的存储器元件的行的那些以外所有的)将倾向于通过在任何平面上的任何编程的存储器元件被驱动到未选择的字线的电压水平M。这转而可以使得寄生电流在选择的平面中从在M电压水平处的这些局部位线流到在零伏处的选择的字线。这个的示例由图4中示出的电流I_P2、I_P3和I_P4给出。一般来说，这些电流将比上述其它寄生电流I_P1小得多，因为这些电流仅流过在它们的导电的状态中的邻近在选择的平面中的选择的字线的那些存储器元件。

上述编程技术确保选择的页被编程(局部位线在H处、选择的字线在0处)并且邻近未选择的字线在M处。如之前所提到的，其它未选择的字线可以被弱驱动到M或者初始地驱动到M并且然后被保持浮置。可替换地，在远离选择的字线(例如，多于5个字线远)的任何平面中的字线也可以被保持为未充电的(在接地处)或者浮置的，因为流到它们的寄生电流太小以至于相比于识别的寄生电流可以被忽略，因为它们必须流过五个或者更多的导通装置(在它们的低电阻状态中的装置)的一系列组合。这可以减少由充电大量的字线而引起的功率耗散。

当上述说明假设通过编程脉冲的一个施加被编程的页的每个存储器元件将达到其期望的导通值时，可以可替换地使用通常用在NOR或NAND闪速存储器技术中的编程-验证技术。在该过程中，用于给定页的完整的编程操作包括一系列的单独的编程操作，其中导通电阻中的较小的改变发生在每个编程操作中。穿插于每个编程操作其间的是确定单独的存储器元件是否已经达到符合存储器元件中的被编程的数据的电阻或电导的其期望的编程的水平的验证(读取)操作。对于每个存储器元件，编程/验证的顺序被终止，由于其被验证已达到电阻或电导的期望的值。在所有的被编程的存储器元件被验证为已经达到它们的期望的编程的值之后，然后存储器元件的页的编程完成。该技术的示例在美国专利号5,172,338中描述。

通过主要参考图5，描述了存储器元件的页的状态的并行读取，其中该存储器元件诸如存储器元件M₁₁₄、M₁₂₄和M₁₃₄。示例读取过程的步骤如下：

1.将所有的全局位线GBL和所有的字线WL设置到电压V_R。电压V_R仅是方便的参考电压，并且可以是任何数字的值，但是通常将在0和1伏之间。一般来说，对于产生重复的读取的操作模式，易于将在阵列中的所有的字线设置到V_R以便于减少寄生读取电流，即使这要求充电所有的字线。但是，作为替换，仅需要将选择的字线(图5中的WL₁₂)、与选择的字线在其它平面的每一个中的具有相同的位置的字线以及在所有的平面中直接邻近字线升高到V_R。

2.通过将电压置于邻近于选择的字线的控制线而导通选择装置的一行以便于定义将被读取的页。在图1和5的示例中，电压被施加到控制线SG₂以便于导通选择装置Q₁₂、Q₂₂和Q₃₂。这将局部位线LBL₁₂、LBL₂₂和LBL₃₂的一行连接到它们各自的全局位线GBL₁、GBL₂和GBL₃。这些局部位线然后连接到出现在图2的电路21中的单独的感测放大器(SA)，并且假设它们所连接的全局位线的电势V_R。所有其它局部位线LBL被允许浮置。

3.将选择的字线(WL₁₂)设置到V_R±Vsense的电压。Vsense的符号基于感测放大器而被选择，并且具有大约0.5伏的幅度。在所有其它的字线上的电压保持相同。

4.感测流入(V_R+Vsense)的或者流出(V_R–Vsense)每个感测放大器的电流达时间T。这些是被示出为将流过图5的示例的寻址的存储器元件的电流I_R1、I_R2和I_R3，其与各个存储器元件M₁₁₄、M₁₂₄和M₁₃₄的编程的状态成比例。存储器元件M₁₁₄、M₁₂₄和M₁₃₄的状态然后由在连接到各个全局位线GBL₁、GBL₂和GBL₃的电路21中的感测放大器的二进制输出给出。这些感测放大器输出然后在线23(图2)之上被发送到控制器25，其然后将读取数据提供到主机31。

5.通过将电压从选择栅极线(SG₂)移除而关断选择装置(Q₁₂，Q₂₂和Q₃₂)，以便于将局部位线从全局位线断开，并且将选择的字线(WL₁₂)返回到电压V_R。

在这样的读取操作期间的寄生电流具有两个不期望的效应。至于编程，寄生电流对存储器系统电源布置增加的需求。此外，被错误地包含在通过被读取的寻址的存储器元件的电流中的寄生电流可能存在。如果这样的寄生电流足够大，则这可能从而导致错误的读取结果。

如在编程的情况中，除了选择的行(图5的示例中的LBL₁₂、LBL₂₂和LBL₃₂)以外的所有的局部位线被浮置。但是浮置局部位线的电势可以通过在其编程的(低电阻)状态中并且在任何平面中连接在浮置局部位线和在V_R处的字线的任何存储器元件来被驱动到V_R。可与在编程的情况(图4)中的I_P1相比(comparable)的寄生电流在数据读取期间不出现，因为选择的局部位线和邻近非选择的字线两者都在V_R处。但是，寄生电流可以流过连接在浮置局部位线和选择的字线之间的低电阻存储器元件。这些可与在编程期间(图4)的电流I_P2、I_P3和I_P4相比，被指示为图5中的I_P5、I_P6和I_P7。这些电流的每一个可以在幅度上与通过寻址的存储器元件的最大读取电流相等。但是，这些寄生电流从在电压V_R处的字线流到在电压V_R±Vsense处的选择的字线而不流过感测放大器。这些寄生电流将不会流过感测放大器连接到的选择的局部位线(图5中的LBL₁₂、LBL₂₂和LBL₃₂)。尽管它们贡献于功率耗散，但是这些寄生电流不会从而引入感测误差。

尽管邻近的字线应该在V_R处以最小化寄生电流，至于在编程的情况中，可能所期望的是弱驱动这些字线或者甚至允许它们浮置。在一个变化中，选择的字线和近邻的字线可以被预先充电到V_R并且然后允许浮置。当感测放大器被激励时，其可以将它们充电到V_R使得在这些线上的电势由来自感测放大器的参考电压(与来自字线驱动器的参考电压相反)准确地设置。这可以在选择的字线被改变到V_R±Vsense之前出现，但是感测放大器电流不被测量，直到该充电瞬态完成。

参考单元也可以包含在存储器阵列10中以促进任何或所有的共同数据操作(擦除、编程或读取)。参考单元是与其中电阻被设置到特定的值的数据单元在结构化上尽可能地相同的单元。这有助于消除或跟踪与温度、工艺非均匀性、重复的编程、时间或可能在存储器的操作期间变化的其它单元性质相关联的数据单元的电阻漂移(drift)。通常，它们被设置为具有高于在一个数据状态(诸如导通电阻)中的存储器元件的最高的可接受的低电阻值、并且低于在另一个数据状态(诸如OFF电阻)中的存储器元件的最低的可接受的高电阻值的电阻。参考单元对于平面或者整个阵列可以是“全局的”，或者可以包含在每个块或页中。

在一个实施例中，多个参考单元可以包含在每个页中。这样的单元的数量可以仅是几个(少于10)，或者可以高达在每个页中的单元的总量的百分之几。在该情况中，参考单元通常被重置并且在独立于页中的数据的单独的操作中写入。例如，它们可以在工厂中被一次设置，或者它们可以在存储器阵列的操作期间被一次或多次设置。在上述重置操作期间，所有的全局位线被设置为低，但是这可以被修改为：仅将与被重置的存储器单元相关联的全局位线设置为低的值，而与参考单元相关联的全局位线被设置为中间值，从而抑制它们被重新设置。可替换地，为了重置在给定块中的参考单元，与参考单元相关联的全局位线被设置到低的值，而与数据单元相关联的全局位线被设置到中间值。在编程期间，该过程相反并且与参考单元相关联的全局位线被升高到高的值以将参考单元设置到期望的导通电阻，而存储器元件保持在重置状态中。通常编程电压或时间将改变以将参考单元编程到比当编程存储器元件时更高的导通电阻。

如果，例如，在每一页中的参考单元的数量被选择为数据储存存储器元件的数量的1％，则它们可以被物理地沿着每个字线布置使得每个参考单元与其近邻隔开100个数据单元，并且与读取参考单元相关联的感测放大器可以与中间的感测放大器读取数据共享其参考信息。参考单元可以在编程期间被用于确保数据以足够的余量(margin)来编程。关于使用在页中的参考单元的进一步信息可以在美国专利号6,222,762、6,538,922、6,678,192和7,237,074中找到。

在特定的实施例中，参考单元可以被用于基本上消除阵列中的寄生电流。在该情况中，(一个或多个)参考单元的电阻的值被设置到重置状态的值而不是在如之前所述的重置状态和数据状态之间的值。每个参考单元中的电流可以通过其相关联的感测放大器测量，并且该电流从近邻的数据单元减除。在该情况中，参考单元近似在跟踪的存储器阵列的区域中流过的寄生电流并且类似于在数据操作期间流过阵列的该区域的寄生电流。该校正可以应用在两步骤操作中(测量参考单元中的寄生电流并且在之后将其值从在数据操作期间获得的中减除)或者同时具有数据操作。同时操作成为可能的一个方式是使用参考单元以调节邻近数据感测放大器的时间和参考电平(reference level)。这个的示例在美国专利号7,324,393中示出。

在可变的电阻存储器元件的传统的二维阵列中，二极管通常与存储器元件串联地包含在交叉的位和字线之间。二极管的主要目的在于减少在重置(擦除)、编程和读取存储器元件期间的寄生电流的数量和幅度。这里的三维阵列的显著的优点在于：产生的寄生电流更少，并且从而比其他类型的阵列具有对阵列的操作的减少的负面效应。

二极管还可以与三维阵列的单独的存储器元件串联连接——如当前在可变的电阻式存储器元件的其它阵列中所实现的——以便于进一步减少寄生电流的数量，但是这样做存在缺点。首先，制造过程变得更加复杂。然后增加的掩模和增加的制造步骤是必要的。此外，由于硅p-n二极管的形成通常需要至少一个高温步骤，字线和局部位线则不能由具有低熔点的金属——诸如通常用于集成电路制造中的铝构成，因为其可能在之后的高温步骤期间熔化。因为其比导电地掺杂的多晶硅材料更高的导电性，所以优选地使用金属、包含金属的复合材料，其中该导电地掺杂的多晶硅材料通常被用于位和字线，因为被暴露于这样的高温。具有二极管形成为单独的存储器元件一部分的电阻式切换存储器元件的阵列的示例在专利申请公开号US2009/0001344A1中给出。

由于在这里的三维阵列中的减少数量的寄生电流，寄生电流的总幅度可以被管理而不需要使用这样的二极管。除了更简单的制造过程之外，二极管的不存在允许了双极操作；就是说，其中将存储器元件从其第一状态切换到其第二存储器状态的电压极性是与将存储器元件从其第二切换到其第一存储器状态的电压极性相反的。相比单极操作(与从其第二切换到第一存储器状态相同的极性电压被用于将存储器元件从其第一切换到第二存储器状态)的双极操作的优点是：切换存储器元件的功率的减少以及存储器元件的可靠性中的改善。双极操作的这些优点可见于存储器元件中，其中导电的细丝的形成和毁坏是用于切换的物理机制，如在由金属氧化物和固体电解质材料构成的存储器元件中一样。

寄生电流的水平随着平面的数量增加，并且随着沿着在每个平面中的单独的字线连接的存储器元件的数量增加。但是由于在每个平面上的字线的数量不显著地影响寄生电流的量，平面可以单独地包括大量的字线。由沿着单独的字线的长度连接的大量的存储器元件产生的寄生电流可以进一步通过将字线分割为更少数量的存储器元件的分区而管理。擦除、编程和读取操作然后在沿着每个字线的一个分段连接的存储器元件上进行，而不是沿着字线的整个长度连接的总数量的存储器元件上进行。

这里所述的可重新编程的非易失性存储器阵列具有许多优点。可以在半导体基板区域的每单元存储的数字数据的量较高。其可以以每存储的位的数据较低的成本制造。对于整个堆叠的平面仅需要几个掩模，而不需要用于每个平面的单独的一组的掩模。与基板的局部位线连接的数量在不使用垂直局部位线的其它多平面结构之上显著地减少。该架构消除了每个存储器单元具有与电阻式存储器元件串联的二极管的需求，从而进一步简化制造过程并且使能金属导线的使用。此外，操作阵列所需的电压比在当前商用的闪速存储器中使用的那些低得多。

由于每个电流路径的至少一半是垂直的，因此在大交叉点阵列中出现的电压降显著地减少。由于更短的垂直组件的电流路径的减少的长度意味着在每个电流路径上存在近似一半数量的存储器单元，并且因此泄露电流以及在数据编程或读取操作期间干扰的未选择的单元的数量减少。例如，如果有N个单元与字线相关联并且N个单元与在传统阵列中相等长度的位线相关联，存在2N个单元与每个数据操作相关联或者被“触摸”。在这里所述的垂直局部位线架构中，存在n个单元与位线(n是平面的数量并且通常是小的数，诸如4到8)相关联，或者N+n个单元与数据操作相关联。对于大N，这意味着由数据操作影响的单元的数量近似为在传统的三维阵列中的一半。

可用于存储器储存元件的材料

被用于图1的阵列中的非易失性存储器储存元件M_zxy的材料可以是硫族化物、金属氧化物或响应于施加到材料的外部电压或者穿过材料的电流、而展现稳定的、可逆的移动的电阻的多个材料的任一个。

金属氧化物具有当初始地沉积被隔离的特征。一个合适的金属氧化物是氧化钛(TiO_x)。使用该材料的之前报告的存储器元件在图6中示出。在该情况中，近化学计量化TiO₂散状材料在退火过程中改变以在底部电极的附近创建缺氧层(或者具有氧空位的层)。顶部铂电极，通过其高功函数，创建用于电子的高电势Pt/TiO₂屏障。因此，在适中的电压(低于一伏)处，非常低的电流将流过结构。底部Pt/TiO_2-x屏障通过氧空位(O⁺₂)的出现而被降低并且表现为低电阻接触(欧姆接触)。(已知TiO₂中的氧空位用作n-类型的掺杂物，在电气导电的掺杂的半导体中转化隔离氧化物。)产生的复合结构处于非导电的(高电阻)状态中。

但是当大的负电压(诸如1.5伏)被施加到结构之上时，氧空位朝向顶部电极漂移，并且因此，电势屏障Pt/TiO₂被减少并且相对较高的电流可以流过结构。装置然后在其低电阻(导电的)状态中。由其他人报告的实验已经显示导电产生于TiO₂的细丝-状的区域中，可能沿着晶粒的边界。

导电的路径通过将大的正极电压施加到图6的结构之上而被破坏。在该正极偏置下，氧空位从顶部Pt/TiO₂屏障的附近移开，并且“破坏”细丝。装置返回到其高电阻状态中。导电的和非导电的状态两者是非易失性的。通过施加大约0.5伏的电压而感测存储器储存元件的导电可以容易地确定存储器元件的状态。

而该特定导电机制可能不适用所有的金属氧化物，作为一组，它们具有类似的表现：从低导电的状态到高导电的状态的过渡在当施加适当的电压时发生，并且两个状态是非易失性的。其它材料包括的示例HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn₂O₄、ZnOx、TaOx、NbOx、HfSiOx和HfAlOx。合适的顶部电极包括具有高功函数(通常>4.5eV)的金属，该金属能够消除(getter)与金属氧化物接触的氧气以在接触处创建氧空位。一些示例是TaCN、TiCN、Ru、RuO、Pt、富Ti的TiOx、TiAlN、TaAlN、TiSiN、TaSiN和IrO₂。用于底部电极的合适的材料是任何导电的富氧材料——诸如Ti(O)N、Ta(O)N、TiN和TaN。电极的厚度通常是1nm或更大。金属氧化物的厚度一般在5nm到50nm的范围中。

适用于存储器储存元件的另一类型的材料是固体电解质(electrolyte)，但是由于当沉积时它们是电气导电的，需要形成单独的存储器元件并且将它们相互隔离。固体电解质一些程度上类似于金属氧化物，并且导电机制被假设为在顶部和底部电极之间的金属的细丝的形成。在该结构中，细丝通过从一个电极(可氧化的电极)分解离子进入到单元(固体电解质)的主体中而形成。在一个示例中，固体电解质包含银离子或铜离子，并且可氧化的电极优选地是插入到过渡金属硫化物或硒化物材料中的金属——诸如A_x(MB2)_1-x，其中A是Ag或Cu，B是S或Se，并且M是过渡金属——诸如Ta、V或Ti，并且x的范围从约0.1到约0.7。这样的复合最小化了将不想要的材料氧化进固体电解质中。这样的复合物的一个示例是Ag_x(TaS2)_1-x。可替换的复合材料包括α-AgI。其它电极(惰性或中性电极)应该是良好的电导体，而在固体电解质材料中剩余不可溶体。示例包括金属和化合物——诸如W、Ni、Mo、Pt、金属硅化物等。

固体电解质材料的示例为：TaO、GeSe或GeS。适用于固体电解质单元的其它系统为：Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中第一材料是可氧化的电极，中间材料是固体电解质，并且第三材料是惰性的(中性)电极。固体电解质的典型厚度在30nm和100nm之间。

近年来，碳已经作为非易失性存储器材料被广泛地研究。作为非易失性存储器元件，碳通常以两种形式使用，导电的(或类似石墨烯的碳)以及隔离的(或无定形(amorphous)碳)。两种类型的碳材料中的差异在于碳化学键的内容，所谓sp²和sp³杂化(hydridization)。在sp³配置中，碳配价电子保持在强共价键中，并且因此sp³杂化是非导电的。其中sp³配置主导的碳膜，通常被称为四面体-无定形碳，或者钻石形的。在sp²配置中，不是所有的碳配价电子保持在共价键中。弱紧型的电子(phi键)贡献于电传导使得大部分sp²配置为导电的碳材料。碳电阻式切换非易失性存储器的操作基于能够通过将适当的电流(或电压)脉冲施加到碳结构而将sp³配置转变为sp²配置的事实。例如，当非常短的(1-5ns)高幅度电压脉冲施加到材料之上时，由于材料sp²改变到sp³形式(“重置”状态)而极大地减少电导。已经建立理论的是，由该脉冲产生的高的局部温度导致材料中的无序并且如果脉冲非常短，则碳在无定形的状态(sp³杂化)中“淬火(quench)”。另一方面，当在重置状态中时，较长的时间(～300nsec)地施加较低的电压使得材料的一部分改变为sp²形式(“设置”状态)。碳电阻切换非易失性存储器元件具有类似电容器的配置，其中顶部和底部电极由高温度熔点金属形成，诸如W、Pd、Pt和TaN。

近来已经对碳纳米管(CNT)作为非易失性存储器材料的应用给予重要的关注。(单个壁的)碳纳米管是碳的中空的圆柱体，通常是一个碳原子厚的卷曲的并且自闭环的薄片，具有约1-2nm的典型直径以及几百倍大的长度。这样的纳米管可以显示非常高的导电性，并且已经做出关于与集成电路制造的兼容性的各种提议。已经提出在惰性的粘合剂矩阵中包封“短的”CNT的以形成CNT的制品。这些可以使用旋涂或者喷涂而沉积在硅晶片上，并且如所施加的CNT相互具有随机的定向。当在该制品之上施加电场时，CNT倾向于收缩并且与自身对齐使得该制品的导电性改变。从低到高电阻以及相反的切换机制不是很好理解。如在其它基于碳的电阻式切换非易失性存储器中，基于CNT的存储器具有类似电容器的配置，其中顶部和底部电极由诸如上述的那些高熔点的金属构成。

适用于存储器储存元件的另一类型的材料是相变材料。相变材料的优选的组包括硫族化物玻璃，通常是Ge_xSb_yTe_z的合成物，其中优选地x＝2，y＝2并且z＝5。GeSb也被发现为是有用的。其它材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe和这些基本元素的各种其它组合。厚度一般在1nm到500nm的范围中。对于该切换机制的一般接受的解释是当非常短时间地施加高能脉冲以使得材料的区域熔化时，材料在无定形状态中“淬火”，该无定形状态是低导电的状态。当施加较长的时间的较低能的脉冲使得温度保持在结晶化温度之上但是在熔化温度之下时，材料结晶化以形成高导电性的多结晶相。这些装置通常使用子光刻柱来制造，与加热器电极集成。通常经历相变的局部化的区域可以被设计为对应于在台阶边缘(step edge)之上的过渡，或者材料穿过在低热导电性材料中蚀刻的槽的区域。接触电极可以是厚度从1nm到500nm的任何高熔化金属诸如TiN、W、WN和TaN。

将注意到的是，在大多前述示例中存储器材料利用在其任一侧上的电极，其合成物被特定的选择，在这里的三维存储器阵列实施例中，其中字线(WL)和/或局部位线(LBL)也通过与存储器材料直接接触而形成这些电极，那些线优选地由上述导电材料构成。在使用额外的导电的分段以用于两个存储器元件电极的至少一个的实施例中，那些分段从而由上述材料构成以用于存储器元件电极。

操纵元件通常被结合到可控制的电阻型的存储器储存元件中。操纵元件可以是晶体管或二极管。尽管这里所述的三维架构的优点在于这样的操纵元件是不必要的，但是可以存在特定配置，其中所期望的是包括操纵元件。二极管可以是p-n结(不一定是硅)，金属/绝缘体/绝缘体/金属(MIIM)，或者肖特基类型的金属/半导体接触，但是可以可替换地是固体电解质元件。该类型的二极管的特征是用于存储器阵列中的校正操作，必要的是在每个地址操作期间被切换“导通”和“断开”。直到存储器元件被寻址，二极管在高电阻状态(“断开”状态)中并且“保护”电阻式存储器元件避免干扰电压。为了访问电阻式存储器元件，需要三个不同的操作：a)从高电阻到低电阻转换二极管，b)通过将适当的电压施加到二极管之上或者将电流施加通过二极管而编程、读取或重置(擦除)存储器元件，以及c)重置(擦除)二极管。在一些实施例中，这些操作的一个或多个可以被组合为相同的步骤。重置二极管可以通过施加反向电压到包含二极管的存储器元件而实现，这导致二极管细丝崩断并且二极管返回到高电阻状态。

为了简洁性，以上说明已经考虑了在每个单元中储存一个数据值的最简单的情况：每个单元被重置或者设置并且保持一位的数据。但是，本申请的技术不限于该简单的情况。通过使用导通电阻的各种值并且将感测放大器设计为能够在几个这样的值之间区分，每个存储器元件可以在多级单元(MLC)中保持多个位的数据。这样操作的原则在之前所引用的美国专利号5,172,338中描述。施加到存储器元件的三维阵列的MLC技术的示例包括，Kozicki等人的名称为“Multi-bit Memory Using Programmable Metallization Cell Technology(使用可编程的金属化的单元技术的多位存储器)”(2005年6月12-17，法国格勒诺布尔的电子装置和存储器的国际会议的会议记录，pp.48-53)，以及Schrogmeier等人的“Time Discrete Voltage Sensing andInterative Programming Control for a 4F2Multilevel CBRAM(用于4F2多级CBRAM的时间离散的电压感测和迭代编程控制)”(2007年VLSI电路讨论会)。

三维阵列的特定结构化示例

在图7中所示，第一示例被配置为使用当首先沉积时非导电的存储器元件(NVM)材料。图7是图1中示出的三维阵列的一部分的等距视图。上述类型的金属氧化物具有该特征。如关于图6所解释的，响应于适当的电压置于那些电极上，导电的细丝形成在材料的相对的侧上的电极之间。这些电极是阵列中的位线和字线。由于该材料另外是非导电的，不需要在字和位线的交叉点处相互隔离存储器元件。几个存储器元件可以由单个连续的层的材料实现，其在图7的情况中是沿着在y-方向中的垂直位线的相对的侧垂直地定向并且向上延伸通过所有的平面的NVM材料的条(strip)。图7的结构的显著的优点是在一组平面中的所有的字线和在它们之下的隔离的条可以通过使用单个掩模同时限定，从而极大地简化了制造过程。

参考图7，示出了三维阵列的四个平面101、103、105和107的小部分。对应于图1的等效电路的那些的图7阵列的元件由相同的参考标号识别。将注意到的是，图7示出了图1的两个平面1和2加上在它们的顶部的两个额外的平面。所有的平面具有栅极、电介质和存储器储存元件(NVM)材料的相同的水平的样式。在每个平面中，金属字线(WL)在x-方向中延伸并且在y-方向中被隔开。每个平面包括一层隔离电介质，该隔离电介质将其字线从在其之下的平面的字线隔离开，或者在平面101的情况中，将其从在其之下的基板电路组件隔离开。延伸通过每个平面是在垂直z-方向中延伸的一组金属局部位线(LBL)“柱”并且在x-y方向形成矩形阵列。

每个位线柱连接到硅基板中的一组全局位线(GBL)的一个，该全局位线(GBL)在y-方向中以相同的间距排列，而柱通过形成在基板中的选择装置(Q_xy)间隔，该选择装置(Q_xy)的栅极由在在x-方向中延伸的选择栅极线(SG)驱动，其中该选择栅极线(SG)也形成在基板中。切换装置Q_xy可以是传统的CMOS晶体管(或者垂直NPN晶体管)并且使用与用于形成其它传统的电路相同的过程制造。在使用NPN晶体管而不是MOS晶体管的情况中，选择栅极(SG)线用在x-方向中延伸的基极接触电极线替换。也在基板中制造但是未在图7中示出的是感测放大器、输入-输出(I/O)电路、控制电路和任何其它必要的外围电路。对于在x-方向中的局部位线柱的每一行有一个选择栅极线(SG)并且对于每个单独的局部位线(LBL)有一个选择装置(Q)。

每个垂直条的非易失性存储器元件(NVM)材料被夹在垂直局部位线(LBL)和垂直地堆叠在所有的平面中的多个字线(WL)之间。优选地，NVM材料出现在x-方向中的局部位线(LBL)之间。存储器储存元件(M)位于每个字线(WL)和局部位线(LBL)的交叉点处。在上述金属氧化物用于存储器储存元件材料的情况中，在交叉的局部位线(LBL)和字线(WL)之间的NVM材料的小区域由施加到交叉的线的适当的电压在导电的(设置)和非导电的(重置)状态之间可控制地交替。

也可能在LBL和平面之间的电介质之间形成寄生NVM元件。通过选择电介质条的厚度比NVM材料层的厚度(就是说，局部位线和字线之间的间隔)的大，由在相同的垂直字线堆叠中的字线之间的差异的电压引起的场可以变得足够小使得寄生元件永远不导通大量的电流。类似地，在其它实施例中，如果在邻近的LBL之间的操作电压保持编程阈值之下，则不导电的NVM材料可以被保持在邻近局部位线之间的适当的地方。

用于制造图7的结构的过程的概述如下：

1.支撑电路，包括选择装置Q、全局位线GBL、选择栅极线SG和在阵列外围的其它电路，以传统的方式形成在硅基板中，并且该电路的顶部表面被平面化，诸如通过使用置于电路之上的一层蚀刻停止材料而蚀刻。

2.电介质(绝缘体)和金属的交替的层在相互之上形成为薄片并且覆盖至少其中形成选择装置Q的基板的区域。在图7的示例中，形成了四个这样的薄片。

3.这些薄片然后通过使用形成在它们的顶部的具有在x-方向中延伸并且在y-方向中被隔开的槽的掩模被蚀刻(隔离)。所有的材料向下被移除到蚀刻停止以便于形成图7中示出的沟道，其中在之后形成局部位线(LBL)柱和NVM材料。接触孔也通过在沟道底部的蚀刻停止材料层蚀刻以允许在之后形成的柱的位置对选择装置Q的漏极的访问。沟道的形成也限定了字线(WL)在y-方向中的宽度。

4.非易失性存储器(NVM)材料沿着这些沟道的侧壁并且穿过沟道之上的结构而沉积在薄的层中。这留下了沿着每个沟道的相对的侧壁并且与在沟道中暴露的字线(WL)表面接触的NVM材料。

5.金属然后在这些沟道中沉积以便于与非易失性存储器(NVM)材料接触。金属使用具有在y-方向中的槽的掩模图案化。通过该掩模的蚀刻而移除金属材料留下了局部位线(LBL)柱。在x-方向中的非易失性存储器(NVM)材料还可以在柱之间被移除。在x-方向中的柱之间的空间然后用电介质材料填充，并且平面化回到结构的顶部。

图7的配置的显著的优点在于仅需要通过单个掩模的一个蚀刻操作以一次形成通过平面的材料的所有的层的沟道。但是，过程限制可能限制可以以此方式一起蚀刻的平面的数量。如果所有的层的总厚度太大，沟道可能需要以顺序的步骤形成。蚀刻第一数量的层，并且在第二数量的层已经形成在第一数量的沟道的层的顶部之后，顶部层经受第二蚀刻步骤以在其中形成与在底部层中的沟道对齐的沟道。该顺序对于具有非常大量的层的实现方式可能甚至多次重复。

形成在基板之上的柱选择层中的柱开关

在具有其柱线的2D阵列用作局部垂直位线的3D阵列中，需要选择晶体管来将每个柱线切换到基板上的金属线以用于访问。因此需要选择晶体管的2D阵列。选择或开关晶体管通常是形成在半导体CMOS基板中的CMOS电路元件。这些CMOS开关具有有效驱动功率。但是，它们也会占据基板中的空间并且给其它有源元件留下非常小的空间。

在另一个实施例中，开关晶体管形成在CMOS基板之上的单独的层中。每个选择晶体管是形成为垂直薄膜晶体管(VTFT)的柱选择装置，在局部位线柱和全局位线之间切换。不同于柱选择装置形成在CMOS基板层中的之前的实施例，柱选择装置沿着全局位线的阵列和局部位线的阵列之间的z-方向形成在CMOS基板层之上的单独的层(柱选择层)中。

3D结构可以被认为包括两个部分。基础部分——通常被称为FEOL(“(制造)线的前端”)——由半导体基板支撑，在该半导体基板上可以形成有源元件。

在基础部分之上是第二部分，被称为BEOL(“制造)线的后端”)。BEOL是形成R/W材料、字线和垂直局部位线的多个层的地方。局部位线经由各个接触衬垫连接到FEOL部分中的结构。沿着z-方向，形成存储器元件层的堆叠。在每个层处，局部位线的每一行被穿过但是与至少一个字线WL隔开。

图8示意性地示出了3D存储器，该3D存储器可替换地包括在柱选择层的顶部上的存储器层。3D存储器10形成在CMOS基板(未明确地示出)顶部上，其中CMOS中的结构在FEOL(“线的前端”)层中。但是，不同于图1，将单独的位线切换到单独的全局位线的选择装置现在形成在BEOL中的FEOL层的顶部上。因此，BEOL包括具有存储器层在其顶部上的柱选择层。选择装置，诸如Q₁₁、Q₁₂、…、Q₂₁、Q₂₂、…等形成在柱选择层中。存储器层通常包括字线和R/W元件的多个层。为了简洁性，图8仅示出了一层字线，诸如WL₁₀、W₁₁、…等而不示出存在于字线和位线的每个交叉点之间的R/W元件。

图9A示出了将局部位线切换到全局位线的给定柱选择装置的示意性电路图。在示例中，局部位线LBL 440由诸如Q₁₁的选择晶体管500可切换到全局位线GBL 250。选择晶体管Q₁₁的栅极可由在块选择线SG₁上激励的信号控制。

图9B示出了与局部位线和全局位线有关的柱选择装置的结构。全局位线，诸如GBL 250形成在FEOL中作为金属层-1或金属层-2 502的一部分。以选择晶体管500的形式的柱选择装置形成在GBL 250的顶部上的BEOL层中。局部位线LBL 440，以柱的形成，形成在柱选择装置500的顶部上。以此方式，柱选择装置500可以将局部位线柱LBL切换到全局位线GBL。

于2012年6月14日公开的美国公开申请No.2012-0147650提供了形成在基板以下和存储器层以上之间的柱选择层的公开，其全部公开通过引用结合于此。

垂直位线和水平字线的高效译码

在具有如图1和图7所示的垂直位线(VBL)的3D存储器中，在z-方向中的垂直位线的每一行(沿着x-方向)可以通过可切换地连接到在y-方向中的一行全局位线而被访问。对于字线来说，这样不能成立，其中该字线位于在x-方向中的存储器平面的每一个中。

在每个存储器平面处，多个字线需要被访问和译码。Toda及其他人的美国公开申请No.2009/0122598、以及Yoon及其他人的美国公开申请No.2010/0289084公开了，将字线延伸到存储器区域的边缘外并且将每一个经由zia连接到基板中的CMOS晶体管。CMOS晶体管用作开关和字线驱动器。这具有增加存储器的裸芯尺寸的缺点。每个平面中越多字线并且3D存储器中越多平面，将需要越多数量的zia和字线驱动器，这将占据额外的裸芯空间。

减少字线访问的数量的一个方式是将多个字线联系在一起以共享共同zia和字线驱动器。图10是具有VBL架构并且具有梳结构的字线的现有的三维阵列存储器阵列的一部分的等距视图。存储器类似于图11中示出的3D存储器，除了在每个存储器平面处的字线的每一个以梳的形式。在示出的示例中，每个梳具有多个梳指，有效地将多个字线组合为一个并且减少了在每个平面中的字线访问的数量。这意味着每存储器平面所需要的zia和字线驱动器(SELX)的数量减少。通过每存储器平面的字线驱动器的大量减少的数量，已经提出在由存储器占据的区域之下定位字线驱动器。

图11是图10中示出的现有的存储器架构的平面图，示出了在每个存储器平面中两个字线梳作为一单元的布局。在示例中，存在四个存储器平面并且每个存储器平面具有多个字线梳。每个梳具有五个梳指，有效地与共同zia和字线驱动器共享五个字线。特别地，布局为使得平面由矩形单元覆盖，每个具有一对交织的字线梳以及一组zia，一个zia用于每个存储器平面。该设计要求在每个矩形单元之下适当地装下字线驱动器的布局。由于字线驱动器的数量与存储器平面的数量成比例，该要求具有缺乏缩放性的缺点。这是因为随着存储器平面的数量的增加，字线驱动器的数量中的比例性增加将最终用完在每个矩形单元之下的所有的空间，从而限制了存储器平面的允许的最大数量。

与每个zia和字线驱动器共享更多的字线将有助于减少字线驱动器的数量。但是，这也意味着必须由共同的zia和字线驱动器处理的电流中的相应的增加，这导致zia和字线驱动器的更大的尺寸。因此，具有更多的梳指的字线梳不减少由字线驱动器所需要的空间。

减少各种操作电流将有助于减少字线驱动器的尺寸。例如，可以找到减少存储器单元的设置和重置电流的改善的方式。类似地，CMOS字线驱动器可以被制于更加有效地驱动并且提供较高的电流容量而不增加尺寸。仍然，这些测量受限并且不能够使存储器装置方便地缩放。

从而，对于具有VBL架构和字线梳结构的现有的3D存储器，字线驱动器布局是对于裸芯尺寸的限制因素，特别是如果单元电流在未来的缩放中不能被减少。

US 8,547,720公开了3D存储器，其中垂直位线的一部分被用于访问字线。每个字线延伸到超出其服务的存储器元件的外部区域，并且连接器或接触被用于提供在外部区域中的字线和垂直位线之间的电传导。但是，制造存储器装置中的许多过程具有并联形成的多个存储器层中的结构，并且通常不对由金属连接器在每个存储器平面的不同的位置处替换存储器元件负责。

通过垂直位线架构中的单元-选择的字线的高效译码

存储器元件的三维(3D)阵列形成在位于半导体基板之上的不同距离处的平面的多个层之上。存储器元件响应于施加到其之上的电压差一般可逆地改变电导的水平。三维阵列包括来自基板通过多个层的平面的柱线的二维阵列。柱线是第一-类型的柱线或者第二类型的柱线。采用第一-类型的柱线以用作用于访问3D阵列中的存储器元件局部位线。采用第二-类型的柱线以经由已经被永久地预置到低电阻状态的各个连接存储器元件访问字线。一行全局线(金属线)被可切换地连接到柱线的单独的行以提供对第一-类型的和第二-类型的柱线的访问，从而提供对三维阵列的局部位线和字线的分别的访问。第二-类型的柱的每一个，在存储器元件在以后不能被重置到较不导电的状态的过设置的模式中已经被预置到导电的状态之后，专门用于经由用作导体的各个存储器元件访问一个字线。

图12是三维阵列的一部分的等距视图，示出了根据本发明的垂直位线和水平字线的高效译码。示出了具有多个存储器层或沿着z-方向堆叠的平面1-p示例3D阵列。每个存储器层可由在z-方向中的柱线331和332的2D阵列访问。柱线的2D阵列包括用作局部位线的第一-类型的331以及用作访问单元-选择的字线的连接的第二-类型的332。包含第一-类型的和第二-类型的柱线331和332的一行柱线可切换地连接到包含第一-类型的和第二-类型的全局线的一行全局线。第一-类型的柱线331可切换地连接到第一-类型的全局线GL-B 251，并且第二-类型的柱线332可切换地连接到第二-类型的全局线GL-W 252。在类似的标记(labeling)方案中，第二-类型的存储器348被布置于第二-类型的柱线332和字线340之间并且被预置到导电的状态，使得第二-类型的柱经由第二-类型的存储器348专门地连接到字线340。第一-类型的存储器元件346被布置在字线340和第一-类型的柱线331或第二-类型的柱线332之间形成的所有其它的交叉点之间，但是除了由第二-类型的3D阵列中的存储器元件占据的交叉点以外。

在一个实施例中，第一-类型的存储器元件346和第二-类型的存储器元件348基本上是相同的存储器元件。它们具有响应于施加的电压或穿过的电流而在电阻上可逆地偏移的电阻。但是，第二-类型的存储器元件348在出厂时在过设置的模式中被预置到导电的状态，该过设置的模式在之后不能被重置到较不导电的状态。以此方式，第二类型的存储器元件348有效地用作在字线340和第二-类型的柱线332的导电连接器，并且第二-类型的柱线332可以被认为是字线340的延伸。

第一-类型的全局线GL-B 251到一行第一-类型的柱线331以及全局位线GL-W 252经由相应的第二-类型的柱线332到选择的字线340的连接通过切换由诸如用作页选择线的SG1的选择线221控制的一行选择装置222而生效。

因此，选择的页/块通过断言块选择线SG₁而译码。如前所述，页中的第一-类型的存储器元件346经由第一-类型的柱线331可由第一-类型的全局线GL-B 251访问。选择的字线340经由第二-类型的柱线332可由第二-类型的全局线252访问。感测电路可以连接到第一-类型的全局线GL-B 251以用于感测页中的第一-类型的存储器元件346的存储器状态。

图13(A)是图12的三维阵列的平面图。示出的示例具有四个存储器平面，其中字线340-1、340-2、340-3和340-4从底部开始分别位于存储器平面1、2、3和4上。将看到的是，邻近字线340-1到340-4的柱线的行包括第一-类型的或第二-类型的柱线的任一个。第一-类型的柱线331将在与字线的每一个交叉点处具有第一-类型的存储器元件346。第二-类型的柱线332也将在与字线的每一个交叉点处具有第一-类型的存储器元件346，除了用作导体以访问独特的字线的一个第二-类型的存储器元件348以外。

图13(B)是图13(A)的三维阵列的截面图。字线340-1到340-4的每一个将具有专用于其的第二-类型的柱线332。因此，第二-类型的柱线332-4用于访问平面4中的字线340-4。其通过将平面4中的第二-类型的存储器元件348-4预置到导电的状态而预先选择。在平面1-3中的连接到第二-类型的柱线332-4的其它存储器元件未被选择并且保持为原始单元(即，它们的存储器元件在出厂时被重置到高电阻状态)。类似地，第二-类型的柱线332-3通过将平面3中的第二-类型的存储器元件348-3预置到导电的状态被用于访问平面3中的字线340-3。类似地，第二-类型的柱线332-2和332-1分别用于访问平面2和平面1中的字线340-2和340-1。

图14(A)是用于图12的三维阵列的选择和和未选择的字线和柱线以及它们的偏置电压的平面图。出厂后，第一-类型的存储器元件346被重置到高电阻状态并且第二-类型的存储器元件348被过设置到导电的状态。在用户操作之下，第一-类型的存储器元件346，诸如346-4可以从高电阻状态设置到低电阻状态或者从低电阻状态重置到高电阻状态。重置可以由向前偏置(在位线上的电压大于在字线上的电压)实现。例如，选择的第一-类型的柱线331-s在Vpp处(例如，2V)并且选择的字线340-1s在Vss处(例如，0V)。为了防止未选择的第一-类型的存储器元件346同时被重置，未选择的第一-类型的柱线——诸如331-u在VUB处并且邻近选择的第一-类型的柱线331-s的未选择的字线在VUX处。电压VUB和VUX在1/2Vpp处(例如，1V)。

更优选地，为了减少未选择的存储器元件中的静态电流，未选择的位线和未选择的字线之间的电势差被最小化。这可以通过将未选择的位线电压VUB从1/2Vpp降低到低至1/3Vpp而实现。类似地，未选择的字线电压VUX可以从1/2Vpp升高到高达2/3Vpp。

图14(B)是图14(A)的三维阵列的截面图。选择的字线340-4s被偏置到Vss。这意味着专用的第二-类型的柱线332-4也在Vss处。由于所有的其它未选择的字线340-1u、340-2和340-3都在VUX处，没有足够的电压差以将附接到专用的第二-类型的柱线332-4的原始存储器元件从它们的高电阻状态设置到低电阻状态。在其它时间处，字线348-4未被选择并且从而专用的第二-类型的柱线332-4被偏置到VUX。由于穿过其的字线被选择而处于Vss处或者未被选择而处于VUX处，附接到第二-类型的柱线332-4的未选择的第一-类型的存储器元件346将不可能从它们的原始状态被设置。

将第二-类型的存储器元件预置到导电的状态以用于第二-类型的柱线连接到各个字线

在一个实施例中，连接到第一-类型的和第二-类型的柱的存储器元件是相同的，除了用作导体的第二-类型的存储器元件348在以后不能被重置到较不导电的状态的过设置的模式中已经被预置到导电的状态以外。

图15(A)是图12的三维阵列的平面图，示出了在字线的一端的存储器层的平台结构。如之前所述的，字线340经由第二-类型的柱线332由第二-类型的全局线252访问。第二-类型的柱线332通过将互联的第二-类型的存储器元件348预置到导电的状态连接到字线。但是，预置操作还不具有连接的字线的益处。

图15(B)是图15(A)的三维阵列的截面图。在字线的一端处具有平台结构344的存储器上的开机操作允许进行预置操作。在示出的示例中，存在四个存储器平面。字线340-1、340-2、340-3和340-4从底部到顶部分别位于四个存储器平面中。四个字线将经由分别预置第二-类型的存储器元件348-1、348-2、348-3和348-4而连接到四个各个第二-类型的柱线332-1、332-2、332-3和332-4。存储器用平台344制造使得第二-类型的柱线332-1仅连接到在底部平面1中的存储器元件。在平面1以上的平面中的元件被移除。第二-类型的柱线332-2仅连接到在底部两个平面1和2中的存储器元件。第二-类型的柱线332-3仅连接到在前三个平面中的存储器元件。最终，第二-类型的柱线332-4连接到所有的四个平面中的存储器元件。

四个字线340-1、340-2、340-3和340-4然后以下列顺序连接到它们各个的第二-类型的柱线332-1、332-2、332-3和332-4。首先，字线340-1通过将第二-类型的存储器元件348-1从原始的高电阻状态预置到导电的状态连接到第二-类型的柱线332-1。这是要求在字线340-1上的电压高于在第二-类型的柱线332-1上的电压的设置操作。实践中，在第二-类型的柱线332-1上的电压在Vss(例如，0V)处并且在字线340-1上的电压足够高以将第二-类型的存储器元件348-1重置到过设置的条件以用于存储器元件永久地保持在高度导电的状态中。这通过将高电压V_form(>Vpp，例如，3V)施加到所有剩余的柱线而实现，其中该柱线将高电压电容地耦接到将要连接的字线340-1。以此方式，第二-类型的存储器元件348-1被过设置到高度导电的状态从而永久地将字线340-1连接到第二-类型的柱线332-1。

接着，字线340-2通过将第二-类型的存储器元件348-2从原始的高电阻状态预置到导电的状态而连接到第二-类型的柱线332-2。在第二-类型的柱线332-2上的电压在Vss(例如，0V)处。高电压V_form(>Vpp，例如，3V)被施加到所有剩余的柱线，其中该柱线将高电压电容地耦接到将要连接的字线340-2。现在可访问的字线340-1在电压VUX处以防止那儿的任何改变。以此方式，第二-类型的存储器元件348-2被过设置到高度导电的状态从而永久地将字线340-2连接到第二-类型的柱线332-2。

接着，字线340-3通过将第二-类型的存储器元件348-3从原始的高电阻状态预置到导电的状态而连接到第二-类型的柱线332-3。在第二-类型的柱线332-3上的电压在Vss(例如，0V)处。高电压V_form(>Vpp，例如，3V)被施加到所有剩余的柱线，其中该柱线将高电压电容地耦接到将要连接的字线340-3。现在可访问的字线340-1和340-2在电压VUX处以防止那儿的任何改变。以此方式，第二-类型的存储器元件348-3被过设置到高度导电的状态从而永久地将字线340-3连接到第二-类型的柱线332-3。

最终，字线340-4通过将第二-类型的存储器元件348-4从原始的高电阻状态预置到导电的状态而连接到第二-类型的柱线332-4。在第二-类型的柱线332-4上的电压在Vss(例如，0V)处。高电压V_form(>Vpp，例如，3V)被施加到所有剩余的柱线，其中该柱线将高电压电容地耦接到将要连接的字线340-4。现在可访问的字线340-1、340-2和340-3在电压VUX处以防止那儿的任何改变。以此方式，第二-类型的存储器元件348-4被过设置到高度导电的状态从而永久地将字线340-4连接到第二-类型的柱线332-4。以此方式，在所有的存储器平面中的所有的字线可以连接到它们各自的第二-类型的柱线。

尽管用于字线的层的平台结构提供适当地偏置每个字线以用于预置操作的方式，其它实施例是可能的。例如，混合的方式将如在传统的情况中一样使每个字线连接到在基板上的zia和字线驱动器。这也一定从一开始就提供对字线的访问。字线各自是长的使得需要最小的访问，使得来自zia和字线驱动器的开销将最小。对于长字线的电阻可以通过使用沿着字线的长度的多个第二-类型的柱线提供单元-选择的字线而控制。

在另一个实施例中，第二-类型的存储器元件由包括SiOx的一次可编程材料构成。

在又一实施例中，与一行柱线相关联的字线在多个位置处由多个第二-类型的柱并行访问以便于控制沿着其长度的字线电阻。

在又一实施例中，多个选择装置被用于逐行将柱线切换到金属线的阵列。选择装置形成在半导体基板之上的半导体切换层中并且多个层的平面形成为半导体切换层之上的堆叠。

这提供高度可扩展的架构以用于译码位线和字线。例如，导致电阻式网格中的漏电的一个原因是由于在单独的字线的长度之上的有限的电阻。字线可以被分割以减少它们的电阻。分割的电阻可以由拟定更多的柱线和金属线到增加的数量的分段而被容易地访问。存储器元件是统一的并且柱线也是统一的，这得到了易于处理的高度重复的样式。