使用感测电路执行逻辑操作的制作方法

本发明一般来说涉及半导体存储器及方法，且更特定来说是涉及与使用感测电路执行逻辑操作有关的设备及方法。

背景技术：

存储器装置通常经提供为计算机或其它电子系统中的内部半导体集成电路。存在包含易失性及非易失性存储器的许多不同类型的存储器。易失性存储器可需要电力来维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)以及其它。非易失性存储器可通过在未被供电时保持所存储数据而提供持久数据且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)，例如自旋扭矩转移随机存取存储器(STT RAM)以及其它。

电子系统通常包含可检索及执行指令且将所执行指令的结果存储到适合位置的若干个处理资源(例如，一或多个处理器)。处理器可包括若干个功能单元，例如算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块，举例来说，所述功能单元可用于通过对数据(例如，一或多个操作数)执行逻辑操作(例如AND、OR、NOT、NAND、NOR及XOR以及反转(例如，求反)逻辑操作)而执行指令。举例来说，功能单元电路(FUC)可用于经由若干个逻辑操作对操作数执行算术操作，例如加法、减法、乘法及/或除法。

在提供指令到FUC以用于执行时可涉及电子系统中的若干个组件。所述指令可例如由处理资源(例如控制器及/或主机处理器)产生。数据(例如，将对其执行指令的操作数)可存储于可由FUC存取的存储器阵列中。可从存储器阵列检索指令及/或数据并在FUC开始对数据执行指令之前对指令及/或数据进行排序及/或缓冲。此外，由于可在一或多个时钟循环中通过FUC执行不同类型的操作，因此还可对指令及/或数据的中间结果进行排序及/或缓冲。

在许多实例中，处理资源(例如，处理器及/或相关联FUC)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可用其中可实施在存储器内部及/或附近(例如，直接与存储器阵列位于同一芯片上)的处理器的存储器中处理器(PIM)装置来改善处理性能，此在处理时可节省时间及电力。然而，此类PIM装置可具有各种缺陷，例如经增加芯片大小。此外，此类PIM装置仍可消耗与执行逻辑操作(例如，计算函数)相关联的非所要量的电力。

附图说明

图1是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。

图2是图解说明根据本发明的若干个实施例的存储器单元及感测电路的示意图。

图3是图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。

图4图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。

图5图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。

图6是图解说明根据本发明的若干个实施例的感测电路的一部分的另一示意图。

图7图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。

图8图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。

具体实施方式

本发明包含与使用感测电路执行逻辑操作有关的设备及方法。实例性设备包括：存储器单元阵列；感测电路，其经由感测线耦合到所述存储器单元阵列；及控制器，其耦合到所述存储器单元阵列及所述感测电路。所述感测电路包含感测放大器且不包含累加器。所述控制器经配置以在不将数据传送出所述存储器单元阵列及感测电路的情况下使用所述存储器阵列作为累加器来执行逻辑操作。

与先前系统(例如先前PIM系统)以及具有外部处理器(例如，位于存储器阵列外部(例如位于单独集成电路芯片上)的处理资源)的系统相比，本发明的若干个实施例可提供与执行计算函数相关联的经改善并行性及/或经减少电力消耗。例如，若干个实施例可提供在不例如经由总线(例如，数据总线、地址总线、控制总线)将数据传送出存储器阵列及感测电路的情况下执行完全完整计算函数，例如整数加法、减法、乘法、除法及CAM(内容可寻址存储器)函数。此类计算函数可涉及执行若干个逻辑操作(例如，逻辑函数，例如AND、OR、NOT、NOR、NAND、XOR等)。然而，实施例并不限于这些实例。例如，执行逻辑操作可包含执行若干个非布尔(non-Boolean)逻辑操作，例如复制、比较、毁坏等。

在先前方法中，可将数据从阵列及感测电路(例如，经由包括输入/输出(I/O)线的总线)传送到处理资源(例如处理器、微处理器及/或计算引擎)，所述处理资源可包括ALU电路及/或经配置执行适当逻辑操作的其它功能单元电路。然而，将数据从存储器阵列及感测电路传送到此类处理资源可涉及显著电力消耗。即使处理资源与存储器阵列位于同一芯片上，在将数据从阵列移出到计算电路时仍可消耗显著电力，将数据从阵列移出到计算电路可涉及执行感测线(其在本文中可称为数字线或数据线)地址存取(例如，激发列解码信号)以便将数据从感测线传送到I/O线(例如，局部I/O线)上，将数据移动到阵列外围装置，以及将数据提供到计算函数。

此外，处理资源(例如，计算引擎)的电路可不符合与存储器阵列相关联的间距规则。举例来说，存储器阵列的单元可具有4F²或6F²单元大小，其中“F”是对应于单元的特征大小。如此，举例来说，与先前PIM系统的ALU电路相关联的装置(例如，逻辑门)可不能够按与存储器单元相同的间距形成，此可影响芯片大小及/或存储器密度。本发明的若干个实施例包含按与阵列的存储器单元相同的间距形成且能够执行计算函数(例如本文中在下文所描述的那些计算函数)的感测电路。

在本发明的以下详细描述中，参考形成本发明的一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可做出过程、电及/或结构改变，而不背离本发明的范围。如本文中所使用，特定地关于图式中的参考编号的指定符“N”指示可包含如此指定的若干个特定特征。如本文中所使用，“若干个”特定事物可指此类事物中的一或多者(例如，若干个存储器阵列可指一或多个存储器阵列)。

本文中的图遵循其中第一个数字或前几个数字对应于图式的图编号且其余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，206可在图2中指代元件“06”，且在图6中可将类似元件指代为606。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图中所提供的元件的比例及相对标度打算图解说明本发明的某些实施例且不应视为限制意义。

图1是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所使用，存储器装置120、存储器阵列130及/或感测电路150还可被单独地视为“设备”。

系统100包含耦合(例如，连接)到包含存储器阵列130的存储器装置120的主机110。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器读卡器，以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含若干个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110与存储器装置120两者可位于同一集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其一部分。尽管图1中展示的实例图解说明具有冯·诺依曼(Von Neumann)架构的系统，但本发明的实施例可实施于可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)的非冯·诺依曼架构(例如，图灵(Turing)机器)中。

为清楚起见，系统100已经简化以着重于与本发明特定相关的特征上。存储器阵列130可为例如DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其在本文中可称为字线或选择线)耦合的行以及由感测线耦合的列的存储器单元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干个阵列130(例如，DRAM单元的若干个库)。与图2相关联地描述实例性DRAM阵列。

存储器装置120包含用以锁存经由I/O总线156(例如，数据总线)通过I/O电路144提供的地址信号的地址电路142。行解码器146及列解码器152接收并解码地址信号以存取存储器阵列130。可通过使用感测电路150感测数据线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可从存储器阵列130读取并锁存数据页(例如，行)。I/O电路144可用于经由I/O总线156与主机110的双向数据通信。写入电路148用于将数据写入到存储器阵列130。

控制电路140解码通过控制总线154从主机110提供的信号。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片启用信号、写入启用信号及地址锁存信号。在各种实施例中，控制电路140负责执行来自主机110的指令。控制电路140可为状态机、排序器或某一其它类型的控制器。

控制器140可包含移位控制器170，移位控制器170可控制提供到例如与执行数据移位相关联的移位电路的信号，如下文进一步描述。举例来说，移位控制器170可控制将阵列中的数据移位(例如，向右或向左)。

下文进一步描述感测电路150的实例。例如，在若干个实施例中，感测电路150可包括若干个感测放大器(例如，图2中所展示的感测放大器206或图7中展示的感测放大器706)以及若干个计算组件(例如，图2中所展示的计算组件231-1)，所述若干个计算组件可包括累加器且可用于(例如，对与互补数据线相关联的数据)执行逻辑操作。

在若干个实施例中，感测电路(例如，150)可用于使用存储于阵列130中的数据作为输入来执行逻辑操作并在不经由感测线地址存取传送数据的情况下(例如，在不激发列解码信号的情况下)将逻辑操作的结果往回存储到阵列130。如此，代替由感测电路150外部的处理资源(例如，由与主机110相关联的处理器及/或其它处理电路，例如位于装置120上(例如，位于控制电路140上或其它处)的ALU电路)执行(或与其相关联地)，可使用所述感测电路且在所述感测电路内执行各种计算函数。

在各种先前方法中，将经由感测电路从存储器读取例如与操作数相关联的数据且经由I/O线(例如，经由局部I/O线及/或全局I/O线)将所述数据提供到外部ALU电路。外部ALU电路可包含若干个寄存器且将使用操作数执行计算函数，且结果将经由I/O线往回传送到阵列。相比来说，在本发明的若干个实施例中，感测电路(例如，150)经配置以在不启用耦合到所述感测电路的I/O线(例如，局部I/O线)的情况下对存储于存储器(例如，阵列130)中的数据执行逻辑操作且将结果往回存储到存储器，所述感测电路可按与阵列的存储器单元相同的间距形成。启用I/O线可包含启用(例如，接通)具有耦合到解码信号(例如，列解码信号)的栅极及耦合到I/O线的源极/漏极的晶体管。实施例不限于此。例如，在若干个实施例中，感测电路(例如，150)可用于在不启用阵列的列解码线的情况下执行逻辑操作；然而，可启用局部I/O线以便将结果传送到适合位置(例如，传送到外部寄存器)而非往回传送到阵列。

如此，在若干个实施例中，不需要阵列130及感测电路150外部的电路来执行计算函数，因为感测电路150可在不使用外部处理资源的情况下执行适当逻辑操作以执行此类计算函数。因此，感测电路150可用于至少在一定程度上补偿及/或替代此外部处理资源(或至少此外部处理资源的带宽)。然而，在若干个实施例中，除了由外部处理资源(例如，主机110)执行逻辑操作之外，感测电路150还可用于执行逻辑操作(例如，执行指令)。例如，主机110及/或感测电路150可限于仅执行某些逻辑操作及/或特定数目个逻辑操作。

图2是图解说明根据本发明的若干个实施例的感测电路的示意图。在此实例中，存储器阵列230是1T1C(一个晶体管一个电容器)存储器单元的DRAM阵列，所述存储器单元各自由存取装置202(例如，晶体管)及存储元件203(例如，电容器)组成。在若干个实施例中，存储器单元可为破坏性读取存储器单元(例如，读取存储于单元中的数据会毁坏数据使得最初存储于单元中的数据在读取之后被刷新)。存储器阵列230的单元布置成由字线204-0(行0)、204-1(行1)等耦合的行以及由互补数据线对DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。对应于每一对互补数据线的个别数据线还可分别称为数据线205-1(D)及205-2(D_)。尽管在图2中仅展示三对互补数据线，但本发明的实施例不限于此，且存储器单元阵列可包含额外存储器单元列及/或数据线(例如，4,096、8,192、16,384等)。

如在图2中所展示，特定存储器单元晶体管202的栅极可耦合到其对应字线204-0、204-1、…、204-7等。第一源极/漏极区域可耦合到其对应数据线(例如，205-1(D)、205-2(D_))，且特定存储器单元晶体管202的第二源极/漏极区域可耦合到其对应电容器203。

根据本发明的若干个实施例，存储器阵列230耦合到感测电路250。在此实例中，感测电路250包括对应于相应存储器单元列(例如，耦合到相应互补数据线对205-1(D)及205-2(D_))的感测放大器206，但其可或可不另外包括计算组件。举例来说，所述感测电路可对应于图1中所展示的感测电路150。

在于图2中所图解说明的实例中，感测电路250包括感测放大器206。下文关于图3详细地描述针对感测放大器206的实例性配置。在若干个实施例中，针对阵列(例如，阵列130)中的每一存储器单元列提供一感测放大器206(例如，“感测放大器(sense amp)”)。例如，感测放大器206可为DRAM阵列的感测放大器。在此实例中，感测放大器206耦合到一对互补数据线205-1(D)及205-2(D_)。如此，感测放大器206可通过数据线205-1(D)及205-2(D_)耦合到相应列中的所有存储器单元。

如在图2中所展示，感测电路250可经由移位电路223耦合到存储器阵列230。在此实例中，移位电路223包括耦合于数据线205-1(D)及205-2(D_)内中间处的一对隔离晶体管221-1及221-2。即，隔离晶体管221-1的第一源极/漏极区域可耦合到数据线205-1(D)的第一部分，且隔离晶体管221-1的第二源极/漏极区域可耦合到数据线205-1(D)的第二部分。隔离晶体管221-2可类似地耦合于数据线205-2(D_)的部分之间。

隔离晶体管221-1及221-2的栅极耦合到提供正常配置控制信号(例如，“NORM”)的控制信号线222，所述正常配置控制信号在被激活时启用(例如，接通)隔离晶体管221-1及221-2以将对应感测放大器206耦合到存储器单元列(其耦合到互补数据线对205-1(D)及205-2(D_))。根据各种实施例，将存储器单元耦合到特定感测放大器206的隔离晶体管221-1及221-2可称为移位电路223的“正常”配置。隔离晶体管221-1及221-2可在传送去往/来自耦合到数据线205-1(D)及205-2(D_)的存储器单元以及对应感测放大器206(例如，经由隔离晶体管221-1及221-2耦合到数据线205-1(D)及205-2(D_))的数据值时使用。

在于图2中所图解说明的实例中，移位电路223还包含耦合于感测放大器206与邻近互补数据线对205-1(D)及205-2(D_)之间的另一(例如，第二)对隔离晶体管221-3及221-4。如在图2中所展示，隔离晶体管221-3及221-4经配置以将互补数据线对205-1(D)及205-2(D_)(例如，DIGIT(n)/DIGIT(n)_)耦合到邻近感测放大器206。隔离晶体管221-3及221-4还可被描述为经配置以将感测放大器206(例如，对应于互补数据线对205-1(D)及205-2(D_)，例如DIGIT(n)/DIGIT(n)_)耦合到邻近互补数据线对205-1(D)及205-2(D_)(例如，DIGIT(n-1)/DIGIT(n-1)_)。

隔离晶体管221-3及221-4经配置以将邻近互补数据线对从耦合到互补数据线对205-1(D)及205-2的不同移位电路223的隔离晶体管221-1及221-2的一侧(例如，存储器单元所耦合到的邻近互补数据线对205-1(D)及205-2的一部分)耦合到隔离晶体管221-1及221-2的相对侧(例如，感测放大器206所耦合到的互补数据线205-1(D)及205-2的一部分)。举例来说，隔离晶体管221-3及221-4将隔离晶体管221-1及221-2的存储器阵列230侧上的数据线Digit(n)及Digit(n)_耦合到对应于数据线Digit(n+1)及Digit(n+1)_的感测放大器206(例如，图2中所展示的最右侧感测放大器206)。隔离晶体管221-3及221-4的栅极可耦合到提供移位控制信号(例如，“SHIFT”)的控制信号线219，举例来说，所述移位控制信号可在对NORM控制信号222撤销激活时被激活。

此配置促进将数据向右或向左移位。举例来说，为将数据向右移位，可通过接通图2中所展示的最右侧感测放大器206与数据线Digit(n+1)及Digit(n+1)_之间的移位隔离晶体管221-3及221-4而将来自耦合到数据线Digit(n)及Digit(n)_的存储器单元的数据传达到图2中所展示的最右侧感测放大器206。关断图2中所展示的中央感测放大器206与数据线Digit(n)及Digit(n)_之间的正常隔离晶体管221-1及221-2，且还关断图2中所展示的最右侧感测放大器206与数据线Digit(n+1)及Digit(n+1)_之间的正常隔离晶体管。激发图2中所展示的最右侧感测放大器可将数据从数据线Digit(n)及Digit(n)_加载到图2中所展示的最右侧感测放大器中。

随后可通过关断移位隔离晶体管221-3及221-4且接通图2中所展示的最右侧感测放大器与数据线Digit(n+1)及Digit(n+1)_之间的正常隔离晶体管而将此经向右移位数据传送到耦合到数据线Digit(n+1)及Digit(n+1)_的存储器单元。

举例来说，为将数据向左移位，可首先通过接通图2中所展示的中央感测放大器206与数据线Digit(n)及Digit(n)_之间的正常隔离晶体管221-1及221-2而将来自耦合到数据线Digit(n)及Digit(n)_的存储器单元的数据传达到图2中所展示的中央感测放大器206，且随后激发图2中所展示的中央感测放大器206以将数据加载到图2中所展示的中央感测放大器206中。可关断图2中所展示的中央感测放大器206与数据线Digit(n)及Digit(n)_之间的正常隔离晶体管221-1及221-2，且可接通图2中所展示的中央感测放大器206与数据线Digit(n-1)及Digit(n-1)_之间的移位隔离晶体管(其中关断图2中所展示的最左侧感测放大器206与数据线Digit(n-1)及Digit(n-1)_之间的正常隔离晶体管)。可通过启用耦合到数据线Digit(n-1)及Digit(n-1)_的所要存储器单元行而将来自图2中所展示的中央感测放大器206的数据加载到耦合到数据线Digit(n-1)及Digit(n-1)_的存储器单元中。

尽管图2中所展示的移位电路223经配置使得隔离晶体管221-3及221-4将一对互补数据线205-1(D)及205(D_)耦合到右侧邻近感测放大器206(例如，或将感测放大器耦合到左侧邻近互补数据线对205-1(D)及205-2(D_))，但本发明的实施例并不限于图3中所图解说明的特定配置。例如，隔离晶体管221-3及221-4可经配置以将一对互补数据线205-1(D)及205-2(D_)耦合到左侧邻近感测放大器206(例如，或将感测放大器耦合到右侧邻近互补数据线对205-1(D)及205(D_))。根据本发明的一些实施例，隔离晶体管221-3及221-4可经配置以将一对互补数据线205-1(D)及205-2(D_)耦合到非邻近感测放大器206(例如，不同于隔离晶体管221-1及221-2将互补数据线对205-1(D)及205-2(D_)耦合到的感测放大器的感测放大器306)。

在于图2中所图解说明的实例中，移位电路223进一步包含耦合于感测放大器206与对应互补数据线对205-1(D)及205-2(D_)(例如，隔离晶体管221-1及221-2将特定感测放大器206耦合到的互补数据线对205-1(D)及205-2(D_))之间的另一(例如，第三)对隔离晶体管221-5及221-6。然而，隔离晶体管221-5及221-6经配置以沿与隔离晶体管221-1及221-2将互补数据线对205-1(D)及205-2(D_)耦合到感测放大器206所沿的定向相反的定向将互补数据线对205-1(D)及205-2(D_)耦合到感测放大器206。隔离晶体管221-5及221-6在将互补数据线对205-1(D)及205-2(D_)耦合到感测放大器206时转置互补数据线对205-1(D)及205-2(D_)。

即，隔离晶体管221-1及221-2可经配置以将数据线205-1(D)耦合到初级锁存器217-1的节点S1并将数据线205-2(D_)耦合到初级锁存器217-2的节点S2，且隔离晶体管221-5及221-6可经配置以将数据线205-1(D)耦合到初级锁存器217-2的节点S2并将数据线205-2(D_)耦合到初级锁存器217-1的节点S1。如此，隔离晶体管221-5及221-6经配置以将互补数据线对205-1(D)及205-2(D_)反转连接到感测放大器206的初级锁存器215。隔离晶体管221-5及221-6的栅极可耦合到提供反转控制信号(例如，“INV”)的控制信号线226，举例来说，所述反转控制信号可在对NORM控制信号222撤销激活时被激活。隔离晶体管221-5及221-6可操作以反转数据值及/或存储经反转数据值于感测放大器206的初级锁存器中。

移位电路223被有效地配置为3对1(3-to-1)多路复用器，所述3对1多路复用器能够将计算组件250耦合到三个可能数据线配置中的一者(例如，经由第一对隔离晶体管正常耦合到对应互补数据线对，经由第二对隔离晶体管移位耦合到邻近互补数据线对，且经由第三对隔离晶体管反转耦合到经转置布置的对应互补数据线对)。

本发明的实施例并不限于图2中所展示的移位电路223的配置。在若干个实施例中，例如，可与在不经由I/O线(例如，局部IO/IO_线)将数据传送出感测电路的情况下执行例如加法及减法函数的计算函数相关联地操作例如图2中所展示的移位电路的移位电路223(例如，连同感测放大器206一起)。

每一存储器单元列可耦合到列解码线，所述列解码线可经启用以经由局部I/O线将来自对应感测放大器206的数据值传送到在阵列外部的控制组件，例如外部处理资源(例如，主机处理器及/或其它功能单元电路)。举例来说，数据线205-1(D)及205-2(D_)可耦合到相应局部I/O线(例如，I/O线624)，所述相应局部I/O线分别响应于分别到存取晶体管208(n-1)、208(n)、208(n+1)等的线210(n-1)、210(n)、210(n+1)等上的启用信号而执行与读取操作相关联的操作，例如数据线存取。可激活此启用信号以在I/O线224上将对应于正被存取的存储器单元的状态(例如，逻辑数据值，例如逻辑“0”或逻辑“1”)的信号从阵列传送到次级感测放大器(SSA)212及/或距阵列230一定间距外的其它处。

并且，列解码线可耦合到列解码器(例如，图1中所展示的列解码器152)。然而，如本文中所描述，在若干个实施例中，根据本发明的实施例，不需要经由此类I/O线传送数据以执行逻辑操作。在若干个实施例中，例如，可在执行例如加法及减法函数的计算函数时在不将数据传送到在阵列外部的控制组件的情况下操作例如图2中所展示的移位电路的移位电路223(例如，连同感测放大器206一起)。

可操作感测放大器206以确定存储于选定存储器单元中及/或由存在于互补数据线205-1(D)、205-2(D_)上的电压表示的数据值(例如，逻辑状态)。还可连同存储器阵列230一起利用感测放大器206以执行逻辑函数，如关于图4所描述。

感测放大器206的实施例并不限于实例性感测放大器206，且可为(举例来说)电流模式感测放大器及/或单端感测放大器(例如，耦合到一个数据线的感测放大器)。并且，本发明的实施例不限于折叠式数据线架构。在若干个实施例中，可操作感测放大器206以使用平衡电路及/或连同反转电路一起执行逻辑操作，其中在不经由I/O线传送来自感测电路的数据的情况下(例如，在不经由例如激活列解码信号执行数据线地址存取的情况下)将结果存储于初级锁存器中。

图3是图解说明根据本发明的若干个实施例的感测电路的一部分的示意图。图3展示耦合到一对互补数据线305-1(D)及305-2(D_)的感测放大器306。图3中所图解说明的感测放大器306可对应于图2中所展示的感测放大器206；图3中所展示的数据线305-1(D)可对应于图2中所展示的数据线205-1(D)；且图3中所展示的数据线305-2(D_)可对应于图2中所展示的数据线205-2(D_)。

感测放大器306可包含平衡电路314及锁存器315(例如，静态锁存器，例如交叉耦合锁存器)。如本文中所使用，感测放大器306的交叉耦合锁存器可称为初级锁存器315。锁存器315可包含一对交叉耦合n沟道晶体管(例如，NMOS晶体管)327-1及327-2，其相应源极通过汇集晶体管(sink transistor)313选择性地耦合到参考电压(例如，接地)。举例来说，汇集晶体管313可为n沟道晶体管(例如，NMOS晶体管)。汇集晶体管313的栅极可耦合到提供负控制信号(例如，RNL)的负控制信号线328。交叉耦合n沟道晶体管327-1可具有直接耦合到第一锁存器节点317-1(S1)的漏极，且交叉耦合n沟道晶体管327-2可具有直接耦合到第二锁存器节点317-2(S2)的漏极。第一锁存器节点317-1(S1)耦合到数据线305-1(D)，且第二锁存器节点317-2(S2)耦合到数据线305-2(D_)。

锁存器315还可包含一对交叉耦合p沟道晶体管(例如，PMOS晶体管)329-1及329-2，其相应源极通过源极晶体管311选择性地耦合到供电电压(例如，V_DD)334。举例来说，源极晶体管311可为p沟道晶体管(例如，PMOS晶体管)。源极晶体管311的栅极可耦合到提供正控制信号(例如，ACT)的正控制信号线307。交叉耦合p沟道晶体管329-1可具有直接耦合到第一锁存器节点317-1(S1)的漏极，且交叉耦合p沟道晶体管329-2可具有直接耦合到第二锁存器节点317-2(S2)的漏极。

交叉耦合n沟道晶体管327-1的栅极及交叉耦合p沟道晶体管329-1的栅极耦合到第二锁存器节点317-2(S2)。交叉耦合n沟道晶体管327-2的栅极及交叉耦合p沟道晶体管329-2的栅极耦合到第二锁存器节点317-1(S1)。

平衡电路314可经配置以平衡数据线305-1(D)及305-2(D_)。在此实例中，平衡电路314包括耦合于数据线305-1(D)与305-2(D_)之间的晶体管324。平衡电路314还包括各自具有耦合在一起的第一源极/漏极区域的晶体管325-1及325-2。晶体管325-1的第二源极/漏极区域可耦合到数据线305-1(D)，且晶体管325-2的第二源极/漏极区域可耦合到数据线305-2(D_)。晶体管324、325-1及325-2的栅极可耦合在一起，且耦合到提供平衡控制信号(EQ)的平衡控制信号线326。如此，激活EQ会接通晶体管324、325-1及325-2，此有效地将数据线305-1(D)及305-2(D_)短接在一起且短接到平衡电压(例如，V_DD/2)。

根据各种实施例，晶体管324、325-1、325-2及平衡晶体管是n沟道晶体管。然而，本发明的实施例并不限于此实例性配置中提供的特定导电性类型的晶体管。举例来说，可与相反导电性类型的晶体管一起使用相反控制信号以实施相同感测放大器功能性。

感测放大器306还可包含用于以常规方式与存储器阵列介接的额外晶体管，例如具有耦合到列解码信号或列选择信号的栅极的晶体管。并且，数据线305-1(D)及305-2(D_)可耦合到相应局部I/O线(例如，I/O线324)，所述局部I/O线响应于到存取晶体管308的栅极的线310上的启用信号而执行与读取操作相关联的操作，例如数据线存取。可激活此启用信号以在I/O线324上将对应于正被存取的存储器单元的状态(例如，逻辑数据值，例如逻辑“0”或逻辑“1”)的信号从阵列传送到次级感测放大器(SSA)312及/或距阵列一定间距外的其它处。

在操作中，当正感测(例如，读取)存储器单元时，数据线305-1(D)或305-2(D_)中的一者上的电压将稍大于数据线305-1(D)或305-2(D_)中的另一者上的电压。ACT信号307然后经驱动为低且RNL信号328经驱动为高，以启用感测放大器306。具有较低电压的数据线305-1(D)或305-2(D_)对PMOS晶体管329-1或329-2中的一者的接通程度将大于对PMOS晶体管329-1或329-2中的另一者的接通程度，借此使将具有较高电压的数据线305-1(D)或305-2(D_)驱动为高的程度大于将另一数据线305-1(D)或305-2(D_)驱动为高的程度。

类似地，具有较高电压的数据线305-1(D)或305-2(D_)对NMOS晶体管327-1或327-2中的一者的接通程度将大于对NMOS晶体管327-1或327-2中的另一者的接通程度，借此使将具有较低电压的数据线305-1(D)或305-2(D_)驱动为低的程度大于将另一数据线305-1(D)或305-2(D_)驱动为低的程度。因此，在短延迟之后，具有稍大电压的数据线305-1(D)或305-2(D_)通过源极晶体管311被驱动到供电电压V_DD的电压，且另一数据线305-1(D)或305-2(D_)通过汇集晶体管313被驱动到参考电压(例如，接地)的电压。因此，交叉耦合NMOS晶体管327-1及327-2以及PMOS晶体管329-1及329-2用作感测放大器对，其放大数据线305-1(D)及305-2(D_)上的差分电压且操作以锁存从选定存储器单元感测的数据值。

图4图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。执行逻辑操作(例如，涉及数据值的布尔逻辑函数)是基本且常用的。在许多较高级函数中使用布尔逻辑函数。因此，可利用经改善逻辑操作实现速度及/或电力效率，其可转化为较高阶功能性的速度及/或电力效率。本文中描述用于在不经由输入/输出(I/O)线传送数据的情况下及/或在不将数据传送到在阵列外部的控制组件的情况下执行逻辑操作的设备及方法。取决于存储器阵列架构，用于执行逻辑操作的设备及方法可不需要放大感测线(例如，数据线、数字线、位线)对。

关于图2中所展示的电路(例如，存储器阵列230、移位电路223及感测电路250)的操作论述图4中所图解说明的时序图。如先前在上文中所论述，除了实施对应于每一对互补数据线(例如，205-1(D)及205-2(D_))的感测放大器206的晶体管之外，图2中所展示的电路还包含仅六(6)个晶体管。额外六(6)个晶体管构成移位电路223，移位电路223可用于实施移位(向右及/或向左)及反转功能性，如先前所描述。除了实施感测放大器206的晶体管之外，不添加实施其它逻辑操作(例如，AND、OR)的晶体管。

如下文所描述，图2中所展示的电路在AND及OR逻辑操作期间利用存储器阵列230的存储器单元作为“累加器”以用于操作数存储。举例来说，耦合到存储器阵列230中的四(4)行的存储器单元可在AND/OR逻辑操作期间用作“累加器”以用于操作数存储。在AND/OR逻辑操作期间利用存储器阵列230的存储器单元作为“累加器”以用于操作数存储利用以下事实：在存取晶体管栅极处于特定电压范围内时，存储器单元存取装置(例如，图2中所展示的晶体管202)可将具有第一状态(例如，逻辑“0”)的数据值传递到数据线且不将具有第二状态(例如，逻辑“1”)的数据值传递到所述数据线。

图4图解说明与起始AND逻辑操作相关联的时序图。图4展示用于各个行(例如，行1及行3(其在此实例中一起操作)、行4，以及行5)的信号。然而，本发明方法的实施方案并不限于这些特定行的操作且可使用不同行来实施。下文关于与图2中所展示的电路的AND操作相关联的伪码论述特定时序图信号。

与AND逻辑操作相关联的伪码的实例总结如下。在实例中，下文的伪码实施涉及存储于耦合到行4的存储器单元中的数据值与存储于耦合到行5的存储器单元中的数据值的逻辑AND操作(例如，行4与行5的AND操作)。然而，使用来自行4及行5的操作数进行逻辑AND操作仅是一个实例，且本发明并非经配置以对仅来自这些行的操作数执行逻辑操作(例如，存储于来自存储器阵列中的其它行的存储器单元中的数据值可用作操作数以进行逻辑操作)。可使用除下文说明中所使用的行之外的行来实施逻辑操作。

将行4复制到行1及行3中

对EQ撤销激活

开启行4

激发感测放大器(在此之后行4数据驻存于感测放大器中)

开启行1及行3

关闭所有行

预充电(例如，对感测放大器中的控制信号ACT及RNL撤销激活)

对行4与行5进行AND操作

对EQ撤销激活

开启行1及行3

关闭行1及行3

开启行5

激发感测放大器

关闭行5(或行6)

预充电

在上文的伪码中，“对EQ撤销激活”指示在图4中所展示的t₁之前将对应于图2中所展示的感测放大器206的平衡电路撤销激活。如关于用于图3中所展示的感测放大器306的平衡电路314所描述，通过以下操作而发生对平衡电路314撤销激活：使控制信号线326R上的平衡信号EQ变低以关断晶体管325-1、225-2及324，使得数据线305-1(D)及305-2(D_)不短接在一起且不短接到平衡电压(例如，V_DD/2)。

在对平衡电路314撤销激活之后，启用选定行(例如，行4)，如由伪码中的“开启行4”所指示且如图4中针对信号行4在t₁处所展示。当施加到行4(例如，图2中所展示的204-4)的电压信号达到对应于选定单元的存取晶体管的阈值电压(Vt)时，所述存取晶体管接通并将数据线(例如，205-2(D_))耦合到选定单元，此形成数据线之间的差分电压信号。当电源(例如，V_DD)是1.2V时，用于行的典型字线电压可为(举例来说)3.6V。即，例如，字线激活电压可为电源电压的三(3)倍。举例来说，可使用充电泵电路实施V_DD以上的电压。图4展示数据线D上的电压从平衡电压电平(例如，V_DD/2＝1.2V/2＝0.6V)略有升高以指示逻辑“1”被存储于耦合到行4的存储器单元中。

在开启行4之后，在上文的伪码中，“激发感测放大器”指示启用感测放大器206，还如图4中在t₁处所展示。激发感测放大器206会将行4数据值加载到感测放大器中。可如关于图3中所展示的感测放大器306所描述(举例来说)通过以下操作启用感测放大器206：使ACT正控制信号变低且使RNL负控制信号变高(此放大205-1(D)与D_205-2之间的差分信号)，从而在数据线205-1(D)上产生对应于逻辑“1”的电压(例如，V_DD)或对应于逻辑“0”的电压(例如，GND)(且在互补数据线205-2(D_)上产生对应于另一逻辑状态的电压)。举例来说，图4展示数据线D上的电压升高到V_DD(例如，1.2V)以指示逻辑“1”被存储于耦合到行4的存储器单元中。所感测数据值(例如，行4)被存储于感测放大器206的初级锁存器中。在将数据线(例如，205-1(D)或205-2(D_))从平衡电压V_DD/2充电到导轨电压V_DD时发生初级能量消耗。

在激发感测放大器之后，在上文的伪码中，启用选定行(例如，行1及行3)，如由伪码中的“开启行1及行3”所指示且如图4中针对信号行1及行3在t₂处所展示。以与先前关于开启行4所描述的方式类似的方式开启行1及行3。开启行1及行3会将存储于感测放大器206的初级锁存器中的数据值(例如，来自行4)存储到耦合到行1及行3的存储器单元。

在将来自行4的数据值存储到行1及行3中之后，对所有行(例如，行1、行3及行4)撤销激活，如由“关闭所有行”所指示，如图4中针对行1及行3信号以及行4信号在t₃处所指示。关闭行可通过将存取晶体管关断而完成以将选定单元从对应数据线解耦。

在关闭所有行之后，上文的伪码中的“预充电”可通过平衡操作而致使对数据线的预充电，如图4中在t₄处所展示。可通过以下操作而起始平衡操作：使EQ控制信号(例如，在图3中所展示的平衡控制信号线326上)变高以接通所有晶体管325-1、325-1及324，以便将数据线305-1(D)及305-2(D_)短接在一起且短接到平衡电压(例如，V_DD/2)。此清除来自图2中所展示的数据线205-1(D)及205-2(D_)的行4数据值。在图4中通过数据线D及D_上的电压从导轨返回到平衡电压(例如，0.6V)而展示预充电。在上文的伪码中，“对EQ撤销激活”指示将对应于图2中所展示的感测放大器206的平衡电路撤销激活，如先前在上文中所描述且如图4中在t₅处所展示。

在数据线D及D_经平衡的情况下，再次开启行1及行3，如在伪码中的“开启行1及行3”所指示且如图4中针对信号行1及行3在t₆处所展示。以与先前所描述的方式类似的方式开启行1及行3，但其中将字线充电到数据线被充电到的电压加存储器单元存取装置的阈值电压(例如，Vt)的某一部分。根据一些实施例，将字线充电到一电压范围内，所述电压范围是从存储器单元存取装置的阈值电压(例如，Vt)到存储器单元存取装置的阈值电压加数据线被充电到的电压。根据各种实施例，将字线充电到一电压，所述电压介于从存储器单元存取装置的阈值电压(例如，Vt)到存储器单元存取装置的阈值电压加数据线被充电到的平衡电压(例如，Vt+V_DD/2)的范围内。将字线充电到上述范围内的相对较高电压促进较快速地感测逻辑“0”，但不正确地感测逻辑“1”的风险增加。将字线充电到上述范围内的相对较低电压使感测逻辑“0”放慢，但不正确地感测逻辑“1”的风险减小。

根据实例性实施例，开启行1及行3，其中将字线充电到数据线上的平衡电压加存储器单元存取装置的阈值电压的一半(例如，V_DD/2+Vt/2)。由于平衡数据线D及D_紧接在开启行1及行3之前，因此数据线处于平衡电压(例如，在V_DD是1.2V时，V_DD/2＝0.6V)。假设图2中所展示的存取晶体管202的Vt是0.8V，那么Vt/2是0.4V。因此，针对此实例，当开启行1及行3时，将字线充电到0.6+0.4＝1.0V，如图4中针对信号行1及行3在t₆处所展示。

开启所述行(其中先前使用经修改字线电压存储AND逻辑操作(例如，行4)数据值的第一操作数)导致当存储于行1及行3中的行4数据值对应于逻辑“1”时，存储于耦合到行1及行3的存储器单元中的电荷对数据线电压(例如，处于平衡电压)不具有影响，因为行1及行3的字线上的电压不足以接通存取晶体管。接通存取晶体管需要至少Vt的Vgs(栅极到源极电压)。根据本发明的各种实施例，存取装置是MOS晶体管，其可沿任一方向接通；因此，评定存取装置是否沿任一方向接通所关注的是栅极到端子电压中的较高者。然而，在字线(耦合到存取晶体管的栅极)处于1.0V且数据线(耦合到存取晶体管的源极端子)处于0.6V(例如，平衡电压)的情况下，存取晶体管经历仅是1.0V–0.6V＝0.4V的Vgs(关于耦合到数据线的存取装置端子)，且因此保持关断。由于存储元件(例如，图2中所展示的电容器203)被充电到高于数据线的平衡电压的电压，因此Vgs(关于耦合到存储元件的存取装置端子)较低(例如，在此实例中接近0V)。

使用上文所描述的经修改字线电压开启行1及行3致使在行4数据值对应于逻辑“0”(其先前存储于行1及行3中)时，用于耦合到行1的存储器单元的存取晶体管及用于耦合到行3的存储器单元的存取晶体管接通。如果逻辑“0”存储于存储器单元中，那么将存储器单元放电(例如，0V)；因此，在字线被充电到1.0V的情况下，存取装置的Vgs是1.0V–0V＝1.0V，此高于存取晶体管的Vt且所述存取装置接通。接通用于耦合到行1及行3的存储器单元的存取晶体管致使数据线电压减小到低于平衡电压。由用于行1及行3的存储器单元的存储元件通过数据线上的平衡电压充电而导致电压降，此减小数据线D_的所得电压。有效地，数据线D_上的电压因2个逻辑零的效应而减小。

在上文的伪码中，“关闭行1及行3”指示对行1及行3撤销激活，如先前上文针对所有行所描述且如图4中在t₇处所展示。根据本发明的一些实施例，在开启存储逻辑操作的第二操作数的存储器单元存储到的行之前通过关闭对应行线而取消耦合到数据线的任一行，如下文紧接着所描述。

启用存储逻辑操作的第二操作数的行(例如，行5)，如由伪码中的“开启行5”所指示且如图4中针对信号行5在t₈处所展示。以与先前针对开启行3所描述的相同的方式开启行5。如果行4数据值是逻辑“1”，那么发生对行5的数据值的正常感测。回想，当AND逻辑操作的第一操作数是逻辑“1”时，数据线在开启行1及行3时保持处于平衡电压，如上文所描述。将数据线维持处于平衡电压使得能够正常感测AND逻辑操作的第二操作数。

当AND逻辑操作的第一操作数是逻辑“1”时，AND逻辑操作的结果遵循第二操作数的值，使得如果第二操作数是逻辑“0”，那么AND逻辑操作的结果也是逻辑“0”，且如果第二操作数是逻辑“1”，那么AND逻辑操作的结果也是逻辑“1”。即，当AND逻辑操作的第一操作数是逻辑“1”时，针对第二操作数的所感测数据值也是AND逻辑操作的结果。图4中所展示的数据线电压图解说明AND逻辑操作的第一操作数及第二操作数是逻辑“1”。在行5开启的情况下，激发感测放大器会将数据线上的逻辑“1”电压驱动到导轨，且借此在行5关闭之前将AND逻辑操作的结果存储于行5存储器单元中，如图4中在t8之后所展示。

如果行4数据值是逻辑“0”，那么AND逻辑操作的结果将是逻辑“0”，而不管行5数据值的逻辑状态如何。回想上文的论述，当在将行4数据值存储于行1及行3中之后开启行1及行3时，在行4数据值是逻辑“0”时，数据线电压因两个零(例如，一个零是在两个存储器单元中的每一者中，一个零耦合到行1及行3中的每一者)的效应而从平衡电压减小。因此，在数据线最初处于平衡电压下未感测到行5数据值，而是在数据线最初处于低于平衡电压下(例如，因两个逻辑“0”缺乏电荷)感测到行5数据值。

由于用于感测行5数据值的经降低初始数据线电压，如果行4数据值是逻辑“0”，那么感测行5总是会导致感测到逻辑“0”，而不管什么数据值存储于行5中。如果行5数据值是逻辑“1”，那么数据线上的电压将反映平衡电压减去两个逻辑“0”数据值(来自行1及行3)加行5逻辑“1”的电荷。最终结果是数据线将反映平衡电压减一个“0”数据值。行5的“1”数据值有效地抵消来自行1及行3的“0”数据值中的一者，从而使得来自行1及行3的一个“0”数据值仍修改数据线上的电压。当感测放大器206激发时将感测到逻辑“0”，因为在感测时数据线电降低于平衡电压。

如果行5数据值是逻辑“0”，那么数据线上的电压将从由行1及行3数据值导致的低于平衡电压的初始电压甚至进一步减小。即，数据线电压将对应于平衡电压减逻辑“0”的三个数据值。再次，在感测放大器206激发时将感测到逻辑“0”，因为在感测时数据线电压远低于平衡电压。

如在图2中所展示，对应于行5的存储器单元耦合到数据线D，如与行1及行3的存储器单元一样。图2中所展示的电路的AND逻辑操作提供AND逻辑操作的正确结果，即使是在以下情况下也如此：AND逻辑函数的第二操作数存储于偶数行中(偶数行的存储器单元耦合到互补数据线D_)，其中存储第二操作数的存储器单元中的电荷将不影响数据线D。

举例来说，如果第二操作数存储于耦合到行6的存储器单元中，那么在AND逻辑操作的第一操作数(例如，行4)是逻辑“1”时正常地感测到行6数据值，且在开启行1及行3时，数据线保持处于平衡电压下，如先前所描述。

如果AND逻辑操作的第一操作数(例如，行4)是逻辑“0”，那么在开启行1及行3时，数据线D电压从平衡电压降低，如上文所描述。如果行6数据值是逻辑“1”，那么在开启行6时数据线D_反映对应于逻辑“1”的电压(例如，大于在开启行6之前数据线D_的初始平衡电压)，且数据线D被充电到平衡电压减去由来自行1及行3的两个逻辑“0”数据值导致的电压减小。因此，感测放大器206(在被激发时)将数据线D上的电压(例如，V_DD/2减来自行1及行3的两个逻辑“0”数据值的效应)与数据线D_上的电压(例如，V_DD/2加来自行6的一个逻辑“1”数据值的效应)进行比较，从而导致感测到逻辑“0”(且将所述逻辑“0”存储到耦合到行6的存储器单元中)。

如果行6数据值是逻辑“0”，那么在开启行6时，数据线D_反映对应于逻辑“0”的电压(例如，因来自行6的一个逻辑“0”的效应而低于平衡电压的电压)，且数据线D具有等于平衡电压减去由来自行1及行3的两个逻辑“0”数据值导致的电压减小的电压。因此，感测放大器206(在被激发时)将数据线D上的电压(例如，V_DD/2减来自行1及行3的两个逻辑“0”数据值的效应)与数据线D_上的电压(例如，V_DD/2减来自行6的一个逻辑“0”数据值的效应)进行比较，从而再次导致感测到逻辑“0”，因为数据线D处于低于数据线D_的电压下。逻辑“0”的适当AND逻辑操作结果(至少来自是逻辑“0”的第一操作数)发生，且存储到耦合到行6的存储器单元中。

在感测放大器激发(如针对上文论述的各个场景所描述)借此将AND逻辑操作的结果存储到AND逻辑操作的第二操作数先前存储于其内的存储器单元中之后，以先前在上文中针对其它行所描述的方式关闭行5(或行6)，如在伪码中所指示且如图4中针对信号行5在t₉处所展示。如先前所描述起始预充电(例如，平衡操作)，如在伪码中所指示且如图4中在t₁₀处所展示。

图5图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图5展示与图4中所展示的相同的针对行1及行3、行4以及行5的信号的时序。然而，感测放大器信号的数据线电压D及D_反映AND逻辑操作的第一操作数是逻辑“0”(而非如在图4中所展示是逻辑“1”)。图5进一步展示AND逻辑操作的第二操作数是逻辑“1”。如上文所描述，在t₆处平衡数据线D及D_的电压直到于t₈处开启行1及行3(例如，在行4数据值已经存储于行1及行3中之后)为止。由于来自行4的逻辑“0”存储于行1及行3中的每一者中，因此开启行1及行3会降低数据线D电压。开启行5会使数据线D电压朝向平衡电压移动，但无法克服来自行1及行3的两个逻辑“0”值的效应，因此数据线D电压保持低于平衡电压直到感测放大器306激发且将数据线D电压驱动到对应于逻辑“0”的导轨直到行5在t₉处关闭且在t₁₀处起始平衡操作为止。

图6是图解说明根据本发明的若干个实施例的感测电路的一部分的另一示意图。图6展示耦合到一对互补数据线605-1(D)及605-2(D_)的感测放大器606。图6中所图解说明的感测放大器606可对应于图2中所展示的感测放大器206；图6中所展示的数据线605-1(D)可对应于图2中所展示的数据线205-1(D)；且图6中所展示的数据线605-2(D_)可对应于图2中所展示的数据线205-2(D_)。

感测放大器606类似于图3中所展示的感测放大器306且可包含平衡电路614及锁存器615(例如，静态锁存器，例如交叉耦合锁存器)。如本文中所使用，感测放大器606的交叉耦合锁存器可称为初级锁存器615。锁存器615可包含一对交叉耦合n沟道晶体管(例如，NMOS晶体管)627-1及627-2，其相应源极通过汇集晶体管613选择性地耦合到参考电压(例如，接地)。举例来说，汇集晶体管613可为n沟道晶体管(例如，NMOS晶体管)。汇集晶体管613的栅极可耦合到提供负控制信号(例如，RNL)的负控制信号线628。交叉耦合n沟道晶体管627-1可具有直接耦合到第一锁存器节点617-1(S1)的漏极，且交叉耦合n沟道晶体管627-2可具有直接耦合到第二锁存器节点617-2(S2)的漏极。第一锁存器节点617-1(S1)耦合到数据线605-1(D)，且第二锁存器节点617-2(S2)耦合到数据线605-2(D_)。

锁存器615还可包含一对交叉耦合p沟道晶体管(例如，PMOS晶体管)629-1及629-2，其相应源极通过源极晶体管611选择性地耦合到供电电压(例如，V_DD)。举例来说，源极晶体管611可为p沟道晶体管(例如，PMOS晶体管)。源极晶体管611的栅极可耦合到提供正控制信号(例如，ACT)的正控制信号线607。交叉耦合p沟道晶体管629-1可具有直接耦合到第一锁存器节点617-1(S1)的漏极，且交叉耦合p沟道晶体管629-2可具有直接耦合到第二锁存器节点617-2(S2)的漏极。

交叉耦合n沟道晶体管627-1的栅极及交叉耦合p沟道晶体管629-1的栅极耦合到第二锁存器节点617-2(S2)。交叉耦合n沟道晶体管627-2的栅极及交叉耦合p沟道晶体管629-2的栅极耦合到第二锁存器节点617-1(S1)。

平衡电路614可经配置以平衡数据线605-1(D)及605-2(D_)。在此实例中，平衡电路614包括耦合于数据线605-1(D)与605-2(D_)之间的晶体管624。平衡电路614还包括各自具有耦合在一起的第一源极/漏极区域的晶体管625-1及625-2。晶体管625-1的第二源极/漏极区域可耦合到数据线605-1(D)，且晶体管625-2的第二源极/漏极区域可耦合到数据线605-2(D_)。晶体管624、625-1及625-2的栅极可耦合在一起，且耦合到提供平衡控制信号(EQ)的平衡控制信号线626。如此，激活EQ会接通晶体管624、625-1及625-2，此有效地将数据线605-1(D)及605-2(D_)短接在一起且短接到平衡电压(例如，V_DD/2)。

根据各种实施例，晶体管624、625-1、625-2及平衡晶体管是n沟道晶体管。然而，本发明的实施例并不限于此实例性配置中提供的特定导电性类型的晶体管。举例来说，可与相反导电性类型的晶体管一起使用相反控制信号以实施相同感测放大器功能性。

感测放大器606不同于图3中的感测放大器306之处在于：额外ACT平衡晶体管616耦合到一对交叉耦合p沟道晶体管(例如，PMOS晶体管)629-1及629-2的源极区域。即，交叉耦合p沟道晶体管对629-1及629-2的相应源极通过ACT平衡晶体管616选择性地耦合到平衡电压(例如，V_DD/2)620。举例来说，ACT平衡晶体管616可为p沟道晶体管(例如，PMOS晶体管)。ACT平衡晶体管620的栅极可耦合到提供正控制信号(例如，ACT)的正控制信号线618。

感测放大器606还可包含用于依各种方式与存储器阵列介接的额外晶体管，例如具有耦合到列解码信号或列选择信号的栅极的晶体管。并且，数据线605-1(D)及605-2(D_)可耦合到相应局部I/O线(例如，I/O线624)，所述相应局部I/O线响应于到存取晶体管608的线610上的启用信号而执行与读取操作相关联的操作，例如数据线存取。可激活此启用信号以在I/O线624上将对应于正被存取的存储器单元的状态(例如，逻辑数据值，例如逻辑“0”或逻辑“1”)的信号从阵列传送到次级感测放大器(SSA)612及/或距阵列一定间距外的其它处。

在操作中，当正感测(例如，读取)存储器单元时，数据线605-1(D)或605-2(D_)中的一者上的电压将稍大于数据线605-1(D)或605-2(D_)中的另一者上的电压。ACT信号607然后经驱动到低且RNL信号628经驱动到高，以启用感测放大器606锁存器615。具有较低电压的数据线605-1(D)或605-2(D_)对PMOS晶体管629-1或629-2中的一者的接通程度将大于对PMOS晶体管629-1或629-2中的另一者的接通程度，借此将数据线605-1(D)或605-2(D_)驱动为高。此数据线605-1(D)或605-2(D_)将具有来自其通过ACT晶体管611到电压供应(Vdd)的连接的较高电压。

类似地，具有较高电压的数据线605-1(D)或605-2(D_)对NMOS晶体管627-1或627-2中的一者的接通程度将大于对NMOS晶体管627-1或627-2中的另一者的接通程度，借此将数据线605-1(D)或605-2(D_)驱动为低。此数据线605-1(D)或605-2(D_)将具有耦合到其的来自其通过RNL晶体管613到接地(GND)的连接的较低电压。因此，在短延迟之后，具有稍大电压的数据线605-1(D)或605-2(D_)通过ACT(源极)晶体管611被驱动到供电电压V_DD的电压，且另一数据线605-1(D)或605-2(D_)通过RNL(汇集)晶体管613被驱动到参考电压(例如，接地)的电压。因此，交叉耦合NMOS晶体管627-1及627-2以及PMOS晶体管629-1及629-2用作感测放大器对，其放大数据线605-1(D)及605-2(D_)上的差分电压且操作以锁存从选定存储器单元感测的数据值。

或者，ACT平衡晶体管616响应于ACTEQ信号618的激活将使交叉耦合p沟道晶体管629-1及629-2的源极区域短接到平衡电压(例如，Vdd/2)620。

图7图解说明与使用图6中所展示的感测放大器606起始AND逻辑操作相关联的时序图。图7展示用于各个行(行1、行3(其在此实例中一起操作)、行4以及行5)的信号。然而，本发明方法的实施方案并不限于这些特定行的操作且可使用不同行来实施。下文关于与图2中所展示的电路的AND操作相关联的伪码论述特定时序图信号。

与AND逻辑操作相关联的伪码的实例总结如下。在实例中，下文的伪码实施涉及存储于耦合到行4的存储器单元中的数据值与存储于耦合到行5的存储器单元中的数据值的逻辑AND操作(例如，行4与行5的AND操作)。然而，使用来自行4及行5的操作数进行逻辑AND操作仅是一个实例，且本发明并非经配置以对仅来自这些行的操作数执行逻辑操作(例如，存储于来自存储器阵列中的其它行的存储器单元中的数据值可用作操作数以进行逻辑操作)。可使用除下文说明中所使用的行之外的行来实施逻辑操作。

将行4复制到行1及行3中

对EQ撤销激活

对感测放大器撤销激活(例如，ACT是高，RNL是低)

对ACTEQ信号撤销激活

开启行4

激发感测放大器(例如，激活感测放大器中的控制信号ACT及RNL，在此之后将行4数据驻存于感测放大器中)

关闭行4

激活ACTEQ信号

开启行1及行3

关闭行1及行3

预充电(例如，对感测放大器中的控制信号ACT及RNL撤销激活，激活EQ(t₄))

对行4与行5进行AND操作

对EQ撤销激活

对ACTEQ信号撤销激活

开启行1及行3

关闭行1及行3

开启行5

激发感测放大器

关闭行5(或6)

激活ACTEQ

预充电

在上文的伪码中，“对EQ撤销激活”指示在图7中所展示的t₁之前对与图2中所展示的感测放大器206对应的平衡电路撤销激活。还展示“ACTEQ”信号是高的，从而在图7中所展示的t₁之前将平衡电压信号(V_DD/2)从p沟道晶体管629-1及629-2的源极区域解耦。如关于用于图6中所展示的感测放大器606的平衡电路614所描述，通过控制信号线626R上的平衡信号EQ变低以关断晶体管625-1、625-2及624而发生对平衡电路614的撤销激活，使得数据线605-1(D)及605-2(D_)不短接在一起且不短接到平衡电压(例如，V_DD/2)。通过控制信号线618上的ACTEQ信号变高以关断晶体管616而发生对ACTEQ信号的撤销激活，使得p沟道晶体管629-1及629-2的源极区域不短接在一起且不短接到平衡电压(例如，V_DD/2)。

在对平衡电路614撤销激活且对ACTEQ平衡晶体管616撤销激活之后，启用选定行(例如，行4)，如由伪码中的“开启行4”所指示且如在图7中的针对信号行4在t₁处所展示。当施加到行4(例如，图2中所展示的204-4)的电压信号达到对应于选定单元的存取晶体管的阈值电压(Vt)时，存取晶体管接通并将数据线(例如，205-2(D_))耦合到选定单元，此形成数据线之间的差分电压信号。当电源(例如，V_DD)是1.2V时，用于行的典型字线电压可为例如3.6V。即，例如，字线激活电压可为电源电压的三(3)倍。可例如使用充电泵电路实施V_DD以上的电压。图7展示数据线D上的电压从平衡电压电平(例如，V_DD/2＝1.2V/2＝0.6V)略有升高以指示逻辑“1”存储于耦合到行4的存储器单元中。

在开启行4之后，在上文的伪码中，“激发感测放大器”指示启用感测放大器206，还如图7中的t₁处所展示。激发感测放大器206将行4数据值加载到感测放大器中。可如关于图6中所展示的感测放大器606所描述(举例来说)通过ACT正控制信号变低且RNL负控制信号变高(此放大605-1(D)与D_605-2之间的差分信号)而启用感测放大器206，从而导致对应于逻辑“1”的电压(例如，V_DD)或对应于逻辑“0”的电压(例如，GND)处于数据线205-1(D)上(且对应于另一逻辑状态的电压处于互补数据线205-2(D_)上)。举例来说，图7展示数据线D上的电压升高到V_DD(例如，1.2V)以指示逻辑“1”存储于耦合到行4的存储器单元中。所感测数据值(例如，行4)存储于感测放大器206的初级锁存器中。在将数据线(例如，205-1(D)或205-2(D_))从平衡电压V_DD/2充电到导轨电压V_DD时发生初级能量消耗。

在激发感测放大器之后，然后关闭行4，如在上文的伪码中所展示。在此时，激活平衡晶体管616的ACTEQ信号618以将p沟道晶体管629-1及629-2的源极区域短接在一起且将其耦合到平衡电压620(V_DD/2)。如在图6中所展示，平衡晶体管616可为p沟道晶体管，使得平衡晶体管616通过ACTEQ信号618变低而激活。同样地，对ACT信号撤销激活，如在图7中所展示变高。

虽然ACTEQ信号保持激活，但启用选定行(例如，行1及行3)，如由伪码中的“开启行1及行3”所指示且如在图7中的针对信号行1及行3的t₂处所展示。以与先前关于开启行4所描述的类似的方式开启行1及行3。开启行1及行3将存储于感测放大器206的初级锁存器中的数据值(例如，来自行4)存储到耦合到行1及行3的存储器单元。如果数据值是逻辑“0”，那么0伏特存储到行1及行3的存储器单元。如果数据值是逻辑“1”，那么代替典型1.0或更大电压，经平衡电压(例如，0.6伏特)存储到行1及行3的存储器单元。

在来自行4的数据值存储到行1及行3中之后，对行1及行3撤销激活，如由“关闭行1及行3”所指示且如在图7中的针对行1及行3信号的t₃处所指示。关闭行可通过关断存取晶体管而完成以将选定单元从对应数据线解耦。

在关闭所有行1及行3之后，且在ACTEQ信号保持激活时，在上文的伪码中的“预充电”可通过平衡操作而导致对数据线的预充电，如在图7中的t₄处所展示。平衡操作可通过EQ控制信号(在图6中所展示的平衡控制信号线626上)变高以接通所有晶体管625-1、625-1及624而起始，以便将数据线605-1(D)及605-2(D_)短接在一起且短接到平衡电压(例如，V_DD/2)。此清除来自图2中所展示的数据线及205-2(D_)的行4数据值。在图7中通过数据线D_上的电压从导轨返回到平衡电压(例如，0.6V)而展示预充电。

在上文的伪码中，“对EQ撤销激活”指示对与图2中所展示的感测放大器206对应的平衡电路撤销激活，如先前在上文中所描述且如在图7中的t₅处所展示。另外，在上文的伪码中，“撤销激活ACTEQ”指示平衡晶体管616也返回到ACTEQ信号线618上的高ACTEQ信号以关断平衡晶体管616且将感测放大器606中的p沟道晶体管629-1及629-2的源极区域从平衡电压(例如，V_DD/2)解耦。

在数据线D及D_以及感测放大器606中的p沟道晶体管629-1及629-2的源极区域经平衡的情况下，再次开启行1及行3，如在伪码中的“开启行1及行3”所指示且如在图7中的针对信号行1及行3的t₆处所展示。例如借助于施加3.6V以与先前所描述的类似的方式开启行1及行3，如在图7中针对信号行1及行3在t₆处所展示。

开启其中先前存储AND逻辑操作(例如，行4)数据值的第一操作数的行(且使感测放大器606中的p沟道晶体管629-1及629-2的源极区域经平衡)导致当存储于行1及行3中的行4数据值对应于逻辑“1”时，存储于耦合到行1及行3的存储器单元中的电荷对数据线电压(例如，处于平衡电压)不具有影响，因为存储于行1及行3中的逻辑“1”处于与数据线平衡到的电压基本上相同的电压(例如，0.6V)下。

然而，相比来说，开启行1及行3(使感测放大器606中的p沟道晶体管629-1及629-2的源极区域经平衡)致使耦合到行1的存储器单元的存取晶体管以及耦合到行3的存储器单元的存取晶体管在行4数据值对应于逻辑“0”(其先前存储于行1及行3中)时接通。如果逻辑“0”存储于存储器单元中，那么将存储器单元放电(例如，0V)。因此，在字线被充电到3.6V的情况下，存取装置的Vgs是3.6V–0V＝3.6V，此高于存取晶体管的Vt且所述存取装置接通。接通用于耦合到行1及行3的存储器单元的存取晶体管致使数据线电压减小到低于平衡电压。电压降是由用于行1及行3的存储器单元的存储元件通过数据线上的平衡电压充电而导致，此减小数据线D_的所得电压。有效地，数据线D_上的电压是因2个逻辑零的效应而减小。

在上文的伪码中，“关闭行1及行3”指示对行1及行3撤销激活，如先前上文针对行1及行3所描述，且如在图7中在t₇处所展示。根据本发明的一些实施例，通过在开启存储逻辑操作的第二操作数的存储器单元存储到的行之前关闭对应行线而取消耦合到数据线的任一行，如下文紧接着所描述。

启用存储逻辑操作的第二操作数的行(例如，行5)，如由伪码中的“开启行5”所指示且如在图7中针对信号行5在t₈处所展示。以与先前针对开启行3所描述的相同的方式开启行5。如果行4数据值是逻辑“1”，那么发生对行5的数据值的正常感测。回想，当AND逻辑操作的第一操作数是逻辑“1”时，数据线在开启行1及行3的情况下保持于平衡电压下，如上文所描述。将数据线维持处于平衡电压使得能够正常感测AND逻辑操作的第二操作数。

当AND逻辑操作的第一操作数是逻辑“1”时，AND逻辑操作的结果遵循第二操作数的值，使得如果第二操作数是逻辑“0”，那么AND逻辑操作的结果也是逻辑“0”，且如果第二操作数是逻辑“1”，那么AND逻辑操作的结果也是逻辑“1”。即，当AND逻辑操作的第一操作数是逻辑“1”时，针对第二操作数的所感测数据值也是AND逻辑操作的结果。图7中所展示的数据线电压图解说明AND逻辑操作的第一操作数及第二操作数是逻辑“1”。在行5开启的情况下，激发感测放大器会将数据线上的逻辑“1”电压驱动到导轨，且借此在行5关闭之前将AND逻辑操作的结果存储于行5存储器单元中，如图7中在t8之后所展示。

相比来说，如果行4数据值是逻辑“0”，那么AND逻辑操作的结果将是逻辑“0”，而不管行5数据值的逻辑状态如何。回想上文的论述，当在将行4数据值存储于行1及行3中之后开启行1及行3时，在行4数据值是逻辑“0”的情况下，数据线电压因两个零(例如，一个零是在两个存储器单元中的每一者中，一个零耦合到行1及行3中的每一者)的效应而从平衡电压减小。因此，在数据线最初处于平衡电压下未感测到行5数据值，而是在数据线最初处于低于平衡电压下(例如，因两个逻辑“0”缺乏电荷)感测到行5数据值。

由于用于感测行5数据值的经降低初始数据线电压，如果行4数据值是逻辑“0”，那么感测行5总是导致感测到逻辑“0”，而不管什么数据值存储于行5中。如果行5数据值是逻辑“1”，那么数据线上的电压将反映平衡电压减去两个逻辑“0”数据值(来自行1及行3)加行5逻辑“1”的电荷。最终结果是数据线将反映平衡电压减一个“0”数据值。行5的“1”数据值有效地抵消来自行1及行3的“0”数据值中的一者，从而使得来自行1及行3的一个“0”数据值仍修改数据线上的电压。当感测放大器206激发时将感测到逻辑“0”，因为在感测时数据线电压低于平衡电压。

如果行5数据值是逻辑“0”，那么数据线上的电压将从由行1及行3数据值导致的低于平衡电压的初始电压甚至进一步减小。即，数据线电压将对应于平衡电压减逻辑“0”的三个数据值。再次，在感测放大器206激发时将感测到逻辑“0”，因为在感测时数据线电压远低于平衡电压。

如在图2中所展示，对应于行5的存储器单元耦合到数据线D，如与行1及行3的存储器单元一样。然而，图2中所展示的电路的AND逻辑操作提供AND逻辑操作的正确结果，即使在以下情况下也如此：AND逻辑函数的第二操作数存储于偶数行中(偶数行的存储器单元耦合到互补数据线D_)，其中存储第二操作数的存储器单元中的电荷将不影响数据线D。

举例来说，如果第二操作数存储于耦合到行6的存储器单元中，那么在AND逻辑操作的第一操作数(例如，行4)是逻辑“1”时正常地感测到行6数据值，且在开启行1及行3时，数据线保持处于平衡电压下，如先前所描述。

如果AND逻辑操作的第一操作数(例如，行4)是逻辑“0”，那么在开启行1及行3时，数据线D电压从平衡电压降低，如上文所描述。如果行6数据值是逻辑“1”，那么数据线D_反映在开启行6时对应于逻辑“1”的电压(例如，大于在开启行6之前的针对数据线D_的初始平衡电压)，且数据线D被充电到平衡电压减去来自行1及行3的两个逻辑“0”数据值导致的电压减小。因此，感测放大器206(在被激发时)将数据线D上的电压(例如，V_DD/2减来自行1及行3的两个逻辑“0”数据值的效应)与数据线D_上的电压(例如，V_DD/2加来自行6的一个逻辑“1”数据值的效应)进行比较，从而导致感测到逻辑“0”(且将所述逻辑“0”存储到耦合到行6的存储器单元中)。

如果行6数据值是逻辑“0”，那么在开启行6时，数据线D_反映对应于逻辑“0”的电压(例如，因来自行6的一个逻辑“0”的效应而低于平衡电压的电压)，且数据线D具有等于平衡电压减去由来自行1及行3的两个逻辑“0”数据值导致的电压减小的电压。因此，感测放大器206(在被激发时)将数据线D上的电压(例如，V_DD/2减来自行1及行3的两个逻辑“0”数据值的效应)与数据线D_上的电压(例如，V_DD/2减来自行6的一个逻辑“0”数据值的效应)进行比较，从而再次导致感测到逻辑“0”，因为数据线D处于低于数据线D_的电压下。逻辑“0”的适当AND逻辑操作结果(至少来自是逻辑“0”的第一操作数)发生，且存储到耦合到行6的存储器单元中。

在如针对上文论述的各个场景所描述感测放大器激发且借此将AND逻辑操作的结果存储到AND逻辑操作的第二操作数先前存储于其内的存储器单元中之后，以上文先前针对其它行所描述的方式关闭行5(或行6)，如在伪码中所指示且如在图7中的针对信号行5在t₉处所展示。在t₉处，对感测放大器撤销激活且通过ACTEQ信号618变低而激活ACTEQ平衡晶体管616。还如先前所描述起始预充电(例如，平衡操作)，如在伪码中所指示且如图7中在t₁₀处所展示。

图8图解说明根据本发明的若干个实施例的与使用感测电路执行若干个逻辑操作相关联的时序图。图8展示与图7中所展示的相同的针对行1、行3、行4及行5的信号的时序。然而，感测放大器信号的数据线电压D及D_反映AND逻辑操作的第一操作数是逻辑“0”(而非如在图7中所展示是逻辑“1”)。图8进一步展示AND逻辑操作的第二操作数(行5)是逻辑“1”。如上文所描述，在t₄处平衡数据线D及D_的电压，且平衡感测放大器606中的p沟道晶体管629-1及629-2的源极区域直到t₅，直到在t₆处开启行1及行3(例如，在行4数据值已经存储于行1及行3中之后)为止。开启行1及行3由于逻辑“0”存储于来自行4的每一者中而降低数据线D电压。开启行5将数据线D电压朝向平衡电压移动，但无法克服来自行1及行3的两个逻辑“0”值的效应，因此数据线D电压保持低于平衡电压，直到感测放大器606激发(如上文所描述)且将数据线D电压驱动到对应于逻辑“0”的导轨，直到行5在t₉处关闭为止。在t₉处，对感测放大器606撤销激活且ACTEQ平衡晶体管616通过ACTEQ信号618变低而激活。还如先前所描述起始预充电(例如，平衡操作)，如在伪码中所指示且如图7中在t₁₀处所展示。

OR逻辑操作可以类似于针对使用来自互补行0及行2而非真实行1及行3的数据值的AND逻辑操作所描述的方式而完成(假设行0及行1的存取装置一起操作，激发感测放大器206会将真实数据值存储于耦合到行1的存储器单元中且将数据值的补数存储于耦合到行0的存储器单元中)。

对于其中第一操作数是逻辑“1”的OR逻辑操作，OR逻辑操作的结果总是逻辑“1”，而不管第二操作数的数据值如何。当OR逻辑操作的第一操作数是逻辑“0”时，OR逻辑操作的结果遵循第二操作数的数据值(例如，当第二操作数是逻辑“1”时，OR逻辑操作的结果是逻辑“1”，当第二操作数是逻辑“0”时，OR逻辑操作的结果也是逻辑“0”)。因此，使用互补数据值致使图2中所展示的电路以如上文针对AND逻辑操作所描述的相同的方式操作以达到OR逻辑操作的正确结果。

根据本发明的其它实施例，代替使用存储于耦合到互补数据线的存储器单元中的互补数据值，反相隔离晶体管(例如，图2中所展示的221-5及221-6)可用于在操作中转置真实数据值，其产生与针对AND逻辑操作所描述的相同的操作。

虽然本文中已图解说明及描述了包含感测电路、感测放大器、耦合到特定行的存储器阵列的存储器单元及/或移位电路的各种组合及配置的实例性实施例，但本发明的实施例并不限于本文中明确述的那些组合。本文中揭示的感测电路、感测放大器、存储器单元及/或移位电路的其它组合及配置明确包含于本发明的范围内。

尽管本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化。应理解，已以说明性方式而非限定性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未特定描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书以及授权此权利要求书的等效内容的全部范围来确定。

在前述具体实施方式中，出于简化本发明的目的，将一些特征一起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。