具有非一致接口拓扑的源同步数据传输的制作方法

文档序号:11142453阅读:528来源:国知局
具有非一致接口拓扑的源同步数据传输的制造方法与工艺

相关申请

本申请要求于2014年6月12日提交的专利申请序列号14/302,806的权益,该申请通过引用整体纳入于此。

技术领域

本申请涉及非一致接口上的源同步数据传送和接收。

技术背景

在源同步系统中,数据源端点通过数据信道向数据阱端点发送数据。另外,数据源端点在数据选通信道上向数据阱端点传送数据选通(例如,时钟信号)。数据阱使用时钟来锁存或寄存接收到的数据。与使用用于转移数据的系统时钟相比,源同步系统通常实现高得多的数据率。在单数据率源同步系统中,数据在数据阱处被锁存在仅一个时钟边沿(诸如上升沿)上。但是在双数据率(DDR)源同步系统中,数据被锁存在上升沿和下降沿两者上。在相同数据选通频率处,DDR数据传输由此是单数据率传输的两倍那样快。

由于该速度优点,双数据率信令标准(诸如LPDDR4(低功率双数据率4))对数据的读取和写入是相当受欢迎的。例如,微处理器可通过传送DDR数据选通和数据信号两者来向存储器(诸如动态随机存取存储器(DRAM))写入。数据选通和数据信号常规地被承载在平衡路径上。不仅数据选通和数据的片上/片下路由是匹配的,而且路径内的电路系统(诸如驱动器和端接)也是匹配的。

图1中示出了包括数据源端点101(诸如SOC)和数据阱端点102(诸如动态随机存取存储器)的示例源同步系统10。系统10是双数据率系统以使得数据源101传送在真实数据选通信道(DQST)上向数据阱102传播的真实数据选通以及通过数据选通补充信道(DQSC)向数据阱102传播的补充数据选通两者。相应的数据信号在数据信道(DQ)上传播。数据信道以及真实和补充数据选通信道的电子长度使得它们可被当作具有特性阻抗的传输线。为了防止这些传输线上的反射,数据接收机102包括管芯上端接,这些管芯上端接各自具有与相应的传输线的特性阻抗相匹配的阻抗。具体而言,DQST选通信道在端接100中结束,DQSC选通信道在端接105中结束,而DQ选通信道在端接110中结束。DQSC、DQST和DQ信道常规地全部具有相同的特性阻抗和电子长度。就此而言,端接100、105和110全部具有相应的匹配电阻器R与电容器C并联,其使端接阻抗与它们的相应信道的特性阻抗相匹配。为了进一步匹配信道,真实数据选通驱动器115、补充数据选通驱动器120以及数据驱动器125全部是包括由PMOS晶体管P1和NMOS晶体管M1形成的反相器的匹配单端驱动器。

系统10在较低数据率处良好地工作。但是随着数据率增大,功耗上升且信道的匹配变得更成问题。相应地,在本领域中需要改进的源同步系统架构。

概述

提供了具有至数据选通信道和数据信道的非一致接口的源同步系统。该源同步系统包括数据源端点和数据阱端点两者。至少一个数据选通信道耦合在数据源端点与数据阱端点之间。类似地,至少一个数据信道耦合在数据源端点与数据阱端点之间。

对于数据源端点,非一致接口涉及用于驱动数据选通信道的数据选通驱动器与用于驱动数据信道的数据驱动器之间的失配。在一个实施例中,数据选通驱动器可包括差分驱动器,而数据驱动器可包括单端驱动器。

数据阱端点中的非一致接口涉及数据选通信道与数据信道的端接之间的失配。在一个实施例中,数据选通端接可以是与用于数据选通信道的电阻性阻抗不匹配的电容性端接。相反,数据信道端接可各自包括与用于数据信道的电阻性阻抗相匹配的电阻性端接。

非一致接口是相当有利的。例如,通过使用用于数据选通信道的管芯上电容性端接节省了显著的功率。相反,管芯上数据电阻性信道端接与数据信道的阻抗相匹配。数据信号由此不被反射,然而功率通过消除匹配用于数据选通信道的电阻性端接来节省。另外,通过使用差分驱动器来产生真实和补充数据选通信道的较大的数据眼。可通过以下详细描述更好地领会这些以及其他有利特征。

附图简述

图1是常规源同步系统的电路图。

图2是其中数据阱端点包括数据选通信道和数据信道的失配端接的源同步系统的电路图。

图3是其中数据源端点包括用于数据选通信道的差分驱动器和用于数据信道的单端驱动器的源同步系统的电路图。

图4是其中数据源端点包括用于数据选通信道的差分驱动器和用于数据信道的单端驱动器并且其中数据阱端点包括数据选通信道和数据信道的失配端接的源同步系统的电路图。

图5解说了包括图3的差分驱动器的替换实施例的源同步系统。

图6解说了用于数据选通驱动器和数据信道驱动器的分开的接地和电源网络。

图7是具有失配的数据选通和数据信道端接的源同步数据阱端点的操作的示例方法的流程图。

所公开的源同步端点的各实施例及其优势通过参考以下详细描述而被最好地理解。应当领会,在一个或多个附图中所解说的相同的参考标记被用来标识相同的元件。

详细描述

提供了关于耦合在数据源端点与数据阱端点之间的数据选通信道和数据信道具有非一致接口的源同步系统。对于数据源端点,非一致接口可涉及用于数据选通信道和用于数据信道的驱动器。例如,数据选通驱动器可以是差分数据选通驱动器,而数据驱动器可以是单端驱动器。各驱动器之间的另一非一致性可涉及它们的电源网络。用于数据选通驱动器的电源和接地网络可独立于用于数据驱动器的电源网络。

在信道中,非一致性可包括对数据选通信道使用与用于数据信道的金属层不同的金属层。在数据阱端点中,非一致性可涉及用于数据选通信道和数据信道的管芯上端接。数据信道在数据阱中的相应的管芯上电阻性端接中结束,该管芯上电阻性端接具有如常规实践那样与数据信道的电阻性特性阻抗相匹配的阻抗。该电阻性特性阻抗取决于数据信道设计。例如,它取决于给定实现的特定需求可以为50Ω或120Ω等等。相反,数据选通信道(或单数据率实施例中的信道)在相应的电容性端接中结束,该电容性端接具有与数据选通信道的电阻性特性阻抗不匹配的阻抗。通过消除常规地用于数据选通信道的电阻性端接,实现了显著的功率节省,因为电阻性端接具有与它们相关联的欧姆损耗。

图2中示出了示例源同步系统200。数据源端点201(诸如SOC或其他合适的集成电路)与关于图1的数据源101所讨论的类似地操作,因为数据源201包括与数据驱动器125匹配的单端数据选通驱动器115和120。每个单端驱动器包括由PMOS晶体管P1与NMOS晶体管M1串联来形成的反相器。数据选通驱动器115驱动数据选通真实信道(DQST)。类似地,数据选通驱动器120驱动数据选通补充信道(DQSC)。另外,数据驱动器125驱动数据(DQ)信道。在一些实施例中,DQ信道承载单个二进制数据信号。在其他实施例中,DQ信道可以是如在多导线编码中使用的一系列此类信道中的一部分。在又其他实施例中,DQ信道上的数据传输可以是多电平的而不仅仅是二进制。

数据阱202(诸如动态随机存取存储器(DRAM)集成电路)接收真实数据选通信道DQST和补充数据选通信道DQSC以及数据信道DQ。数据信道DQ在(诸如通过使用端接电阻器R与端接电容器C并联形成的)管芯上电阻性端接110中结束。电阻性端接110被配置成具有与数据信道DQ的电阻性阻抗相匹配的电阻性阻抗。此类电阻性阻抗的典型值为50至60,但是将领会该电阻在替换实施例中可以比这些值更高或更低。由于该匹配,在数据信号在数据信道DQ上从数据源端点201至数据阱端点202的传播中不存在不期望的反射。

相反,DQST信道在由电容器C形成的管芯上电容性端接203中结束以使得电容性端接203的阻抗与DQST信道的电阻性阻抗不匹配。类似地,DQSC信道在由电容器C形成的管芯上电容性端接205中结束。如同DQ信道那样,DQST和DQSC信道的典型阻抗可以为50至60Ω,尽管替换实施例可具有更高或更低的电阻。由于该不匹配,由此将分别在电容性端接203和205处存在真实和补充数据选通的反射。但是注意到,真实和补充数据选通是常规的重复信号。它们的反射由此也将是非随机的并且可被训练出来。例如,数据源端点201可包括可与数据信号相比来调整真实数据选通与补充数据选通之间的可变延迟的可变延迟电路250。在训练阶段期间,数据源端点201可在DQ数据信道上向电阻性端接110发送训练向量。数据阱端点202包括一对寄存器230和235,该对寄存器230和235使它们的数据输入耦合至电阻性端接110。寄存器230由电容性端接203处接收到的真实数据选通进行时钟控制。类似地,寄存器235由电容性端接205处接收到的补充数据选通进行时钟控制。通过改变通过可变延迟电路250的延迟,数据源端点201可获得在寄存器230和235中接收到的训练序列的最大数据眼。将领会,源同步系统200被示为具有仅一个位宽数据信道DQ和相应的寄存器230和235是为了解说清楚起见,因为多个数据信道和相应的寄存器可被用于与真实和补充数据选通同步的位宽数据字的接收。此外,本文所公开的非一致接口不限于二进制数据的传输。还可以使用与关于源同步系统200所示的类似地端接的数据信道来实现多电平数据传输。

关于训练向量的传输,将领会,低功率双数据率4(LPDDR4)标准还教导了与数据信道相比来使用数据选通的可变延迟(注意到,在本文所公开的实施例中可延迟数据而不是数据选通)。在LPDDR4标准中,数据阱端点中接收到的数据选通被缓冲,而接收到的数据不被缓冲。由此在LPDDR4数据阱端点中存在接收到的数据选通与接收到的数据之间的定时失配。由于该显式失配,数据选通在数据锁存处相对于数据信号斜偏200ps至800ps。为了计及此斜偏,LPDDR4包括其中数据源将训练向量作为数据字来发送的周期性训练会话。以此方式,该斜偏被训练出来并被计及。但就像先前所讨论的常规系统一样,在LPDDR4系统中管芯上端接和驱动器是匹配的。所公开的具有非一致接口的源同步利用LPDDR4标准中所允许的显式失配来实现巨大的功率节省和更稳健的数据选通生成。

关于数据信道和数据选通信道的非一致接口可被扩展到数据源端点201中的驱动器。图3中示出了源同步系统300的示例实施例。数据源端点301驱动与如关于图2的系统200所讨论的类似的DQST、DQSC和DQ信道。另外,数据阱端点102包括如关于图1的系统10所讨论的匹配的电阻性端接100、105和110。类似地,数据源端点301中的单端数据驱动器125与如关于系统10所讨论的类似地驱动数据信道DQ。但是匹配的单端驱动器不被用于驱动DQST和DQSC数据选通信道。代替地,差分驱动器320驱动真实和补充数据选通信道。具体而言,一对NMOS晶体管M1和M2响应于施加到晶体管M1和M2的栅极的差分输入电压而引导来自电流源325的偏置电流。晶体管M1的漏极耦合至数据选通补充信道DQSC的输入。类似地,晶体管M2的漏极耦合至数据选通真实信道DQST的输入。晶体管M1和M2的漏极还分别通过电阻器R1和R2耦合至电源节点。晶体管M1和M2的漏极可通过耦合电阻器R3耦合在一起。与单端驱动器的使用相比,差分驱动器320在电阻性端接100和105处产生接收到的真实与补充数据选通之间的更大的眼。

在又一替换实施例中,驱动器和端接两者可能是失配的。图4中示出了示例源同步系统400。系统400将关于系统300所讨论的数据源端点301与关于系统200所讨论的数据阱端点202组合。为了解说清楚起见,在图4中未示出寄存器230和235。

可形成具有失配的驱动器和/或端接的众多替换的实施例。例如,图5中所示的源同步系统500包括如关于系统300所讨论的数据阱端点102。数据源端点505还包括用于驱动如关于系统300所讨论的用于驱动数据信道DQ的单端驱动器125。数据源端点505中的差分驱动器510驱动真实和补充数据选通信道DQST和DQSC。与图3的差分驱动器320形成对比,图5中所示的差分驱动器510包括PMOS晶体管差分对P2和P3,该PMOS晶体管差分对P2和P3使其漏极分别通过电阻器R1和R2耦合至地。晶体管P2和P3响应于施加到它们的栅极的差分输入电压而引导来自耦合至它们的源极的电流源515的偏置电流。晶体管P2的漏极耦合至DQST数据选通信道的输入。类似地,晶体管P3的漏极耦合至DQSC数据选通信道的输入。在其他实施例中,真实和补充数据选通信道DQST和DQSC的电容性端接可通过弱上拉电阻器耦合至电源电压和/或通过耦合电阻器耦合在一起(这些电阻器不将电容性端接与数据选通信道的电阻性阻抗进行匹配)。

再次参照其中数据阱端点包括DRAM集成电路的实施例,将领会,数据源端点常规地在相应的时钟信道上向DRAM端点传送时钟。本文所公开的DRAM端点可包括与如关于数据选通信道DQST和DQSC所讨论的电容性端接203和205类似的用于时钟信道的管芯上电容性端接。用于时钟信道的此类电容性端点节省了附加功率并增大了数据阱端点处的接收到的时钟的眼。

注意,数据选通驱动器仅可与数据驱动器失配,但是对这些驱动器供电的电源网络可从用于数据驱动器的电源网络切分。图6中示出了包括多个数据驱动器605的示例数据源端点600,该多个数据驱动器605全部由提供相对于地VSS的电源电压VDD的电源节点610供电。独立的电源节点615提供了电源电压VDD1以用于对驱动DQST和DQSC数据选通信道的数据选通驱动器供电。以此方式,数据选通驱动器与数据驱动器605的随机切换模式隔离。另外,注意到,数据选通信道DQST和DQSC以及数据信道DQ通常使用电路板或其他合适的传播介质上的图案化金属层来形成。分开的金属层可被用于数据选通信道以进一步将数据选通与数据传输的随机特性隔离。

现在将讨论图7中所示的用于具有非一致接口的源同步系统的操作的示例方法的流程图。第一动作700包括在电容性端接处接收在数据选通信道上传送的数据选通。以上关于电容性端接203和205处的接收讨论了此类动作的示例。该方法进一步包括在电阻性端接处接收在数据信道上传送的数据信号的动作705。以上所讨论的电阻性端接110和115处的数据接收是动作705的示例。最后,该方法包括响应于接收到的数据选通而寄存数据信号的动作710。以上关于寄存器230和235讨论了此类动作的示例。

如本领域普通技术人员至此将领会的并取决于手头的具体应用,可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的精神和范围。有鉴于此,本公开的范围不应当被限定于本文所解说和描述的特定实施例(因为其仅是作为本公开的一些示例),而应当与所附权利要求及其功能等同方案完全相当。

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