存储器裸芯的NAND闪存存储器与ReRAM之间的数据的芯片上复制的制作方法

本公开总体上涉及一种存储器裸芯，其允许NAND闪存存储器与电阻式随机存取存储器(ReRAM)之间的数据的芯片上复制。

背景技术：

非易失性数据存储装置，比如嵌入式存储器装置(例如，嵌入式多媒体卡(eMMC)装置)和可移除存储器装置(例如，可移除通用串行总线(USB)闪存存储器装置和其他可移除存储卡)，已经允许数据和软件应用的改善的便携性。非易失性数据存储装置的用户愈加依赖非易失性存储装置来存储和提供大量数据的快速存取。

一些数据存储装置可以包含易失性存储器，并且易失性存储器存储的数据可能在停电的情况下丢失。在一些数据存储装置中，每单元单个位(也已知为单级单元(SLC))的存储器可以用来存储可在停电的情况下保留的数据。然而，SLC存储器可能具有高成本和有限的耐久度(例如，数据保持能力)。

技术实现要素：

本公开描述了芯片上电阻式随机存取存储器(ReRAM)的用途。例如，存储器裸芯可以包含NAND闪存存储器和ReRAM而非SLC。NAND闪存存储器和ReRAM可以经由接口(例如，总线)连接，接口支持NAND闪存存储器与ReRAM之间的数据的芯片上复制。例如，在写入操作期间，要存储在NAND闪存存储器中的数据可以首先存储在ReRAM中。然后数据可以经由接口(例如，总线)从ReRAM复制到NAND闪存存储器。接口可以是位级接口、并行字节级接口，等等。在一些情况下，在存储在NAND闪存存储器处之前，数据可以在ReRAM中修改(例如，以纠错)。如果在数据从ReRAM到NAND闪存存储器的复制期间发生停电，数据可以保留在ReRAM中，并且当电力恢复时可以写入到NAND闪存存储器。

附图说明

图1是包含存储器裸芯的系统的特定的示例性实施例的框图，存储器裸芯允许NAND闪存存储器与电阻式随机存取存储器(ReRAM)之间的数据的芯片上复制；

图2操作图1的系统的方法的示例性实施例的流程图；

图3是包含存储器裸芯的系统的另一示例性实施例的框图，存储器裸芯允许NAND闪存存储器与ReRAM之间的数据的芯片上复制；

图4是包含存储器裸芯的系统的另一示例性实施例的框图，存储器裸芯允许NAND闪存存储器与ReRAM之间的数据的芯片上复制；

图5是允许NAND闪存存储器与ReRAM之间的数据的芯片上复制的存储器裸芯的示意图；以及

图6是允许NAND闪存存储器与ReRAM之间的数据的芯片上复制的存储器裸芯的另一特定实施例的示意图。

具体实施方式

参考附图描述本公开的特定实施例。本说明书中，在附图中的共同特征由共同的附图标记指代。

参考图1，系统100的特定实施例包含数据存储装置102，数据存储装置102经由主机接口131耦接到主机装置130。数据存储装置102包含存储器裸芯(例如，芯片)103。存储器裸芯103包含NAND闪存存储器104，NAND闪存存储器104经由接口114耦接到电阻式随机存取存储器(ReRAM)110，所述接口支持NAND闪存存储器104与ReRAM 110之间的数据的芯片上复制。NAND闪存存储器104和ReRAM中的一者或两者可以具有三维(3D)配置，如本文进一步描述的。

主机装置130可以配置为提供要存储在NAND闪存存储器104处的数据(例如，用户数据)或请求要从NAND闪存存储器104读取的数据。例如，主机装置130可以包含移动电话、音乐播放器、视频播放器、游戏控制台、电子书阅读器、个人数字助理(PDA)、计算机(比如膝上计算机或笔记本计算机)、任意其他电子装置或其任意组合。主机装置130可以经由存储器接口与数据存储装置102通信，使得从NAND闪存存储器104读取数据，并使得将数据写入到NAND闪存存储器104。例如，主机装置130可以操作为遵循联合电子设备工程会(JEDEC)工业规范，比如通用闪存存储器(UFS)主机控制器接口规范。作为另一示例，主机装置130可以操作为遵循一个或多个其他规范，比如作为示例性示例的安全数字(SD)主机控制器规范。主机装置130可以根据任意其他适当的通信协议与数据存储装置102通信。

作为示例性示例，数据存储装置102可以配置为作为嵌入式存储器耦接到主机装置130，比如(弗吉尼亚州阿灵顿的JEDEC固态技术协会的商标)和eSD。为说明，数据存储装置102可以对应于eMMC(嵌入式多媒体卡)装置。作为另一示例，主机装置130可以为企业装置(enterprise device)，并且数据存储装置102可以配置为可移除地耦接到主机装置130(例如，根据叶片或模块化存储架构)。为说明，数据存储装置102可以为企业存储服务器或服务、网络可访问云存储服务器或服务等等的一部分。作为又另一示例，数据存储装置102可以为存储器卡，比如安全数字卡、微卡、迷你SD.^TM卡(特拉华州威尔明顿的SD-3C LLC的商标)，多媒体卡.^TM(MMC.^TM)卡(弗吉尼亚州阿灵顿的JEDEC固态技术协会的商标)，或压缩闪存(CF)卡(加利福尼亚州的苗比达的SanDisk公司的商标)。数据存储装置102可以操作为遵循JEDEC工业规范。例如，数据存储装置102可以操作为遵循JEDEC eMMC规范、JEDEC通用闪存存储器存储(UFS)规范、一个或多个其他规范或其组合。

NAND闪存存储器104或ReRAM 110中的一个或多个可以为3D存储器。参考图5描述3D NAND架构的示例。参考图6描述3D ReRAM架构的示例。NAND闪存存储器104包含存储元件组106。存储元件组106包含代表性存储元件108，并可以设置在一个或多个页面、一个或多个字线，和/或一个或多个区块中。例如，存储元件组106可以分为多个字线，并且多个字线中的每一个可以包含一个或多个页面(例如，物理页面)。此外，多个字线中的每一个可以在NAND闪存存储器104的区块中。在特定实施例中，存储元件108对应于一个或多个多级单元(MLC)闪存单元。存储在NAND闪存存储器104处的数据可以包含一个或多个纠错编码(ECC)码字。作为示例性非限制性示例，每个ECC码字可以包含一个或多个数据位和一个或多个校验位，其随附于一个或多个数据位。在一些情况下，如本文进一步描述的，由于一个或多个位错误的发生，物理地存储在NAND闪存存储器104处的数据可能与对应的ECC码字不同。

NAND闪存存储器104还包含与存储元件106的操作相关的电路，比如读取/写入电路180和/或一个或多个数据锁存器182。数据锁存器182配置为存储从NAND闪存存储器104的存储元件读取的数据，或要写入到存储元件的数据。读取/写入电路180配置为控制将数据从NAND闪存存储器104的存储元件读取到数据锁存器182或将数据从数据锁存器182写入到NAND闪存存储器104的存储元件中。读取/写入电路180可以还配置为控制ReRAM 110中的数据的存储，以及ReRAM 110与NAND闪存存储器104之间的数据的转移。应注意到，尽管图1将数据锁存器182图示为与ReRAM 110不同，在替代实施例中，数据锁存器182可不出现。反之，ReRAM 110可以在控制器120与NAND闪存存储器104之间呈现为单个存储介质接口。

读取操作期间，可以从NAND闪存存储器104读取数据，并且将其存储在数据锁存器182中。从NAND闪存存储器104读取的数据的芯片上复制也可以作为芯片上复制112存储在ReRAM 110中。作为另一示例，写入操作期间，要存储在NAND闪存存储器104中的数据可以从控制器120接收在数据锁存器182处。在数据存储在NAND闪存存储器104中之前，数据可以作为芯片上复制112存储在ReRAM 110中。如果写入到NAND闪存存储器104期间断电或发生错误，在电力恢复之后，芯片上复制112可以用来在NAND闪存存储器104处执行后续写入操作。

在特定实施例中，可以经由共同接口或总线连接数据锁存器182、ReRAM 110以及NAND闪存存储器104。替代地，ReRAM 110可以位于数据锁存器182与NAND闪存存储器104之间。为说明，可以经由接口114连接ReRAM 110和NAND闪存存储器104，接口114支持NAND闪存存储器104与ReRAM 110之间的数据的芯片上转移(例如，复制)。在特定实施例中，接口114为位级接口，其支持NAND闪存存储器104与ReRAM 110之间的数据的位级转移。替代地，接口114可以为并行接口，其支持较大数据块的转移。例如，接口114可以为字节级接口，其支持NAND闪存存储器104与ReRAM 110之间的数据的字节级转移。在特定实施例中，接口114支持将ReRAM 110中存储的数据的大多数转移到NAND闪存存储器104。例如，ReRAM 110可以支持单个码字的一部分、单个码字、多个码字等等的芯片上复制的存储。

控制器120配置为从主机装置130接收数据和指令并向其发送数据，而数据存储装置102可操作地耦接到主机装置130。控制器120还配置为发送数据和命令到NAND闪存存储器104，并且从NAND闪存存储器104接收数据。例如，控制器120配置为发送数据和写入命令，以指示NAND闪存存储器104将数据存储到指定地址。写入操作期间，要存储在NAND闪存存储器104处的数据的芯片上复制可以存储在ReRAM 110中。为说明，控制器120可以为数据锁存器182提供一个或多个ECC码字和NAND闪存存储器104的目的地址，一个或多个ECC码字要存储在目的地址处。如果由控制器120提供的目的地址是逻辑地址，读取/写入电路180可以将逻辑地址转换为物理地址(例如，基于地址编译表)。读取/写入电路180可以将(一个或多个)ECC码字和目的地址从数据锁存器182复制到ReRAM 110。然后读取/写入电路180可以经由接口114将(一个或多个)ECC码字从ReRAM 110复制到NAND闪存存储器104的目的地址。在特定实施例中，可以将(一个或多个)ECC码字的至少第一部分复制到ReRAM 110中，而(一个或多个)ECC码字的至少第二部分复制到NAND闪存存储器104中。第一部分和第二部分可以是相同的、可以是不同的，或可以重叠。

作为另一示例，控制器120配置为发送读取命令，以从NAND闪存存储器104的指定地址读取数据。读取操作期间，从NAND闪存存储器104读取的数据的芯片上复制可以存储在ReRAM 110中。为说明，控制器120可以向读取/写入电路180提供地址。如果由控制器120提供的地址是逻辑地址，读取/写入电路180可以将逻辑地址转换为物理地址。读取/写入电路180可以经由接口114使得存储在NAND闪存存储器104的物理地址中的数据复制到ReRAM 110中，并且然后从ReRAM 110复制到数据锁存器182。在特定实施例中，可以将数据的至少第一部分复制到ReRAM 110中，而数据的第二部分复制到数据锁存器182中。第一部分和第二部分可以是相同的、可以是不同的，或可以重叠。

控制器120包含ECC引擎122，其配置为接收要存储到NAND闪存存储器104的数据并且生成码字160。例如，ECC引擎122可以包含编码器124，其配置为使用ECC编码方案(比如里德·所罗门编码器，博斯-乔赫里-霍克文黑姆(BCH)编码器，低密度奇偶校验(LDPC)编码器，Turbo编码编码器、配置为编码一个或多个其他ECC编码方案的编码器或其任意组合)来编码数据。ECC引擎122可以包含解码器126，其配置为解码从NAND闪存存储器104读取的数据，以检测并且纠正可能存在于数据中的位错误，纠正上至ECC方案纠错能力。在特定实施例中，由ECC引擎122检测的一个或多个错误的位可以在ReRAM 110中纠正，如本文进一步描述的。

操作期间，主机装置130可以与控制器120通信，以发起读取操作或写入操作。读取操作期间，控制器120可以为读取/写入电路180提供NAND闪存存储器104的地址，将要从该地址读取数据。在特定实施例中，控制器120还可以为读取/写入电路180提供将要读取(例如，以字节计的长度)多少数据的指示。读取/写入电路180可以使NAND闪存存储器104的读取地址处的数据被复制到数据锁存器182中。数据还可以经由接口114作为芯片上复制112被复制到ReRAM 110。例如，在将数据复制到数据锁存器182中之前或期间，可以将数据复制到ReRAM 110中。读取/写入电路180可以将读取数据(比如码字160)从数据锁存器182提供到控制器120。ECC解码器126可以在提供纠错的数据到主机装置130之前，执行错误检测和纠正操作。写入操作期间，ECC编码器124可以编码码字160。控制器120可以为读取/写入电路180提供NAND闪存存储器104的地址和将要写入到NAND闪存存储器104的地址的码字160。码字160可以作为芯片上复制存储在数据锁存器182中和ReRAM 110中。在特定实施例中，码字160可以同时存储在数据锁存器182中和ReRAM 110中。码字160可以复制到NAND闪存存储器104(例如，从ReRAM 110经由接口114，或从数据锁存器182)，以完成写入操作。

在特定实施例中，读取/写入电路180或存储器裸芯103的其他部件可以修改ReRAM 110中的芯片上复制112。作为示例性非限制性示例，可以响应于检测到芯片上复制112中的(一个或多个)错误来修改芯片上复制112。纠错的数据可以提供到控制器120(例如，读取操作期间)和/或存储在NAND闪存存储器104中(例如，写入操作期间)。可以响应于来自控制器120的信号、响应于来自存储器裸芯103中集成的错误检测/纠正电路的信号等等执行芯片上复制112的这样的修改。作为示例性非限制性示例，ECC引擎122可以提供码字160中的哪位是错误的指示，并且可以在将码字160存储在NAND闪存存储器104之前，在ReRAM 110中翻转错误的位。

图1的系统100因此可以提供芯片上ReRAM，其存储数据的芯片上复制。例如，数据的芯片上复制可以对应于已经从NAND闪存存储器读取的数据的复制或将要写入到NAND闪存存储器的数据的复制。与将SLC用作控制器与NAND闪存存储器之间的存储介质相比，使用芯片上ReRAM可以提供改良的数据保持能力、较快的数据转移速度以及降低的电力消耗。如果在数据写入到NAND闪存存储器同时发生停电，当电力恢复时，芯片上复制的至少一部分可以用来完成写入操作。使用芯片上复制来完成写入操作可以快于在主机装置或控制器发起另一次写入操作。

应注意到，尽管本文可能结合读取操作或写入操作参考执行芯片上复制描述了一个或多个实施例，这样的描述不应认为是限制性的。数据的芯片上复制还可以在其他操作期间执行或响应于其他操作执行。例如，可以作为垃圾收集或损耗均衡过程的一部分来执行从NAND闪存存储器104到ReRAM 110的数据的芯片上复制，并且反之亦然。

参考图2，示出了图1的数据存储装置102处的操作方法200的特定实施例的流程图。在202，方法200包含接收将要存储在NAND闪存存储器中的数据。NAND闪存存储器可以在数据存储装置的存储器裸芯上，其中存储器裸芯还包含ReRAM和接口，接口配置为支持NAND闪存存储器与ReRAM之间的数据的芯片上复制。例如，在图1中，读取/写入电路180和/或数据锁存器182可以接收将要存储在NAND闪存存储器104中的数据(比如码字160)。可以从控制器(例如，控制器120)接收数据。

在204，方法200还包含在将数据存储在NAND闪存存储器之前，将数据的芯片上复制存储在ReRAM中。例如，在图1中，在码字160存储在NAND闪存存储器104之前，码字160可以作为芯片上复制112存储在ReRAM 110中。将数据的芯片上复制存储在ReRAM中可以包含从数据锁存器的集(例如，数据锁存器182)取回数据，以及将取回的数据存储在ReRAM中。在特定实施例中，在将修改的数据存储在NAND闪存存储器中之前，可以在ReRAM中修改(例如，以纠错)芯片上复制。

在一些情况下，数据(例如，第一数据)正在从ReRAM写入到NAND闪存存储器的同时可能发生停电事件。作为回应，数据可以从ReRAM重新写入到NAND闪存存储器(例如，当电力恢复时)，其可以比在芯片外控制器或主机装置处发起另一次写入操作更快。读取操作期间，从NAND闪存存储器读取的数据(例如，第二数据)的芯片上复制可以存储在ReRAM中。

参考图3，图示了系统300的示例性实施例，并且总体上指代为300。系统300包含存储器装置302，存储器装置302包含耦接到存储部件308的控制器部件304。

在特定实施例中，存储器装置302可以为图1的数据存储装置102。控制器部件304可以包含主机接口电路310、控制器312以及存储接口电路314。控制器部件304可以经由总线306(比如8-位或16-位并行数据总线)耦接到存储部件308，作为示例性的、非限制性的示例。控制器部件304可以经由主机接口电路310与外部主机(未示出)通信指令和数据。控制器312可以配置为回应由主机接口电路310接收的指令，并且还可以配置为经由存储接口电路314向存储部件308发送和接收数据和指令。控制器部件304可以包含或对应于图1的控制器120。

在特定实施例中，存储部件308包含接口电路320、耦接到接口电路320的控制器330以及对控制器330可存取的3D存储器阵列340。存储部件308可以包含行解码器电路350和列解码器电路352，其允许存取存储器阵列340的一个或多个特定行和特定列处存储的数据，比如从位于位线BL_j和字线WL_i处的特定存储器单元342读取值或向其写入值。缓存寄存器360和数据寄存器以及感测放大器362还可以耦接到存储器阵列340，并且可以用来缓存或临时存储将要写入到存储器阵列340的数据或已经从存储器阵列340读取出来的数据。在特定实施例中，存储器阵列340可以包含闪存存储器，比如NAND闪存存储器。

在特定实施例中，控制器330包含一个或多个缓冲器332，以存储指令、数据，或其任意组合。控制器330可以还包含一个或多个状态寄存器334、状态机控制电路336、高压发生器电路338以及芯片上地址解码器电路339。控制器330可以耦接到提供电信号到行解码器电路350、到列解码器电路352、到缓存寄存器360以及到数据寄存器和感测放大器362。

在特定实施例中，控制器330的状态寄存器334可以包含存储值(比如通过/失败(P/F)值342，正忙/就绪(B/R)值344，写保护(WP)值346)的一个或多个指示器、一个或多个其他指示器，或其组合。状态寄存器334可访问状态机控制电路336。

状态机控制电路336可以包含专用硬件和电路，以响应于一个或多个接收的指令和内部状态(比如表现在状态寄存器334处)来控制控制器330的操作。状态机控制电路336可以包含状态，比如读取状态状态、数据写入状态以及数据读取状态，作为示例性的、非限制性的示例。

在特定实施例中，高压发生器电路338可以响应于状态机控制电路336，并且可以配置为生成高压以将值编程到3D存储器阵列340或从其擦除值。例如，3D存储器阵列340可以为闪存存储器或其他存储器，其可以经由“高”电压(例如，5伏特(V))可编程或可擦除。控制器330可以还包含芯片上地址解码器电路339，其可以包含硬件和逻辑电路，以从控制器部件304接收存储器地址信息，并且将存储器地址信息解码为将提供到行解码器电路350和列解码器电路352的具体行和列。

接口电路320可以包含数据总线连接器322、耦接到数据总线连接器322的输出驱动器324以及输入/输出(I/O)缓冲器和锁存器326。I/O缓冲器和锁存器326可以配置为将经由数据总线连接器322接收的数据存储或锁存，或将将要经由数据总线连接器322写入到数据总线306的数据存储或锁存。I/O缓冲器和锁存器326可以耦接到ReRAM 380，其可以起到参考图1的ReRAM 110描述的作用。例如，ReRAM 380可以存储从3D NAND闪存存储器阵列340读取的数据和/或将要写入到3D NAND闪存存储器阵列340的数据的芯片上复制382。在特定实施例中，ReRAM 380和3D NAND闪存存储器阵列340可以经由接口(比如示例性接口384，其支持ReRAM 380与3D NAND闪存存储器阵列340之间的数据的芯片上复制)连接。尽管ReRAM 380在图3中示出为在接口电路320和存储部件308的板载控制器330的外部，在替代实施例中，ReRAM 380可以为接口电路320或控制器330的一部分。在特定实施例中，存储部件308对应于单个存储器裸芯。

数据总线连接器322可以包含物理电连接器，其将接口电路320耦接到数据总线306。输出驱动器324可以包含专用电路和电连接，以允许接口电路320在总线306上驱动电信号。在特定实施例中，接口电路320配置为遵循一个或多个总线通信协议或标准。

参考图4，图示了系统的示例性实施例，并总体上指代为400。系统400包含存储器装置402，其包含经由总线406耦接到一个或多个存储部件(比如代表性存储部件408(例如，对应于单个存储器裸芯))的控制器部件404。在特定实施例中，存储器装置402可以为图1的数据存储装置102。

代表性存储部件408包含接口电路490，以经由总线406通信。存储部件408还包含控制器492，其耦接到接口电路490，并且还耦接到存储器，比如存储器阵列494。存储器阵列494可以包含3D NAND闪存阵列。接口电路490可以包含ReRAM 496，ReRAM 496配置为存储将要存储在存储器阵列494中或已经从其读取的数据的芯片上复制。

在特定实施例中，控制器部件404包含耦接到直接存储器存取(DMA)/总线控制器420的主机接口电路410。控制器部件404还包含存储接口电路440，其耦接到DMA/总线控制器420。处理器核430、随机存取存储器(RAM)422以及只读存储器(ROM)424经由内部总线耦接到DMA/总线控制器420。

在特定实施例中，主机接口电路410包含耦接到输入/输出(I/O)缓冲器和锁存器414的总线连接器412。总线连接器412还耦接到输出驱动器电路416。主机接口电路410还包含控制器418。在特定实施例中，主机接口电路410根据通用串行总线(USB)协议运行。例如，控制器418可以编程为经由总线连接器412从主机装置(未示出)接收USB协议指令和数据，总线连接器412耦接到通用串行总线。控制器418可以包含硬件处理器，其执行存储在内部存储器(比如只读存储器(未示出))处的指令，以允许USB指令和数据的收入和确认。替代地或附加地，主机接口电路410可以配置为支持其他通信协议，比如安全数字(SD)协议，小型计算机系统接口(SCSI)、并行接口(SPI)、压缩闪存(CF)协议，一个或多个其他协议，或其任意组合。

在特定实施例中，处理器核430包含指令缓存432、加载/存储单元434、算法逻辑单元(ALU)单元436以及寄存器文件438。处理器核430可以包含(或功能实质上相似于)ARM核，作为示例性的、非限制性的示例。例如，处理器核430可以支持精简指令集计算机(RISC)微架构。处理器核430可以配置为经由加载/存储单元434从只读存储器424取回数据和可执行指令426。

替代地或附加地，可执行指令426中的至少一些可以不存储在ROM 424处，并且可以存储在存储器阵列494处。可以从存储器阵列494取回可执行指令426并且存储在RAM 422处。处理器核430可以配置为从RAM 422取回可执行指令426用于执行。

可执行指令426可以由加载/存储单元434取回并且存储到指令缓存432。指令缓存432处的可执行指令426可以安排并提供到一个或多个执行流水线，比如包含ALU单元436的执行流水线。ALU单元436可以包含专用电路，以执行算法和逻辑操作，比如加法和减法、AND、NOT、OR、异或(XOR)、其他算法或逻辑操作，或其任意组合。

寄存器文件438可以包含多个存储器单元，其可以提供对处理器核430的用于执行指令的数据的高速访问。寄存器文件438处的一个或多个存储器单元可以专用于存储状态指示器。附加数据值，比如指示存储器类型、存储器写入状态以及写保护状态的值，也可以在处理器核430处可执行指令426的执行期间设置。

存储接口电路440可以包含数据总线连接器442、输出驱动器444、输入/输出缓冲器和锁存器446以及纠错代码(ECC)电路448。数据总线连接器442可以包含电连接器，以允许电信号经由总线406传播。I/O缓冲器和锁存器446可以配置为存储经由DMA/总线控制器420接收的数据，以使数据利用数据总线连接器442处由输出驱动器444生成的电信号经由总线406传输。附加地或替代地，I/O缓冲器和锁存器446可以存储由数据总线连接器442处经由数据总线406接收的电信号表现的数据值，比如由存储部件408的接口电路490生成的信号。

ECC电路448可以对应于图1的ECC引擎122，并且可以包含专用硬件和电路，其配置为使用数据和纠错代码信息(对应于数据，其作为从存储部件408读取的存储器的结果)执行操作，并且可以执行逻辑或算法操作，以验证接收的数据未检测出具有毁坏的值。例如，接收的数据可以包含代表纠错代码的附加位，其可以在存储在存储器阵列494时基于数据的值编码。数据的一个或多个位的毁坏，或纠错代码的一个或多个位可由ECC电路448检测。例如，存储接口电路440可以包含闪存存储器接口，并且ECC电路448可以遵循一个或多个闪存纠错代码协议。

图5图示了存储器裸芯501的实施例，其包含NAND闪存配置的3D存储器500。3D存储器500可以对应于图1的NAND闪存存储器104。3D存储器500可以包含物理层的一个或多个组，比如物理层502的示例性组，其单片地形成在基板504(比如硅基板)之上。物理层502可以至少包含存储元件组106的子集。存储元件(例如，存储器单元，比如代表性存储器单元510)设置在物理层中的阵列中。

代表性存储器单元510包含字线/控制栅极(WL4)528与导电通道512之间的电荷捕获结构514。电荷可以经由导电通道512相对于字线528的偏压注入到电荷捕获结构514中或从其中泄出。例如，电荷捕获结构514可以包含硅氮化物，并且可以由栅极电介质(比如硅氧化物)与字线528和导电通道512分离。存储器单元510的读取操作期间，电荷捕获结构514中的电荷量影响通过导电通道512的电荷量，并且指示存储在存储器单元510中的一个或多个位值。

3D存储器500包含多个擦除区块，包含第一区块(区块0)550、第二区块(区块1)552以及第三区块(区块2)554。每个区块550-554包含物理层502的“垂直分片”，其包含字线的堆叠体，图示为第一字线(WL0)520、第二字线(WL1)522、第三字线(WL2)524、第四字线(WL3)526以及第五字线(WL4)528。多个导电通道(具有相对于图5的实质上垂直的定向)延伸穿过字线的堆叠体。每个导电通道耦接到每个字线520-528中的存储元件，形成存储元件的NAND串。为了图示清楚，图5图示了三个区块550-554，每个区块中五个字线520-528，并且每个区块中三个导电通道。然而，3D存储器500可以具有多于三个的区块，每个区块多于五个字线，并且每个区块多于三个导电通道。

读取/写入电路560经由多个导电线耦接到导电通道，多条导电线在导电通道的“顶”端(例如，较远离基板504)处图示为第一位线(BL0)530、第二位线(BL1)532以及第三位线(BL2)534，并且在导电通道的“底”端(例如，较接近基板504或在基板504内)处图示为第一源极线(SL0)540、第二源极线(SL1)542以及第三源极线(SL2)544。读取/写入电路560图示为经由“P”控制线耦接到位线530-534，经由“M”控制线耦接到源极线540-544，并且经由“N”控制线耦接到字线520-528。P，M以及N中的每一个可以具有基于3D存储器500的具体配置的正整数值。在图5的示例性示例中，P＝3，M＝3，并且N＝5。

在特定实施例中，位线中的每一个和源极线中的每一个可以耦接到不同导电通道的相同端部(例如，顶部端部或底部端部)。例如，特定位线可以耦接到导电通道592的顶部，并且特定源极线可以耦接到导电通道512的顶部。导电通道592的底部可以耦接(例如，电耦接)到导电通道512的底部。相应地，导电通道592和导电通道512可以串联耦接，并且可以耦接到特定位线和特定源极线。

读取/写入电路560可以如参考图1的读取/写入电路180所描述那样来操作。例如，数据可以存储到耦接到字线528的存储元件，并且读取/写入电路560可以从存储元件读取位值。作为另一示例，读取/写入电路560可以施加选择信号到耦接到字线520-528、位线530-534以及源极线540-542的控制线，以使得编程电压(例如，电压脉冲或电压脉冲序列)施加在所选的字线(例如，第四字线528)的所选的(一个或多个)存储元件上。读取/写入电路560可以耦接到ReRAM 561(例如，对应于图1的ReRAM 110)并且耦接到数据锁存器562(例如，对应于图1的数据锁存器182)。

读取操作期间，控制器120可以从主机装置(比如图1的主机装置130)接收请求。通过施加适当信号到控制线以使得感测到所选字线的存储元件，控制器120可以使得读取/写入电路560从3D存储器500的特定存储元件读取位。相应地，3D存储器500可以配置为从一个或多个存储元件读取数据并向其写入数据。从3D存储器500读取的数据以及将要写入到3D存储器500的数据还可以作为芯片上复制563存储在ReRAM 561中，如参考图1-2所述。

图6是包含存储器600的存储器裸芯601的特定实施例的示意图。存储器600可以包含在图1的数据存储装置102中。在图6所示的实施例中，存储器600为垂直位线电阻式随机存取存储器(ReRAM)。例如，存储器600可以对应于图1的ReRAM 110。

存储器600包含基板之上的物理层中的多个导电线(例如，实质上平行于基板的表面)，比如代表性字线620、621、622以及623(其仅一部分在图6中示出)以穿过物理层的多个垂直导电线，比如代表性位线610、611、612以及613。字线622可以包含或对应于第一组物理层并且字线620、621可以包含或对应于第二组物理层。存储器600还包含多个基于电阻的存储元件(例如，存储器单元)，比如代表性存储元件630、631、632、640、641以及642，其中每一个耦接到基板(例如，硅基板)之上的多个物理层中的存储器单元的阵列中的位线和字线。

存储器600还包含读取/写入电路604，比如图1的读取/写入电路180。读取/写入电路604耦接到字线驱动器608和位线驱动器606。读取/写入电路604还可以耦接到3D NAND闪存存储器691(例如，图1的NAND闪存存储器104)，并且耦接到数据锁存器692(例如，图1的数据锁存器182)。在示例性实施例中，存储器600可以存储从3D NAND闪存存储器691读取的数据和/或将要存储在3D NAND闪存存储器691中的数据的芯片上复制。

在图6所示的实施例中，字线中的每一个包含多个指状物(例如，第一字线620包含指状物624、625、626以及627)。每个指状物可以耦接到多于一个位线。为说明，第一字线620的第一指状物624经由第一存储元件630在第一指状物624的第一端部处耦接到第一位线610，并且经由第二存储元件640在第一指状物624的第二端部处耦接到第二位线611。

在图6所示的实施例中，每个位线可以耦接到多于一个字线。为说明，第一位线610经由第一存储元件630耦接到第一字线620，并且经由第三存储元件632耦接到第三字线622。

写入操作期间，控制器120可以从主机装置(例如图1的主机装置130)接收数据。控制器120可以发送数据(或数据的代表)到存储器裸芯601。例如，在将编码的数据发送到存储器裸芯601之前，控制器120可以编码数据。在存储在3D NAND闪存存储器691之前，数据可以作为芯片上复制存储在存储器600中。

读取/写入电路604可以写入数据到对应于数据的目的地的存储元件。例如，读取/写入电路604可以施加选择信号到耦接到字线驱动器608和位线驱动器606的选择控制线，以使得写入电压施加在所选存储元件上。例如，为了选择第一存储元件630，读取/写入电路604可以激活字线驱动器608和位线驱动器606，以驱动编程电流(也称为写入电流)通过第一存储元件630。为说明，第一写入电流可以用来将第一逻辑值(例如，对应于高电阻状态的值)写入到第一存储元件630，并且第二写入电流可以用来将第二逻辑值(例如，对应于低电阻状态的值)写入到第一存储元件630。可以通过施加第一电压到第一位线610和除第一字线620之外的其他字线，并且施加第二电压到第一字线620来生成第一存储元件630上的编程电压，来施加编程电流。在特定实施例中，第一电压施加到其他位线(例如，位线614、615)上，以降低存储器600中的泄漏电流。

读取操作期间，读取/写入电路604可以通过施加选择信号到耦接到字线驱动器608和位线驱动器606的选择控制线以使得读取电压施加到所选的存储元件上来从存储器600的特定存储元件读取位。例如，为了选择第一存储元件630，读取/写入电路604可以激活字线驱动器608和位线驱动器606，以施加第一电压(例如，0.7伏特(V))到第一位线610并且到除第一字线620之外的字线。较低电压(例如，0V)可以施加到第一字线620。从而，读取电压施加在第一存储元件630上，并且对应于读取电压的读取电流可以在读取/写入电路604的感测放大器处检测到。读取电流(经由欧姆定律)对应于第一存储元件630的电阻状态，其对应于存储在第一存储元件630处的逻辑值。尽管图1和3-6中图示的各种部件示出为区块部件，并且以一般术语描述，这样的部件可以包含一个或多个专用硬件区块、状态机或其他电路，其配置为允许数据存储装置或其部件执行本文描述的一个或多个操作。例如，存储器裸芯103的部件NAND闪存存储器104、ReRAM 110、控制器120等等可以代表物理部件，例如硬件控制器、状态机、逻辑电路或其他结构，以允许从NAND闪存存储器104读取数据以及向其写入数据。

替代地或附加地，数据存储装置102的一个或多个部件可以使用编程为执行本文描述的一个或多个操作的微处理器或微控制器来实施。为说明，对应于控制器120、读取/写入电路180的操作可以使用执行指令的处理器来实施，作为示例性示例。在特定实施例中，指令存储在NAND闪存存储器104处。替代地或附加地，由处理器执行的可执行指令可以存储在分开的存储器位置处，其不是NAND闪存存储器104的一部分，比如在只读存储器(ROM)处。

半导体存储器装置，比如NAND闪存存储器104，包含易失性存储器装置(比如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置)、非易失性存储器装置(比如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(其可认为是EEPROM的子集)、铁电式随机存取存储器(“FRAM”))以及能够存储信息的其他半导体元件。每个类型的存储器装置可以具有不同配置。例如，闪存存储器装置可以配置为NAND或NOR配置。

存储器装置可以由无源和/或有源元件以任意组合形成。作为非限制性示例，无源半导体存储器元件包含ReRAM装置元件，其在一些实施例中包含电阻率切换存储元件(resistivity switching storage element)，比如反熔丝、相变材料等等，并且可选地具有导向元件(steering element)，比如二极管，等等。此外，作为非限制性示例，有源半导体存储器元件包含EEPROM和闪存存储器装置元件，其在一些实施例中包含含有电荷存储区域的元件，比如浮置栅极，导电纳米颗粒或电荷存储电介质材料。

可以配置多个存储器元件，使得它们串联连接，或使得每个元件独立可存取。作为非限制性示例，NAND配置的闪存存储器装置(NAND存储器)典型地含有串联连接的存储器元件。可以配置NAND存储器阵列，使得阵列由多个存储器串构成，其中串由共用单个位线且作为组存取的多个存储器元件构成。替代地，可以配置存储器元件，使得每个元件独立地可存取，例如，在NOR存储器阵列中。提出所描述的NAND和NOR存储器配置作为示例，而存储器元件可以采用其他配置。

位于基板中和/或基板之上的半导体存储器元件可以布置为二维或三维，比如二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件设置为单个平面或单个存储器装置级。典型地，在二维存储器结构中，存储器元件设置在平面中(例如，在x-z方向平面中)，平面实质上平行于支承存储器元件的基板的主表面。基板可以为晶片，存储器元件的层形成在其之上或之中，基板或可以为载体基板，其在存储器元件形成后附接到存储器元件。作为非限制性示例，基板可以包含半导体材料，比如硅。

存储器元件可以设置为有序阵列中的单个存储器装置级，比如在多个行和/或列中。然而，存储器元件可以设置为非规则或非正交的配置。存储器元件可以各自具有两个或更多个电极或接触线，比如位线和字线。

设置三维存储器阵列，使得存储器元件占据多个平面或多个存储器装置级，从而形成三维(即，在x、y以及z方向上，其中y方向实质上垂直于基板的主平面，并且x和z方向实质上与基板的主平面平行)中的结构。

作为非限制性示例，三维存储器结构可以垂直地设置为多个二维存储器装置级的堆叠体。作为另一个非限制性示例，三维存储器阵列可以设置为多个垂直列(例如，实质上垂直于基板的主表面延伸的列，即，在y方向上)，每个列具有在每列中的多个存储器元件。列可以设置为二维配置(例如，在x-z平面中)，形成存储器元件的三维布置，元件设置在多个垂直地堆叠的存储器平面上。三维中的存储器元件的其他配置也可以构建三维存储器阵列。

作为非限制性示例，在三维NAND存储器阵列中，存储器元件可以耦接在一起，以形成单个水平(例如，x-z)存储器装置级中的NAND串。替代地，存储器元件可以耦接在一起，以形成横贯多个水平存储器装置级的垂直NAND串。可以设想其他三维配置，其中一些NAND串含有单个存储器级中的存储器元件，而其他串含有跨多个存储器级的存储器元件。三维存储器阵列还可以设计为NOR配置以及设计为ReRAM配置。

典型地，在单片三维存储器阵列中，一个或多个存储器装置级形成在单个基板之上。可选地，单片三维存储器阵列还可以具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可以包含半导体材料，比如硅。在单片三维阵列中，构成阵列的每个存储器装置级的层典型地形成在阵列的下面的存储器装置级的层上。然而，单片三维存储器阵列的相邻存储器装置级的层可以共用，或具有存储器装置级之间的夹层。

二维阵列可以分开形成，然后封装在一起，以形成具有多层存储器的非单片存储器装置。例如，可以通过在分开的基板上形成存储器级，然后将存储器级彼此叠置来构建非单片堆叠存储器。为说明，存储器装置级中的每一个可以具有对应的基板，将存储器装置级堆叠以形成存储器阵列之前，将基板减薄或移除。由于存储器装置级中的每一个初始地形成在分开的基板上，形成的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可以形成在分开的芯片上，然后堆叠在一起，以形成堆叠的芯片存储器装置。

在一些实施方式中，NAND闪存存储器104为非易失性存储器，其具有三维(3D)存储器配置，单片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置在硅基板之上的有源区域。存储器单元的有源区域可以为存储器单元由存储器单元的电荷捕获部分导电地节流的区域。数据存储装置102和/或主机装置130可以包含电路，例如读取/写入电路，作为示例性的、非限制性的示例，其与存储器单元的操作相关。

相关电路通常用于存储器元件的操作，并且用于与存储器元件通信。作为非限制性示例，存储器装置可以具有用于控制和驱动存储器元件执行功能(比如编程和读取)的电路。相关电路可以与存储器元件在相同的基板上和/或在分开的基板上。例如，用于存储器读取-写入操作的控制器可以设置在与存储器元件分开的控制器芯片上和/或与之在相同的基板上。因此，在特定实施例中，NAND闪存存储器104可以具有3D配置，其单片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置在硅基板之上的有源区域，其中NAND闪存存储器104包含与存储器单元的操作相关的电路。替代地或附加地，ReRAM 110可以具有3D配置，其单片地形成在存储器单元的阵列的一个或多个物理级中，存储器单元具有设置在硅基板之上的有源区域，其中ReRAM 110包含与存储器单元的操作相关的电路。

本领域技术人员将认识到，本公开不限于所描述的二维和三维结构，而是覆盖如本文所描述的和如本领域技术人员所理解的本公开的精神和范围内的全部相关的存储器结构。

本公开的摘要被提交，同时应当理解，其不应用于解释或限制权利要求的范围或含义。此外，为了本公开行文流畅，在前面的详细描述中，各种特征可能组合在一起或以单个实施例来描述。本公开不应解释为反映所要求保护的实施例需要比每项权利要求明确列举的更多的特征的意图。反之，如下面的权利要求反映的，发明主题可以针对少于任意公开的实施例的全部特征。

本文描述的实施例的阐述意图提供各种实施例的总体理解。可以采用其他实施例，并且从本公开可以衍生其他实施例，从而可以在不背离本公开的范围的情况下进行结构和逻辑的替换和改变。本公开意图覆盖各种实施例的任意和全部后续的改编或变化。

上面公开的主题被认为是阐述性的，而非限制性的，并且所附权利要求意图覆盖全部这样的修改、增强以及其他实施例，其落入本公开的范围内。因此，至法律所允许的最大程度，本公开的范围由随附的权利要求和它们的等同的最大可允许解释来确定，并且不受前述具体实施方式的限制或局限。