非易失性存储器模块的制作方法

本公开一般地涉及电子设备的领域。更特别地，本发明的一些实施例一般地涉及非易失性存储器模块。

背景技术：

例如多核处理的系统架构中的持续进步和应用中的进步要求存储器系统中的对应进步。非易失性存储器系统提供胜过易失性存储器的若干优点。然而，将现有存储器系统（例如双列直插式存储器模块（DIMM））适配成结合非易失性存储器的能力由于包括成本、功率管理和热管理的若干因素而受限。

相应地，将非易失性存储器模块结合到现有存储器架构中的技术可能发现实用。

附图说明

参考附图来提供详细描述。在图中，参考号码的（一个或多个）最左数位标识该参考号码首次出现在其中的图。不同附图中的相同参考号码的使用指示类似或相同的物品。

图1是根据本文中讨论的各种示例的包括存储器模块的系统的示意性框图图示。

图2A-2B是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的示例性架构的示意性框图。

图3是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的电气架构的示意性框图。

图4和5A-5B是图示了根据本文中讨论的各种实施例的实现非易失性存储器模块的方法中的操作的流程图。

图6-10是根据本文中讨论的各种实施例的可以被适配成实现非易失性存储器模块的电子设备的示意性框图图示。

具体实施方式

在本文中描述了非易失性存储器模块，其被配置成以用于诸如双数据速率（DDR）同步动态随机存取存储器（DDS SDRAM）之类的易失性存储器的双列直插式存储器模块（DIMM）形式因子操作。更特别地，在本文中描述了结合执行功率管理功能的板载控制器的存储器模块，所述功率管理功能使能符合由联合电子设备工程委员会（JEDEC）发布的针对DIMM的易失性存储器（例如DDR SDRAM）标准的存储器模块，所述标准在2012年9月公布的文档号码JESD79-4下在www.jedec.org处的JEDEC网站处为公众可用。为了实现这一点，可以将功率管理控制器结合到存储器模块上以将来自输入功率轨（power rail）的功率从输入电压转换成不同于输入电压的至少一个输出电压。功率管理控制器执行下面更详细描述的附加功能。

在以下描述中，阐述众多特定细节以便提供对各种实施例的透彻理解。然而，可以在没有特定细节的情况下实践本发明的各种实施例。在其他实例中，并未详细描述公知的方法、过程、组件和电路以便不使本发明的特定实施例模糊。进一步地，可以使用各种部件来执行本发明的实施例的各种方面，所述各种部件诸如集成半导体电路（“硬件”）、组织成一个或多个程序（“软件”）的计算机可读指令或硬件和软件的某组合。出于本公开的目的，对“逻辑”的引用将意味着硬件、软件或其某组合。

图1是根据本文中讨论的各种示例的包括存储器模块的系统的示意性框图图示。参考图1，系统主存储器100提供运行时数据存储和向CPU 110提供对（未示出的）系统盘存储存储器的内容的访问。CPU 110可以包括高速缓存，其将存储主存储器100的内容的子集。

在该实施例中存在两个存储器级别。主存储器100包括被示出为近存储器（DRAM）120的一个级别的易失性存储器和被示出为远存储器130的一个级别的存储器。远存储器可以包括易失性存储器（例如静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM））、非易失性存储器，或者可以包括非易失性存储器，例如相变存储器、NAND（闪速）存储器、铁电随机存取存储器（FeRAM）、基于纳米线的非易失性存储器、结合忆阻器技术的存储器、诸如相变存储器（PCM）之类的三维（3D）交叉点存储器、磁阻随机存取存储器（MRAM）、自旋转移扭矩存储器（STT-RAM）或NAND闪存。在该实施例中，近存储器120起远存储器130的低等待时间和高带宽（即，用于CPU 110访问）高速缓存的作用，所述远存储器130可能具有值得注意地较低的带宽和较高的等待时间（即，用于CPU 110访问）。

在该实施例中，近存储器120由近存储器控制器（NMC）125管理，而远存储器130由远存储器控制器（FMC）135管理。FMC 135将远存储器130作为主存储器报告给系统操作系统（OS）——即系统OS将远存储器130的大小识别为系统主存储器100的大小。系统OS和系统应用“未意识到”近存储器120的存在，因为其是远存储器130的“透明”高速缓存。

CPU 110进一步包括两级存储器（2LM）引擎模块/逻辑140。“2LM引擎”是可以包括硬件和/或微代码扩展以支持两级主存储器100的逻辑构造。例如，2LM引擎140可以维护跟踪远存储器130的所有架构上可见元件的状态的完整标记表。例如，当CPU 110尝试访问主存储器100中的特定数据段时，2LM引擎140确定所述数据段是否被包括在近存储器120中；如果其不被包括在近存储器120中，则2LM引擎140在远存储器130中取出该数据段并且随后将该数据段写入到近存储器120（类似于高速缓存缺失）。要理解，因为近存储器120充当远存储器130的“高速缓存”，所以2LM引擎140可以进一步执行数据预取或本领域中已知的类似的高速缓存效率过程。

2LM引擎140可以管理远存储器130的其他方面。例如，在其中远存储器130包括非易失性存储器的实施例中，应理解诸如闪存之类的非易失性存储器经受归因于大量读取/写入的存储器段的退化。因此，2LM引擎140可以以对系统软件透明的方式执行包括磨损均衡、坏块避免等的功能。例如，执行磨损均衡逻辑可以包括从远存储器130中的具有相对低的擦除循环计数的洁净的未经映射段的自由池选择段。

要理解，近存储器120在大小上小于远存储器130，但是确切的比率可以基于例如预期的系统使用而变化。在该实施例中，要理解，因为远存储器130包括较密集、较低廉的非易失性存储器，所以可以使主存储器100低廉且高效地并且独立于系统中的DRAM（即近存储器120）的量增加。

在各种实施例中，存储器设备150中的存储器中的至少一些可以被配置为DIMM设备并且可以包括非易失性存储器，例如相变存储器（PCM）、三维交叉点存储器、电阻存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、诸如NAND或NOR之类的闪存、结合忆阻器技术的磁阻随机存取存储器（MRAM）存储器、自旋转移扭矩（STT）-MRAM。

图2A-2B是可以根据本文中讨论的各种实施例实现的非易失性存储器模块的示例性架构的示意性框图。更特别地，图2A描绘了可以根据本文中讨论的各种实施例实现的非易失性存储器模块的第一侧并且图2B描绘了第二侧。参考图2A-2B，在一些示例中，存储器模块200可以包括被定尺寸成适合在DIMM插槽内并且具有多个连接器或引脚212的卡210，所述多个连接器或引脚212被定位成提供与电子设备的电路板上的DIMM插槽中的对应引脚的电气接触。

存储器模块200可以进一步包括非易失性存储器组220A、220B、220C、220D，其可以在本文中共同由参考数字220指代。如上面描述的那样，存储器组220中的存储器中的至少一些可以配置为DIMM设备并且可以实现非易失性存储器，例如NAND（闪速）存储器、铁电随机存取存储器（FeRAM）、基于纳米线的非易失性存储器、结合忆阻器技术的存储器、诸如相变存储器（PCM）之类的三维（3D）交叉点存储器、自旋转移扭矩存储器（STT-RAM）或NAND闪存。

存储器模块200可以进一步包括可以对应于在图1中描绘的控制器142的介质控制器230、时钟232和功率管理控制器240。在一些示例中，功率管理控制器240可以被结合到与介质控制器240分离的集成电路器件（例如专用集成电路（ASIC））中。在其他示例中，功率管理控制器240可以被集成到介质控制器230中。

图3是可以根据本文中讨论的各种实施例实现的诸如存储器模块200之类的非易失性存储器模块200的电气架构的示意性框图。参考图3，在一些示例中，非易失性存储器模块200经由合适的主机连接器310耦合到主机设备。在一些示例中，主机连接器310提供包括在输入轨320上提供的12伏输入的电气连接。主机连接器310还可以向一个或多个闪存模块330和一个或多个存储器缓冲器332提供功率。

输入轨320上的电功率被提供给功率管理控制器240。在操作中，功率管理控制器240从输入功率轨320接收电功率并且经由输出功率轨322A-322J向非易失性存储器模块200的其他组件分配电功率，所述输出功率轨322A-322J可以在本文中共同由参考数字332指代。输出功率轨322向存储器模块200的包括存储器控制器230、时钟232和一个或多个非易失性存储器模块220的其他组件提供电功率。控制器240还向能量存储设备250提供功率。在一些示例中，能量存储设备250可以实现为一个或多个电容器、电池等。

如上面描述的那样，在一些实施例中，（一个或多个）存储器模块200中的控制器240实现存储器模块200中的功率管理操作。将参考图4和5A-5B来描述由控制器240和/或驱动162实现的操作。

首先参考图4，在操作410处，功率管理控制器240监视输入功率轨处的电压。在操作415处，控制器240确定输入功率总线处的电压是否满足最小阈值。如果电压不满足阈值，则控制器240继续监视输入轨。相比之下，如果在操作415处输入功率轨处的电压满足或超过阈值，则控制传到操作420并且控制器240发起上电序列。

在一些示例中，上电序列从输入功率轨320接收电功率（操作425）并且然后转换电功率且经由输出轨322将其分配给存储器模块200上的各种组件（操作430）。将电功率从输入电压转换成对于电功率被分配到的组件而言适当的电压。进一步地，在一些示例中，上电序列实现在对各种输出轨322上电中的延迟。输出延迟可以是可变的，使得电功率在第一延迟之后提供到第一输出功率轨，并且在第二延迟之后提供到第二输出功率轨，等等。在一些示例中，控制器240可以在相应输出轨322上提供恒定功率输出。在其他实施例中，控制器240可以在输出轨322中的一个或多个上生成变化的输出电压。

一旦上电序列完成，控制器240就进入其中其监视输入轨320上的功率状态的状态。如果在操作440处检测到功率故障条件，则控制传到操作445并且控制器240发起功率故障序列。相比之下，如果在操作440处没有检测到功率故障条件，则控制传到操作450并且控制器240监视功率重置条件。

如果在操作450处检测到功率重置条件，则控制传到操作455并且控制器发起功率重置序列。相比之下，如果在操作450处没有检测到功率重置条件，则控制回传到操作435。因此，操作435-455定义了控制器240依照其监视功率故障条件和/或功率重置条件的循环。

图5A是更详细地描述在功率故障监视和功率故障序列中涉及的操作的流程图。参考图5，在操作510处控制器监视功率输入轨320。在操作515处控制器240确定输入功率轨处的电压是否落至最小阈值（例如12V）以下达预定最小时间量（例如10毫秒（ms））。如果电压没有落至阈值以下达最小时间量，则控制器240继续监视输入轨。相比之下，如果在操作515处输入功率轨处的电压满足落至阈值以下达最小时间量，则控制传到操作520并且控制器240将去往控制器240的输入功率从输入功率轨320切换到能量仓库250。控制器240然后继续从所存储的能量汲取功率，同时其根据功率故障优先次序对存储器模块上的组件执行有序掉电，所述功率故障优先次序可以存储在控制器240上的或耦合到控制器240的存储器中。

图5B是更详细地描述了在功率重置监视和功率故障序列中涉及的操作的流程图。参考图5，在操作550处控制器240监视连接器212上的重置输入引脚。如果在操作555处控制器240未能检测到重置信号，则控制器240继续监视重置输入引脚。相比之下，如果在操作555处控制器240检测到重置信号，则控制传到操作560并且控制器240将去往控制器240的输入功率从输入功率轨320切换到能量仓库250。控制器240然后继续从所存储的能量汲取功率，同时其根据功率故障优先次序对存储器模块上的组件执行有序掉电，所述功率故障优先次序可以存储在控制器240上的或耦合到控制器240的存储器中。

如上面描述的那样，在一些实施例中，电子设备可以具体化为计算机系统。图6图示了根据本发明的实施例的计算系统600的框图。计算系统600可以包括经由互连网络（或总线）604通信的一个或多个中央处理单元（CPU）602或处理器。处理器602可以包括通用处理器、网络处理器（其处理通过计算机网络603传送的数据），或其他类型的处理器（包括精简指令集计算机（RISC）处理器或复杂指令集计算机（CISC））。而且，处理器602可以具有单核或多核设计。具有多核设计的处理器602可以在同一集成电路（IC）管芯上集成不同类型的处理器核。而且，具有多核设计的处理器602可以实现为对称或非对称多处理器。在实施例中，处理器602中的一个或多个可以与图1的处理器102相同或类似。例如，处理器602中的一个或多个可以包括参考图1-3讨论的控制单元120。而且，参考图3-5讨论的操作可以由系统600的一个或多个组件执行。

芯片组606还可以与互连网络604通信。芯片组606可以包括存储器控制中枢（MCH）608。MCH 608可以包括与存储器612（其可以与图1的存储器130相同或类似）通信的存储器控制器610。存储器412可以存储数据，包括指令序列，所述数据可以由CPU 602或计算系统600中包括的任何其他设备执行。在本发明的一个实施例中，存储器612可以包括一个或多个易失性存储（或存储器）设备，诸如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）或其他类型的存储设备。还可以利用非易失性存储器，诸如硬盘。附加设备可以经由互连网络604进行通信，所述附加设备诸如多个CPU和/或多个系统存储器。

MCH 608还可以包括与显示设备616通信的图形接口614。在本发明的一个实施例中，图形接口614可以经由加速图形端口（AGP）与显示设备616通信。在本发明的实施例中，显示器616（诸如平板显示器）可以通过例如信号转换器与图形接口614通信，所述信号转换器将存储在诸如视频存储器或系统存储器之类的存储设备中的图像的数字表示转化成由显示器616解释和显示的显示信号。由显示设备产生的显示信号可以在由显示器616解释并且随后在显示器616上显示之前经过各种控制设备。

中枢接口618可以允许MCH 608和输入/输出控制中枢（ICH）620进行通信。ICH 620可以提供到与计算系统600通信的（一个或多个）I/O设备的接口。ICH 620可以通过外围桥接器（或控制器）624与总线622通信，所述外围桥接器（或控制器）624诸如外围组件互连（PCI）桥接器、通用串行总线（USB）控制器或其他类型的外围桥接器或控制器。桥接器624可以提供CPU 602与外围设备之间的数据路径。可以利用其他类型的拓扑。而且，多个总线可以例如通过多个桥接器或控制器与ICH 620通信。而且，在本发明的各种实施例中，与ICH 620通信的其他外围设备可以包括集成驱动电子设备（IDE）或（一个或多个）小型计算机系统接口（SCSI）硬盘驱动器、（一个或多个）USB端口、键盘、鼠标、（一个或多个）并行端口、（一个或多个）串行端口、（一个或多个）软盘驱动器、数字输出支持（例如数字视频接口（DVI））或其他设备。

总线622可以与音频设备626、一个或多个盘驱动器628和网络接口设备630（其与计算机网络603通信）通信。其他设备可以经由总线622进行通信。而且，在本发明的一些实施例中，各种组件（诸如网络接口设备630）可以与MCH 608通信。此外，处理器602和本文中讨论的一个或多个其他组件可以组合以形成单个芯片（例如以提供片上系统（SOC））。此外，在本发明的其他实施例中，图形加速器616可以被包括在MCH 608内。

此外，计算系统600可以包括易失性和/或非易失性存储器（或储存器）。例如，非易失性存储器可以包括以下中的一个或多个：只读存储器（ROM）、可编程ROM（PROM）、可擦除PROM（EPROM）、电EPROM（EEPROM）、盘驱动器（例如628）、软盘、致密盘ROM（CD-ROM）、数字多功能盘（DVD）、闪存、磁光盘或能够存储电子数据（例如，包括指令）的其他类型的非易失性机器可读介质。

图7图示了根据本发明的实施例的计算系统700的框图。系统700可以包括一个或多个处理器702-1至702-N（在本文中一般称为“多个处理器702”或“处理器702”）。多个处理器702可以经由互连网络或总线704进行通信。每个处理器可以包括各种组件，为了清楚起见仅参考处理器702-1讨论其中的一些。相应地，其余的处理器702-2至702-N中的每个可以包括参考处理器702-1讨论的相同或类似的组件。

在实施例中，处理器702-1可以包括一个或多个处理器核706-1至706-N（在本文中称为“多个核706”或更一般地称为“核706”）、共享高速缓存708、路由器710和/或处理器控制逻辑或单元720。处理器核706可以在单个集成电路（IC）芯片上实现。而且，芯片可以包括一个或多个共享和/或私有的高速缓存（诸如高速缓存708）、总线或互连（诸如总线或互连网络712）、存储器控制器或其他组件。

在一个实施例中，路由器710可以用于在处理器702-1和/或系统700的各种组件之间进行通信。而且，处理器702-1可以包括不止一个路由器710。此外，许多路由器710可以在通信中以使能处理器702-1的内部或外部的各种组件之间的数据路由。

共享高速缓存708可以存储被处理器702-1的一个或多个组件（诸如核706）利用的数据（例如包括指令）。例如，共享高速缓存708可以在本地缓存在存储器714中存储的数据用于由处理器702的组件更快地访问。在实施例中，高速缓存708可以包括中级高速缓存（诸如2级（L2）、3级（L3）、4级（L4）或其他级高速缓存）、末级高速缓存（LLC）和/或其组合。而且，处理器702-1的各种组件可以直接地、通过总线（例如总线712）和/或存储器控制器或中枢与共享高速缓存708通信。如图7中所示，在一些实施例中，核706中的一个或多个可以包括1级（L1）高速缓存716-1（在本文中一般称为“L1高速缓存716”）。在一个实施例中，控制单元720可以包括实现上面参考图2中的存储器控制器122描述的操作的逻辑。

图8图示了根据本发明的实施例的计算系统的处理器核706和其他组件的部分的框图。在一个实施例中，图8中示出的箭头图示了指令通过核706的流动方向。一个或多个处理器核（诸如处理器核706）可以在单个集成电路芯片（或管芯）上实现，诸如参考图7所讨论的那样。而且，芯片可以包括一个或多个共享和/或私有的高速缓存（例如图7的高速缓存708）、互连（例如图7的互连704和/或112）、控制单元、存储器控制器或其他组件。

如图8中图示的那样，处理器核706可以包括取出单元802以取出供核706执行的指令（包括具有条件分支的指令）。可以从诸如存储器714之类的任何存储设备取出该指令。核706还可以包括解码单元804以对所取出的指令解码。例如，解码单元804可以将所取出的指令解码成多个uop（微操作）。

此外，核706可以包括调度单元806。调度单元806可以执行与存储（例如从解码单元804接收的）经解码的指令相关联的各种操作，直到指令准备好用于分派为止，例如直到经解码的指令的所有源值变得可用为止。在一个实施例中，调度单元806可以向执行单元808调度和/或发出（或分派）经解码的指令以用于执行。执行单元808可以在所分派的指令被（例如通过解码单元804）解码并且（例如通过调度单元806）分派之后执行所分派的指令。在实施例中，执行单元808可以包括不止一个执行单元。执行单元808还可以执行各种算术操作，诸如加法、减法、乘法和/或除法，并且可以包括一个或多个算术逻辑单元（ALU）。在实施例中，（未示出的）协处理器可以结合执行单元808执行各种算术操作。

进一步地，执行单元808可以无序地执行指令。因而，在一个实施例中，处理器核706可以是无序处理器核。核706还可以包括引退单元810。引退单元810可以在已执行的指令被提交之后引退它们。在实施例中，已执行的指令的引退可以导致根据指令的执行提交处理器状态、由指令使用的物理寄存器被解除分配等。

核706还可以包括总线单元714以使能经由一个或多个总线（例如总线804和/或812）的处理器核706的组件与其他组件（诸如参考图8讨论的组件）之间的通信。核706还可以包括一个或多个寄存器816以存储由核706的各种组件访问的数据（诸如与功率消耗状态设置相关的值）。

此外，即使图7图示了控制单元720经由互连812耦合到核706，但是在各种实施例中控制单元720可以位于其他地方（诸如在核706内部）、经由总线704耦合到核等。

在一些实施例中，本文中讨论的组件中的一个或多个可以具体化为片上系统（SOC）设备。图9图示了根据实施例的SOC封装的框图。如图9中图示的那样，SOC 902包括一个或多个中央处理单元（CPU）核920、一个或多个图形处理器单元（GPU）核930、输入/输出（I/O）接口940和存储器控制器942。SOC封装902的各种组件可以耦合到互连或总线，诸如在本文中参考其他图讨论的那样。而且，SOC封装902可以包括更多或更少的组件，诸如在本文中参考其他图讨论的那些。进一步地，SOC封装902的每个组件可以包括一个或多个其他组件，例如如参考本文中的其他图所讨论的那样。在一个实施例中，在一个或多个集成电路（IC）管芯上提供SOC封装902（及其组件），例如所述管芯被封装到单个半导体器件中。

如图9中图示的那样，SOC封装902经由存储器控制器942耦合到存储器960（其可以与在本文中参考其他图讨论的存储器类似或相同）。在实施例中，可以在SOC封装902上集成存储器960（或其一部分）。

I/O接口940可以例如经由诸如在本文中参考其他图所讨论的互连和/或总线耦合到一个或多个I/O设备970。（一个或多个）I/O设备970可以包括以下中的一个或多个：键盘、鼠标、触摸垫、显示器、图像/视频捕获设备（诸如相机或摄像机/录像机）、触摸屏、扬声器等。

图10图示了根据本发明的实施例的以点对点（PtP）配置来布置的计算系统1000。特别地，图10示出其中处理器、存储器和输入/输出设备通过多个点对点接口互连的系统。参考图2讨论的操作可以由系统1000的一个或多个组件执行。

如图10中图示的那样，系统100可以包括若干处理器，为了清楚起见仅示出其中的两个——处理器1002和1004。处理器1002和1004可以每个包括本地存储器控制器中枢（MCH）1006和1008以使能与存储器1010和1012的通信。在一些实施例中，MCH 1006和1008可以包括图1的存储器控制器120和/或逻辑125。

在实施例中，处理器1002和1004可以是参考图7讨论的处理器702中的一个。处理器1002和1004可以分别使用PtP接口电路1016和1018经由点对点（PtP）接口1014来交换数据。而且，处理器1002和1004可以每个使用点对点接口电路1026、1028、1030和1032经由单独的PtP接口1022和1024与芯片组1020交换数据。芯片组1020可以进一步例如使用PtP接口电路1037经由高性能图形接口1036与高性能图形电路1034交换数据。

如图10中所示，图1的核106和/或高速缓存108中的一个或多个可以位于处理器1004内。然而，其他示例可以存在于图10的系统1000内的其他电路、逻辑单元或器件中。进一步地，可以使其他示例分布遍及图10中图示的若干电路、逻辑单元或器件。

芯片组1020可以使用PtP接口电路1041与总线1040通信。总线1040可以具有与其通信的一个或多个设备，诸如总线桥接器1042和I/O设备1043。经由总线1044，总线桥接器1043可以与其他设备通信，所述其他设备诸如键盘/鼠标1045、通信设备1046（诸如调制解调器、网络接口设备或可以与计算机网络1003通信的其他通信设备）、音频I/O设备和/或数据存储设备1048。数据存储设备1048（其可以是硬盘驱动器或基于NAND闪存的固态驱动器）可以存储可以由处理器1004执行的代码1049。

以下示例关于进一步示例。

示例1是一种存储器模块，其包括非易失性存储器、到易失性存储器总线的接口、用以从主机平台接收功率的至少一个输入功率轨以及控制器，所述控制器包括逻辑，其至少部分地包括硬件逻辑，用以将来自输入功率轨的功率从输入电压转换成不同于输入电压的至少一个输出电压。

在示例2中，示例1的主题可以可选地包括其中第一张力螺钉调整第一轴与第一套管之间的张力的布置。

在示例3中，示例1-2中的任一个的主题可以可选地包括双数据速率同步动态随机存取存储器（DDRx-SDRAM）总线、DDR SDRAM总线或DDR4 SDRAM总线。

在示例4中，示例1-3中的任一个的主题可以可选地包括如下布置：其中控制器包括逻辑，其至少部分地包括硬件逻辑，用以使第一输出轨或第二输出轨中的至少一个上的输出电压变化。

在示例5中，示例1-4中的任一个的主题可以可选地包括如下布置：其中控制器包括逻辑，其至少部分地包括硬件逻辑，用以在输入功率轨处的从主机平台接收到的功率达到阈值电压时在存储器模块上发起上电序列。

在示例6中，示例1-5中的任一个的主题可以可选地包括其中上电序列实现将功率提供到第一输出轨之前的第一延迟和将功率提供到第二输出轨之前的第二延迟的布置。

在示例7中，示例1-6中的任一个的主题可以可选地包括耦合到存储器模块的能量存储设备。

在示例8中，示例1-7中的任一个的主题可以可选地包括其中控制器包括检测功率故障条件并且响应于功率故障条件来实现功率故障序列的逻辑的布置。

在示例9中，示例1-8中的任一个的主题可以可选地包括其中功率故障序列从用以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电的布置。

在示例10中，示例1-9中的任一个的主题可以可选地包括其中控制器包括检测功率重置信号并且响应于功率重置信号来实现功率重置序列的逻辑的布置。

在示例11中，示例1-10中的任一个的主题可以可选地包括其中功率重置序列从用以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电的布置。

示例12是一种电子设备，其包括用以执行操作系统和至少一个应用的处理器、存储器模块，所述存储器模块包括非易失性存储器、到易失性存储器总线的接口、用以从主机平台接收功率的至少一个输入功率轨以及控制器，所述控制器包括逻辑，其至少部分地包括硬件逻辑，用以将来自输入功率轨的功率从输入电压转换成不同于输入电压的至少一个输出电压。

在示例13中，示例12的主题可以可选地包括其中第一张力螺钉调整第一轴与第一套管之间的张力的布置。

在示例14中，示例12-13中的任一个的主题可以可选地包括双数据速率同步动态随机存取存储器（DDRx-SDRAM）总线、DDR SDRAM总线或DDR4 SDRAM总线。

在示例15中，示例12-14中的任一个的主题可以可选地包括如下布置：其中控制器包括逻辑，其至少部分地包括硬件逻辑，用以使第一输出轨或第二输出轨中的至少一个上的输出电压变化。

在示例16中，示例12-14中的任一个的主题可以可选地包括如下布置：其中控制器包括逻辑，其至少部分地包括硬件逻辑，用以在输入功率轨处的从主机平台接收到的功率达到阈值电压时在存储器模块上发起上电序列。

在示例17中，示例12-16中的任一个的主题可以可选地包括其中上电序列实现将功率提供到第一输出轨之前的第一延迟和将功率提供到第二输出轨之前的第二延迟的布置。

在示例18中，示例12-17中的任一个的主题可以可选地包括耦合到存储器模块的能量存储设备。

在示例19中，示例12-18中的任一个的主题可以可选地包括其中控制器包括检测功率故障条件并且响应于功率故障条件来实现功率故障序列的逻辑的布置。

在示例20中，示例12-19中的任一个的主题可以可选地包括其中功率故障序列从用以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电的布置。

在示例21中，示例12-20中的任一个的主题可以可选地包括其中控制器包括检测功率重置信号并且响应于功率重置信号来实现功率重置序列的逻辑的布置。

在示例22中，示例12-21中的任一个的主题可以可选地包括其中功率重置序列从用以提供功率的耦合到存储器模块的至少一个能量仓库汲取功率以使能存储器模块上的一个或多个组件的有序掉电的布置。

在本发明的各种实施例中，在本文中例如参考图4-5讨论的操作可以实现为硬件（例如电路）、软件、固件、微代码或它们的组合，其可以被提供为例如包括有形（例如非暂时性）机器可读或计算机可读介质的计算机程序产品，所述介质具有存储在其上的用于对计算机编程以执行本文中讨论的过程的指令（或软件过程）。而且，作为示例，术语“逻辑”可以包括，软件、硬件或软件和硬件的组合。机器可读介质可以包括诸如本文中讨论的那些存储设备之类的存储设备。

在本说明书中对“一个实施例”或“一实施例”的引用意味着结合实施例描述的特定特征、结构或特性可以被包括在至少一个实现中。短语“在一个实施例中”在本说明书中的各种位置中的出现可能或可能不都指代同一实施例。

而且，在说明书和权利要求书中，可以使用术语“耦合”和“连接”连同其派生词。在本发明的一些实施例中，“连接”可以用于指示两个或更多元件与彼此直接物理或电气接触。“耦合”可以意味着两个或更多元件直接物理或电气接触。然而，“耦合”还可以意味着两个或更多元件可以不与彼此直接接触，但是仍可以与彼此协作或交互。

因此，尽管已经以特定于结构特征和/或方法动作的语言描述了本发明的实施例，但是要理解，所要求保护的主题可以不限于所描述的特定特征或动作。相反，特定特征和动作被作为实现所要求保护的主题的样本形式而公开。