单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法及显示装置与流程

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单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法及显示装置与流程

本发明涉及单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法及显示装置。

本申请根据2014年10月28日在日本申请的特愿2014-219622号主张优先权,将其内容引用于此。



背景技术:

近年,移动电话等移动设备的显示器的高清晰化及窄边框化迅速发展,许多分辨率超过400ppi(pixelperinch:每英寸像素)的设备被商品化。作为实现这些产品的关键技术,采用在玻璃基板上形成驱动电路的所谓单片电路技术。另外,作为这些背板(电路基板),开始使用基于采用了氧化铟镓锌(in-ga-zn-o类半导体;包含铟(in)、镓(ga)、锌(zn)及氧(o)的氧化物半导体)等氧化物半导体的tft(thinfilmtransistor;薄膜晶体管)的电路。

众所周知,利用所述的单片电路技术形成的驱动电路存在tft的阈值电压随着时间经过和温度而变化的情况。特别是在扫描线驱动电路所采用的移位寄存器电路中,存在如下问题。

移位寄存器电路利用自举将驱动扫描线的输出用tft的栅极升压至高电压并进行动作。为了对输出用tft的栅极电极预充电且不会在增益时漏电,而将二极管连接的tft用作置位用tft。采用二极管连接的置位用tft时,输出用tft的预充电电压达到下降了tft的阈值电压量的值。

采用了氧化铟镓锌等氧化物半导体的tft具有通过对栅极电极施加的电压应力而使阈值电压变动的特性,因此,随着时间经过特性逐渐劣化,由二极管连接构成的置位用tft所形成的输出用tft的栅极电极的预充电电压相应地降低。预充电电压逐渐降低,则通过自举升压的电压也降低,输出用tft的驱动力降低,输出波形存在失真的情况,若进一步劣化,则输出电压降低,移位寄存器动作变得不稳定。

另外,扫描线驱动电路需要具有能够在正方向和反方向之间切换并在双向进行移位动作的双向扫描功能的移位寄存器。例如,这是因为,扫描线驱动电路通过在反方向进行移位动作,容易使显示于显示部的图像的上下反转。

专利文献1中记载了这样能够进行双向移位动作的移位寄存器电路的一例。专利文献1的图2记载的移位寄存器电路的各级(以下,包含本发明的实施方式,称为“单位移位寄存器电路”)具备输出用tft(t1)、置位用tft(t2)、复位用tft(t3)、置位用tft(t4)、复位用tft(t5)。t2的漏极端子和源极端子采用二极管连接,与前一级的输出连接,源极端子与t1的栅极端子连接。t3的漏极端子与t1的栅极端子连接,栅极端子与后级的输出连接,源极端子与vss(电源电压vss)端子连接。t4的漏极端子和源极端子二极管连接,与后级的输出连接,源极端子与t1的栅极端子连接。t5的漏极端子与t1的栅极端子连接,栅极端子与前一级的输出连接,源极端子与vss端子连接。具有这样的结构的单位移位寄存器电路作为移位寄存器电路,在正方向(从前级向后级的方向)的移位动作中,t2进行对t1的栅极端子预充电(充电)的置位动作,t3进行对t1的栅极端子下拉(放电)的复位动作。另一方面,在反方向(从后级向前级的方向)的移位动作中,t4进行对t1的栅极端子预充电的置位动作,t5进行对t1的栅极端子下拉的复位动作。专利文献1记载的单位移位寄存器电路中,通过利用这样的构成,不采用扫描顺序切换用的选择信号就能够进行栅极总线的扫描顺序的切换。

现有技术文献

专利文献

专利文献1:日本专利特表2001-506044号公报



技术实现要素:

发明所要解决的技术问题

但是,专利文献1记载的单位移位寄存器电路中,置位用tft(t2)、置位用tft(t4)二极管连接,因此,输出用tft的预充电电压下降了置位用tft的阈值电压量,因此,存在特性逐渐劣化的问题。

另外,为了能够进行双向的移位动作中的切换动作,需要二组置位用tft和复位用tft,存在电路元件数增加的问题。

本发明提供了能够以较少的电路元件数减小特性劣化的影响的可双向进行移位动作的单位移位寄存器电路、移位寄存器电路、单位移位寄存器电路的控制方法及显示装置。

解决技术问题所采用的技术方案

本发明的单位移位寄存器电路,是构成移位寄存器电路的各级的单位移位寄存器电路,其特征在于,包括:第1晶体管,该第1晶体管具有第1栅极端子、第1源极端子及第1漏极端子,向所述第1漏极端子输入规定的时钟信号,从所述第1源极端子输出输出信号;第2晶体管,该第2晶体管具有第2栅极端子、第2源极端子及第2漏极端子,作为所述第2源极端子与所述第1晶体管的所述第1栅极端子相连接的晶体管,向所述第2漏极端子输入第1输入信号,向所述第2栅极端子输入第2输入信号;以及第3晶体管,该第3晶体管具有第3栅极端子、第3源极端子及第3漏极端子,作为所述第3源极端子与所述第1晶体管的所述第1栅极端子相连接的晶体管,向所述第3漏极端子输入第3输入信号,向所述第3栅极端子输入第4输入信号,正方向的移位动作中,在对所述第1晶体管的所述第1栅极端子进行充电时,向所述第2栅极端子输入电压变得比所述第1输入信号的电压高的所述第2输入信号,在使所述第1晶体管的所述第1栅极端子放电时,向所述第3栅极端子输入电压变得比所述第3输入信号的电压高的所述第4输入信号,反方向的移位动作中,在对所述第1晶体管的所述第1栅极端子进行充电时,向所述第3栅极端子输入电压变得比所述第3输入信号的电压高的所述第4输入信号,在使所述第1晶体管的所述第1栅极端子放电时,向所述第2栅极端子输入电压变得比所述第1输入信号的电压高的所述第2输入信号。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述第1输入信号是所述单位移位寄存器电路的前一级的单位移位寄存器电路的输出信号,所述第2输入信号是所述单位移位寄存器电路的再前级的单位移位寄存器电路的第1晶体管的所述第1栅极端子的信号,所述第3输入信号是所述单位移位寄存器电路的后一级的单位移位寄存器电路的输出信号,所述第4输入信号是所述单位移位寄存器电路的再后级的单位移位寄存器电路的第1晶体管的所述第1栅极端子的信号。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述第1输入信号在正方向的移位动作中,所述时钟信号是指周期向后偏移四分之一周期的时钟信号,在反方向的移位动作中,所述时钟信号是指周期向前偏移四分之一周期的时钟信号,所述第2输入信号是所述单位移位寄存器电路的再前级的单位移位寄存器电路的第1晶体管的所述第1栅极端子的信号,所述第3输入信号在正方向的移位动作中,所述时钟信号是指周期向前偏移四分之一周期的时钟信号,在反方向的移位动作中,所述时钟信号是指周期向后偏移四分之一周期的时钟信号,所述第4输入信号是所述单位移位寄存器电路的再后级的单位移位寄存器电路的第1晶体管的所述第1栅极端子的信号。

另外,本发明的其他单位移位寄存器电路,其特征在于,正方向的移位动作中,在所述第2晶体管对所述第1晶体管的所述第1栅极端子充电时,所述第1输入信号及所述第2输入信号上升,对所述第1栅极端子充电后,在所述第1输入信号的电压下降之前所述第2输入信号的电压下降,反方向的移位动作中,在所述第3晶体管对所述第1晶体管的所述第1栅极端子充电时,所述第3输入信号及所述第4输入信号上升,对所述第1栅极端子充电后,在所述第3输入信号的电压下降之前所述第4输入信号的电压下降。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述第1晶体管通过由所述第1源极端子和所述第1栅极端子之间的寄生电容来充电的电压使所述第1栅极端子的电压升压的自举动作,使所述输出信号升压。

另外,本发明的其他单位移位寄存器电路,其特征在于,正方向的移位动作中,在所述第3晶体管使所述第1晶体管的所述第1栅极端子放电时,所述第3输入信号及所述第4输入信号上升,使所述第1栅极端子放电后,在所述第4输入信号的电压下降之前所述第3输入信号的电压下降,反方向的移位动作中,在所述第2晶体管使所述第1晶体管的所述第1栅极端子放电时,所述第1输入信号及所述第2输入信号上升,使所述第1栅极端子放电后,在所述第2输入信号的电压下降之前所述第1输入信号的电压下降。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:连接在所述第1晶体管的所述第1栅极端子和所述第1源极端子之间的电容元件。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:根据所述时钟信号的逆相位的时钟信号对所述单位移位寄存器电路的输出信号进行下拉的下拉电路。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:根据所述时钟信号将所述第1晶体管的所述第1栅极端子和所述第1源极端子连接的晶体管。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:根据所述第1栅极端子的电压将所述第1晶体管的所述第1栅极端子进行下拉的下拉电路。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述下拉电路具有以所述第1栅极端子作为输入的逆变器电路,和向栅极输入该逆变器电路的输出且漏极端子与该第1栅极连接的晶体管,根据该第1栅极端子的电压将该第1栅极端子进行下拉。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:根据所述时钟信号的相反相位的时钟信号和该第1栅极端子的电压将所述第1晶体管的所述第1栅极端子进行下拉的下拉电路。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述下拉电路具有:所述时钟信号及相反相位的时钟信号的推挽电路;向栅极端子输入下拉该推挽电路的输出节点的所述第1栅极端子的晶体管;以及向栅极输入该推挽电路的输出节点,且漏极端子与该第1栅极连接的晶体管,根据该第1栅极端子的电压下拉该第1栅极端子。

另外,本发明的其他单位移位寄存器电路,包括:与所述第2晶体管并联连接且向栅极输入时钟信号的晶体管,该时钟信号是指在正方向的移位动作中周期向后偏移四分之一周期而在反方向的移位动作中周期向前偏移四分之一周期的时钟信号;以及与所述第3晶体管并联连接且向栅极输入时钟信号的晶体管,该时钟信号是指在正方向的移位动作中周期向后偏移四分之一周期而在反方向的移位动作中周期向前偏移四分之一周期的时钟信号。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:根据规定的清零信号对所述单位移位寄存器电路的输出信号和所述第1晶体管的所述第1栅极端子进行下拉的下拉电路。

另外,本发明的其他单位移位寄存器电路,其特征在于,与所述第1晶体管的栅极端子相连接的晶体管由级联连接的多个晶体管构成。

另外,本发明的其他单位移位寄存器电路,其特征在于,包括:根据所述时钟信号的逆相位的时钟信号,相对于所述时钟信号对所述单位移位寄存器电路的输出信号进行下拉的下拉电路。

另外,本发明的其他单位移位寄存器电路,其特征在于,至少所述第1晶体管、所述第2晶体管及所述第3晶体管在半导体层包含氧化物半导体。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述氧化物半导体是氧化铟镓锌(in-ga-zn-o类半导体;包含铟(in)、镓(ga)、锌(zn)及氧(o)的氧化物半导体)。

另外,本发明的其他单位移位寄存器电路,其特征在于,所述氧化物半导体具有结晶性。

另外,本发明的移位寄存器电路,其特征在于,是将所述单位移位寄存器电路多级连接而成。

另外,本发明的其他移位寄存器电路,其特征在于,4相时钟信号使周期依次偏移四分之一周期并依次输入至各级的所述单位移位寄存器电路,作为所述时钟信号。

另外,本发明的其他移位寄存器电路,其特征在于,对于各级的所述单位移位寄存器电路,在正方向的移位动作和反方向的移位动作中,将输入所述时钟信号的顺序、和输入所述第2输入信号与所述第4输入信号的顺序进行交换。

另外,本发明的单位移位寄存器电路的控制方法,是构成移位寄存器电路的各级的单位移位寄存器电路的控制方法,其特征在于,所述单位移位寄存器电路包括:第1晶体管,该第1晶体管具有第1栅极端子、第1源极端子及第1漏极端子,向所述第1漏极端子输入规定的时钟信号,从所述第1源极端子输出输出信号;第2晶体管,该第2晶体管具有第2栅极端子、第2源极端子及第2漏极端子,作为所述第2源极端子与所述第1晶体管的所述第1栅极端子相连接的晶体管,向所述第2漏极端子输入第1输入信号,向所述第2栅极端子输入第2输入信号;以及第3晶体管,该第3晶体管具有第3栅极端子、第3源极端子及第3漏极端子,作为所述第3源极端子与所述第1晶体管的所述第1栅极端子相连接的晶体管,向所述第3漏极端子输入第3输入信号,向所述第3栅极端子输入第4输入信号,正方向的移位动作中,在对所述第1晶体管的所述第1栅极端子充电时,向所述第2栅极端子输入电压变得比所述第1输入信号的电压高的所述第2输入信号,在使所述第1晶体管的所述第1栅极端子放电时,向所述第3栅极端子输入电压变得比所述第3输入信号的电压高的所述第4输入信号,反方向的移位动作中,在对所述第1晶体管的所述第1栅极端子充电时,向所述第3栅极端子输入电压变得比所述第3输入信号的电压高的所述第4输入信号,在使所述第1晶体管的所述第1栅极端子放电时,向所述第2栅极端子输入电压变得比所述第1输入信号的电压高的所述第2输入信号。

另外,本发明的显示装置,其特征在于,包括:多个像素,连接所述多个像素的多根扫描线,以及构成移位寄存器电路的各级的多个单位移位寄存器电路,所述多个单位移位寄存器电路分别包括:第1晶体管,该第1晶体管具有第1栅极端子、第1源极端子及第1漏极端子,向所述第1漏极端子输入规定的时钟信号,从所述第1源极端子输出输出信号;第2晶体管,该第2晶体管具有第2栅极端子、第2源极端子及第2漏极端子,作为所述第2源极端子与所述第1晶体管的所述第1栅极端子相连接的晶体管,向所述第2漏极端子输入第1输入信号,向所述第2栅极端子输入第2输入信号;以及第3晶体管,该第3晶体管具有第3栅极端子、第3源极端子及第3漏极端子,作为所述第3源极端子与所述第1晶体管的所述第1栅极端子相连接的晶体管,向所述第3漏极端子输入第3输入信号,向所述第3栅极端子输入第4输入信号的,正方向的移位动作中,在对所述第1晶体管所述第1栅极端子充电时,向所述第2栅极端子输入电压变得比所述第1输入信号的电压高的所述第2输入信号,在使所述第1晶体管的所述第1栅极端子放电时,向所述第3栅极端子输入电压变得比所述第3输入信号的电压高的所述第4输入信号,反方向的移位动作中,在对所述第1晶体管的所述第1栅极端子充电时,向所述第3栅极端子输入电压变得比所述第3输入信号的电压高的所述第4输入信号,在使所述第1晶体管的所述第1栅极端子放电时,向所述第2栅极端子输入电压变得比所述第1输入信号的电压高的所述第2输入信号。

发明效果

根据本发明,使单位移位寄存器电路进行正方向移位动作时,能够将第2晶体管设为置位用晶体管,将第3晶体管设为复位用晶体管,进行反方向移位动作时,能够将第3晶体管设为置位用晶体管,将第2晶体管设为复位用晶体管。另外,使正方向移位动作时,通过向成为置位用晶体管的第2晶体管的第2源极端子和第2栅极端子输入不同的第1输入信号和第2输入信号(其中,第1输入信号的电压<第2输入信号的电压),从而能够对输出用晶体管即第1晶体管的第1栅极端子充电(即预充电)。另外,使反方向移位动作时,通过向成为置位用晶体管的第3晶体管的第3源极端子和第3栅极端子输入不同的第3输入信号和第4输入信号(其中,第3输入信号的电压<第4输入信号的电压),从而能够向输出用晶体管即第1晶体管的第1栅极端子充电。该情况下,第2输入信号或第4输入信号能够采用例如其他单位移位寄存器电路的输出用晶体管的第1栅极端子的信号,因此,输出用晶体管的预充电电压不会使置位用晶体管的阈值电压的部分下降,从而能够减小特性劣化的影响。

另外,不需要为了能够进行双向的移位动作中的切换动作而具有二组置位用tft和复位用tft,因此能够减少电路元件数。由此,根据本发明的单位移位寄存器电路,可提供能够以较少电路元件数减小特性劣化的影响的可双向移位动作的单位移位寄存器电路。

附图说明

图1是表示本发明一个实施方式的液晶显示装置的结构例的示意图。

图2是表示本发明的移位寄存器电路的结构例(第1实施方式)的框图。

图3是表示本发明的单位移位寄存器电路的结构例(第1实施方式)的框图。

图4是图3所示的单位移位寄存器电路122(第1实施方式)的fwd方向的动作时序图。

图5是图3所示的单位移位寄存器电路122(第1实施方式)的bwd方向的动作时序图。

图6是用于说明本发明的单位移位寄存器电路122(第1实施方式)的效果的说明图。

图7是用于说明本发明的单位移位寄存器电路122(第1实施方式)的效果的其他说明图。

图8是表示单位移位寄存器电路122a的结构例(第2实施方式)的框图。

图9是图8所示的单位移位寄存器电路122a(第2实施方式)的动作时序图。

图10是表示本发明的单位移位寄存器电路122b的结构例(第3实施方式)的框图。

图11是图10所示的单位移位寄存器电路122b(第3实施方式)的动作时序图。

图12是表示本发明的单位移位寄存器电路122c的结构例(第4实施方式)的框图。

图13是图12所示的单位移位寄存器电路122c(第4实施方式)的动作时序图。

图14是表示本发明的移位寄存器电路的结构例(第5实施方式)的框图。

图15是表示图14所示的单位移位寄存器电路122d的结构例(第5实施方式)的框图。

图16是图15所示的单位移位寄存器电路122d(第5实施方式)的fwd方向的动作时序图。

图17是图15所示的单位移位寄存器电路122d(第5实施方式)的bwd方向的动作时序图。

图18是用于说明本发明的单位移位寄存器电路122d(第5实施方式)的效果的fwd方向的动作时序图。

图19是表示图18所示的动作时序图中(1)的期间的电压施加状态及其输入输出路径的图。

图20是表示图18所示的动作时序图中(2)的期间的电压施加状态及其输入输出路径的图。

图21是表示图18所示的动作时序图中(3)的期间的电压施加状态及其输入输出路径的图。

图22是表示图18所示的动作时序图中(4)的期间的电压施加状态及其输入输出路径的图。

图23是表示图18所示的动作时序图中(5)及(6)的期间的电压施加状态及其输入输出路径的图。

图24是用于说明本发明的单位移位寄存器电路122d(第5实施方式)的效果的其他的图。

图25是表示本发明的单位移位寄存器电路122e的结构例(第6实施方式)的框图。

图26是表示本发明的单位移位寄存器电路122f的结构例(第7实施方式)的框图。

图27是表示本发明的单位移位寄存器电路122g的结构例(第8实施方式)的框图。

图28是图27所示的单位移位寄存器电路122g(第8实施方式)的动作时序图。

图29是表示本发明的移位寄存器电路的结构例(第9实施方式)的框图。

图30是表示图29所示的单位移位寄存器电路122h的结构例

(第9实施方式)的框图。

图31是图30所示的单位移位寄存器电路122h(第9实施方式)的fwd方向的动作时序图。

图32是图30所示的单位移位寄存器电路122h(第9实施方式)的bwd方向的动作时序图。

图33是表示在半导体层包含氧化物半导体的tft的特性的一例的特性图(第10实施方式的说明图)。

具体实施方式

以下,参照图面说明本发明的实施方式。

〔第1实施方式〕

首先,用图1说明本发明实施方式的液晶显示装置的结构例。图1是表示本发明的一个实施方式的液晶显示装置的结构例的示意图。图1所示的有源矩阵型的液晶显示装置100包含:多根信号线sl1、sl2、…、slm,多根扫描线gl1、gl2、…、gln,以及与这多根信号线sl1、sl2、…、slm和多根扫描线gl1、gl2、…、gln(总称时设为gl)的交差点分别对应设置的多个像素部pix。这些像素部pix配置为矩阵状,构成显示区域110。各像素部pix包含:栅极端子与通过对应交差点的扫描线连接、并且源极端子与通过交差点的信号线连接的开关元件即薄膜晶体管(tft)114,以及一端与用于保持影像信号的共用基板tcom连接的像素电容115等。另外,在液晶显示装置100设有驱动信号线sl1、sl2、…、slm的信号线驱动电路130和驱动扫描线gl1、gl2、…、gln的扫描线驱动电路120。该扫描线驱动电路120具备移位寄存器电路121,并且移位寄存器电路121生成各扫描线gl1、gl2、…、gln的驱动信号。

接着,参照图2及图3,说明图1所示的移位寄存器电路121的结构例。图2是表示本发明的移位寄存器电路的结构例(第1实施方式)的框图。图2虽然示出了图1所示的移位寄存器电路121所包含的5个单位移位寄存器电路122及其输入输出信号线,但其个数只是例示。

图2所示的结构例中,移位寄存器电路121由级联连接(即多级连接)的多层(级)构成。构成各级的单位移位寄存器电路122具有时钟端子cka、时钟端子ckb、端子s、与晶体管t2的栅极端子连接的端子vs、输出端子out、与节点vc连接的端子vc、与晶体管t3的栅极端子连接的端子vr及端子r。另外,以下的记述中,将向各端子输入输出的信号名设为与端子名相同,或者将与各端子连接的节点名设为与端子名相同。图2中,与输出端子out、端子r、端子s连接的信号线gln-3、gln-2、gln-1、gln、gln+1、gln+2及gln+3对应于图1所示的多根扫描线gl中连续排列的7根扫描线。另外,“n-3”、“n”等下标表示输出其的单位移位寄存器电路122的“级数”。图2所示的例子中,将中央的单位移位寄存器电路122设为n级,上两个单位移位寄存器电路122从上到下依次设为n-2级及n-1级,下两个单位移位寄存器电路122从上到下依次设为n+1级及n+2级。另外,相对于n级,n-2级及n-1级分别称为再前级(或两级前)及前一级,n+1级及n+2级分别称为后一级、再后级。另外,n+1级、n+2级等总称为n级的后级。另外,vcn-4、vcn-3、vcn-2、vcn-1、vcn、vcn+1、vcn+2、vcn+3及vcn+4分别是n-4、n-3、n-2、n-1、n、n+1、n+2、n+3及n+4级的单位移位寄存器电路122的端子vc的输出信号。另外,作为能够进行双向的移位动作的单位移位寄存器电路122,将从前级向后级的方向的移位动作称为正方向(fwd)的动作,从后级向前级的方向的移位动作称为反方向(bwd)的动作。

第n级的单位移位寄存器电路122中,作为第n级的端子s的输入信号即信号s输入前一级的输出gln-1,作为第n级的端子vs的输入信号即信号vs输入再前级的输出vcn-2,作为第n级的端子r的输入信号即信号r输入后一级的输出gln+1,作为第n级的端子vr的输入信号即信号vr输入再后级的输出vcn+2。

向时钟端子cka输入的时钟信号cka(规定的时钟信号)、向时钟端子ckb输入的时钟信号ckb是4相时钟信号,每隔单位移位寄存器电路122的4级,按照cka=ck1及ckb=ck3、cka=ck2及ckb=ck4、cka=ck3及ckb=ck1、cka=ck4及ckb=ck2、cka=ck1及ckb=ck3、cka=ck2及ckb=ck4、…的顺序连接。这里,时钟信号cka和时钟信号ckb是互为反相的时钟信号。

图3是表示本发明的单位移位寄存器电路的结构例(第1实施方式)的框图。

如图3所示,单位移位寄存器电路122由与驱动各扫描线的gl(out)连接的tftt1(以下,称为“晶体管t1”或简称为“t1”(其他tft也同样))及t4、和与t1的栅极端子即节点vc连接的晶体管t2及t3构成。t2的栅极端子与信号vs连接,t2的漏极端子与信号s连接。另外,t3的栅极端子与信号vr连接,t3的漏极端子与信号r连接。另外,晶体管t1至t4是n沟道型tft(薄膜晶体管)。

t1是用于向输出端子out输出脉冲信号的输出晶体管。t1的漏极端子(第1漏极端子)与时钟端子cka连接,栅极端子(第1栅极端子)与节点vc连接,源极端子(第1源极端子)与输出端子out连接。t1利用由图3所示的向源极端子和栅极端子间的电容cbst(电容元件)充电的电压,通过使栅极电压升压的自举动作,进行使输出信号out升压的动作。另外,电容cbst可以是寄生电容,也可以是设于源极端子和栅极端子间的电容。源极端子和栅极端子间的电容cbst起到自举动作时的上扬电容的作用。从而,上扬效率上升,能够提高驱动力。另外,在非选择动作时,起到稳定节点vc的电位的作用(即防止振荡),利用cka的脉冲进行耦合从而能够防止节点vc上浮。

t2的栅极端子(第2栅极端子)与端子vs连接,漏极端子(第2漏极端子)与端子s连接,源极端子(第2源极端子)与节点vc连接。t2在fwd的动作时(fwd扫描时)成为置位用tft。

t2在置位动作(vc节点的预充电(t1的栅极端子的充电))中,通过向端子vs输入比端子s的输入信号s高的电压的输入信号vs(例如即使t2劣化时也能够确保阈值电压的足够高的电压)而进行置位动作。从而,能够直接向节点vc提供端子s的输入电压。另外,t2在bwd的动作时(bwd扫描时)成为复位用tft。t2在复位动作(vc节点的下拉(t1的栅极端子的放电))中,通过向端子vs输入比端子s的输入信号s高的电压的输入信号vs而进行复位动作。

t3的栅极端子(第3栅极端子)与端子vr连接,漏极端子(第3漏极端子)与端子r连接,源极端子(第3源极端子)与节点vc连接。t3在fwd的动作时(fwd扫描时)成为复位用tft。t3在复位动作中,通过向端子vr输入比端子r的输入信号r高的电压的输入信号vr而进行复位动作。另外,t3在bwd的动作时(bwd扫描时)成为置位用tft。t3在置位动作中,通过向端子vr输入比端子r的输入信号r高的电压(例如即使t3劣化时也能够确保阈值电压的足够高的电压)的输入信号vr而进行置位动作。从而,能够直接向节点vr提供端子r的输入电压。

t4的栅极与时钟端子ckb连接,漏极与输出端子out连接,源极与端子vss(即电源电压vss)连接。电源电压vss是在单位移位寄存器电路122的动作中成为基准的电压。t4作为通过与cka相位相反的ckb来下拉输出端子out(扫描线gl)的tft发挥作用。即,非选择中(即t1不输出输出信号out的期间),由ckb信号下拉out端子,因此gl的上浮等的噪音降低。

另外,图3所示的结构和权利要求的范围所记载的本发明的结构的关系如下。晶体管t1是“第1晶体管”的一个结构例。晶体管t2是“第2晶体管”的一个结构例。晶体管t3是“第3晶体管”的一个结构例。向端子s输入的信号s与“第1输入信号”对应,向端子vs输入的信号vs与“第2输入信号”对应,向端子r输入的信号r与“第3输入信号”对应,向端子vr输入的信号vr与“第4输入信号”对应。

接着,参照图4及图5,说明图3所示的单位移位寄存器电路122的动作例。图4是图3所示的单位移位寄存器电路122(第1实施方式)的fwd方向的动作时序图。图4是表示第n级的单位移位寄存器电路122的动作例的时序图。4相时钟ck1~4依次偏移四分之一周期并依次输入各级的单位移位寄存器电路122,驱动单位移位寄存器电路122。图4中,时钟信号ck1~ck4的编号“n-6”~“n+3”表示以该脉冲作为时钟信号发挥作用的单位移位寄存器电路122的级数。即,表示在fwd方向的动作中依次所选择的单位移位寄存器电路122的级数,使得根据该时钟信号ck输出输出信号out。

第n(=n)级的单位移位寄存器电路122的驱动如下进行。

在图4(1)及关联的虚线的箭头所示的时刻,再前级的单位移位寄存器电路122进行动作,被增益后的节点vcn-2(的电压)输入端子vs。

接着,在图4(2)所示的时刻,前一级的单位移位寄存器电路122进行动作,gln-1的输出向端子s输入。

这里,在图4(3)所示的时刻,vs是被增益后的电压,使来自s的输入信号直接对节点vc进行充电。

接着,在图4(4)所示的时刻,在t1的栅极端子被充电的状态下,输入ck1的脉冲后,通过自举动作,节点vc被增益达到高电位。

这里,在图4(5)所示的时刻,节点vc升压到足够高的电压,因此ck脉冲向端子out即gln输出。

同时,在图4(6)所示的时刻,输出out向后一级的端子s输入,在ck2的上升沿,后一级的输出向gln+1输出。

在图4(7)所示的时刻,还通过gln+1对再后级的节点vc预充电。

在图4(8)所示的时刻,在ck1的脉冲下降沿,输出out被下拉,另外节点vc的电压降低至升压前的值为止。

在图4(9)所示的时刻,vr被增益后,由来自r的输出使节点vc固定。

在图4(10)所示的时刻,节点r被下拉后,节点vc也被下拉。

所述动作中,在晶体管t2对晶体管t1的栅极端子充电时,输入信号s及输入信号vs上升,对晶体管t1的栅极端子充电后,在输入信号s的电压的下降之前输入信号vs的电压下降。因此,即使不插入二极管连接也不会向其他级发生逆流,能够防止被充电的栅极端子的电压降低。另外,在晶体管t3使晶体管t1的栅极端子放电时,输入信号r及输入信号vr上升,使晶体管t1的栅极端子放电后,在输入信号vr的电压的下降之前输入信号r的电压下降。因此,能够可靠地实施复位动作。

图5是图3所示的单位移位寄存器电路122(第1实施方式)的bwd方向的动作时序图。图5是表示第n级的单位移位寄存器电路122的动作例的时序图。4相时钟ck1~ck4依次偏移四分之一周期并依次输入各级的单位移位寄存器电路122来驱动单位移位寄存器电路122。图5中,时钟信号ck1~ck4的编号“n+5”~“n-4”表示以该脉冲作为时钟信号发挥作用的单位移位寄存器电路122的级数。即,表示在bwd方向的动作中依次所选择的单位移位寄存器电路122的级数,使得根据该时钟信号ck来输出输出信号out。另外,在bwd方向的动作中,对于各级的单位移位寄存器电路,fwd方向的动作是指将时钟信号的输入顺序、以及输入信号vs和输入信号vr的输入顺序进行交换。从而,不用追加信号也能够实现上下反转的功能。

第n(=n)级的单位移位寄存器电路122的驱动如下进行。

在图5(1)及关联的虚线的箭头所示的时刻,再后级的单位移位寄存器电路122进行动作,被增益后的节点vcn+2(的电压)输入端子vr。

接着,在图5(2)所示的时刻,后一级的单位移位寄存器电路122进行动作,gln+1的输出向端子r输入。

这里,在图5(3)所示的时刻,vr是增益后的电压,使来自r的输入信号直接对节点vc进行充电。

接着,在图5(4)所示的时刻,在t1的栅极端子被充电的状态下,若输入ck1的脉冲,则通过自举动作使节点vc被增益达到高电位。

这里,在图5(5)所示的时刻,节点vc升压到足够高的电压,因此,ck脉冲向端子out即gln输出。

同时,在图5(6)所示的时刻,输出out向前一级的端子s输入,在ck4的上升沿,前一级的输出向gln-1输出。

在图5(7)所示的时刻,还通过gln-1对再前级的节点vc进行预充电。

在图5(8)所示的时刻,在ck1的脉冲下降沿,输出out被下拉,另外节点vc的电压降低到升压前的值为止。

在图5(9)所示的时刻,若vs被增益,则由来自s的输出使节点vc固定。

在图5(10)所示的时刻,节点s被下拉后,节点vc也被下拉。

所述动作中,在晶体管t3对晶体管t1的栅极端子进行充电时,输入信号r及输入信号vr上升,对晶体管t1的栅极端子充电后,在输入信号r的电压的下降之前输入信号vr的电压下降。因此,即使不插入二极管连接也不会向其他级发生逆流,能够防止被充电的栅极端子的电压降低。另外,在晶体管t2使晶体管t1的栅极端子放电时,输入信号s及输入信号vs上升,使晶体管t1的栅极端子放电后,在输入信号vs的电压的下降之前输入信号s的电压下降。因此,能够实施可靠的复位动作。

以上,如参照图5及图6说明的那样,在fwd动作中,将t2设为置位用晶体管,将t3设为复位用晶体管来进行动作,另一方面,在bwd动作中,将t3设为置位用晶体管,将t2设为复位用晶体管来进行动作。即,若切换一组置位用晶体管和复位用晶体管,则能够进行fwd动作和bwd动作。因此,根据本发明的单位移位寄存器电路,能够以较少的电路元件数实现双向的移位动作的单位移位寄存器电路。

接着,参照图6及图7,说明第1实施方式的效果。图6及图7是用于对本实施方式和由二极管连接方式(例如与专利文献1说明的方式同等的方式)构成的结构及作用进行比较的说明图。图6是用于说明本发明的单位移位寄存器电路122(第1实施方式)的效果的说明图。图6(a)是将本实施方式的单位移位寄存器电路122的结构明示为增益用电容cb的结构图。图6(a)中对与图3所示的结构相同的部分采用相同标号。图6(b)是表示图6(a)所示的结构的动作例的时序图。另外,图6(b)与图4的时序图相同,但是为了与二极管连接方式进行比较因此再度记载。图6(c)是表示由二极管连接方式构成的单位移位寄存器电路222的结构例的结构图。该情况下,t2的漏极和栅极连接到端子s。图6(d)是表示图6(c)所示的结构的动作例的时序图。

如图6(c)及(d)所示,二极管连接方式中,在节点vc预充电的电压中晶体管t2的阈值电压的部分下降,而且,通过该下降的电压决定晶体管t1是否导通并进行自举,因此受到t1及t2的阈值移动的影响。该情况下,若将端子s的时钟振幅设为vck,t1及t2的阈值电压设为vt1及vt2,则动作条件成为vck-vt2≥vt1。

与此相对地,如图6(a)及(b)所示,本实施方式中,没有晶体管t2的阈值电压部分的电压降,因此仅仅影响晶体管t1的阈值。

动作条件为vck≥vt1。

图7是用于说明本发明的单位移位寄存器电路122(第1实施方式)的效果的其他说明图。图7中,横轴表示tft的阈值电压,纵轴表示可动作的时钟的振幅电压(ck振幅电压的下限值)。tft的阈值电压和ck振幅电压的下限值的关系能够以线段近似。

二极管连接方式中,如上所述动作条件用t1及t2的阈值电压表示,因此,相对于tft的阈值电压能够动作的ck振幅电压的下限值的斜率达到2以上。另一方面,本实施例中,如上所述,动作条件用t1的阈值电压表示,因此,相对于tft的阈值电压能够动作的ck振幅电压的下限值被降低到斜率1为止。

由此,根据图7所示的特性图可判断为,在tft的阈值电压移位了的情况下,本实施方式的ck振幅电压的下限值与二极管连接方式中的ck振幅电压的下限值比没有显著变化。即,本实施方式中,与二极管连接方式比提高了对于阈值电压显著移位的动作余量。

通过降低ck振幅电压的下限值来提高动作余量,因此能够实现更高可靠性的面板。或者,使该动作余量出现的富余量的部分降低驱动电压,因此,能够在保持可靠性的同时实现更低消耗功率的面板。

但是,所述的比较是与理论极限值比较,设为本实施方式和二极管连接方式的tft具有足够的驱动力。即,未考虑动力不足而无法动作的情况。

〔第2实施方式〕

接着,参照图8及图9,说明本发明的第2实施方式。图8是表示单位移位寄存器电路122a的结构例(第2实施方式)的框图。另外,图9是图8所示的单位移位寄存器电路122a(第2实施方式)的动作时序图。如图8所示,第2实施方式的单位移位寄存器电路122a与图3所示的第1实施方式的单位移位寄存器电路122进行比较,追加了用于连接输出端子out及节点vc的晶体管t5。t5与其他t1~t4是相同导电型的晶体管。采用多个单位移位寄存器电路122a时的移位寄存器电路的结构、液晶显示装置的结构与第1实施方式相同。

如图8所示,第2实施方式的单位移位寄存器电路122a中,具有用于使内部节点vc初始化的功能的电路由t5构成。t5的漏极与节点vc连接,栅极与时钟信号cka连接,源极与输出端子out连接。

如图9所示,在t1(输出out)的非选择时(图9的(1)的时刻),在cka=h的时刻t5导通,将节点vc和本级的节点out连接。此时t1的vg-vs间电压成为同电位,t1维持截止状态。

另一方面,在t1(输出out)的选择时(图9的(2)的时刻),节点vc为h(高)电平,因此将cka输入后t1成为导通,对节点out进行充电。若out电位上升,则t5的栅极电位vg和源极电位vs大致成为同电压,因此t5变为截止。

第2实施方式中,能够仅仅由t5的一个晶体管实施内部节点vc的稳定化。通过该电路,在t1(输出out)的非选择时,通过将节点vc与gl节点连接(即,使节点out经由t5与节点vc连接),使得从节点vc可观察到gl的大电容,能够抑制t1的vc-cka间即t1的栅极、漏极间的耦合电容导致的节点vc的上浮(噪音)。即,通过cka的脉冲,能够完全阻止因耦合导致的节点vc上浮,因此能够抑制cka的噪音向gl输出的时钟噪音。

〔第3实施方式〕

接着,参照图10及图11,说明本发明的第3实施方式。图10是表示本发明的单位移位寄存器电路122b的结构例(第3实施方式)的框图。另外,图11是图10所示的单位移位寄存器电路122b(第3实施方式)的动作时序图。如图10所示,第3实施方式的单位移位寄存器电路122b与图3所示的第1实施方式的单位移位寄存器电路122比较,不同点在于具有用于下拉节点vc的电路(dc下拉电路)的结构。采用多个单位移位寄存器电路122b时的移位寄存器电路的结构、液晶显示装置的结构与第1实施例相同。

如图10所示,第3实施方式的单位移位寄存器电路122b的dc下拉电路由t5、t6及t7构成。t6的漏极和栅极与vdd电源连接,源极与t7的漏极和t5的栅极(即节点vx)连接。t7的源极与vss电源连接,栅极与节点vc连接。t5的漏极与节点vc连接,源极与vss电源连接。即,本实施例的dc下拉电路具有将第1栅极端子作为输入的逆变器电路(t6,t7)和向栅极输入该逆变器电路的输出且漏极端子与该第1栅极连接的晶体管(t5),根据该第1栅极端子的电压,下拉该第1栅极端子。

如图10所示,t6及t7是生成vx信号(节点vx的信号)的电路,在t1(输出out)的非选择时,用经由t6从vdd电源的电位降低了t6的阈值电压的部分的电压对节点vx预充电,通过与节点vx连接的t5,使节点vc始终被下拉到vss电平(图11的(1)的时刻)。在选择时,若由预充电动作对节点vc充电则t7导通,使节点vx下拉到vss电平附近(图11的(2)的时刻)。此时的vx电位由t6和t7的比例确定,可通过相对于t6增大t7的能力来实现。

第3实施方式中,根据节点vx的直流电压dc的电平进行下拉,因此在非选择时,通过消除节点vc浮置的期间,能够提高噪音耐性。即,通过cka的脉冲,能够完全阻止因耦合导致的节点vc的上浮,因此,能够抑制cka的噪音向gl输出的时钟噪音。

另外,本实施方式中,为了避免置位动作时的预充电电压电平的阈值电压导致的电压降,由于t7的栅极电压考虑了劣化后的电压降而不需要设为大尺寸,因此能够减小tft尺寸。相应地能够削减电路面积。

〔第4实施方式〕

接着,参照图12及图13,说明本发明的第4实施方式。图12是表示本发明的单位移位寄存器电路122c的结构例(第4实施方式)的框图。另外,图13是图12所示的单位移位寄存器电路122c(第4实施例)的动作时序图。如图12所示,第4实施方式的单位移位寄存器电路122c与图3所示的第1实施方式的单位移位寄存器电路122比较,不同点在于具有用于下拉节点vc的电路(ac下拉电路)的结构。采用了多个单位移位寄存器电路122c时的移位寄存器电路的结构、液晶显示装置的结构与第1实施方式相同。

如图12所示,第4实施方式的单位移位寄存器电路122c的ac下拉电路由t5、t6、t7及t8构成。t6的漏极和栅极与ckb连接,源极与t7及t8的漏极和t5的栅极(即节点vx)连接。t7的源极与vss电源连接,栅极与节点vc连接。t5的漏极与节点vc连接,源极与vss电源连接。t8的栅极与cka连接,源极与vss电源连接。即,本实施方式的ac下拉电路具有:时钟信号及相反相位的时钟信号的推挽电路(t6,t8),向栅极端子输入下拉该推挽电路的输出节点的第1栅极端子的晶体管(t7),以及向栅极输入该推挽电路的输出节点且漏极端子与该第1栅极连接的晶体管(t5),根据该第1栅极端子的电压下拉该第1栅极端子。

如图13所示,在t1(输出out)的非选择时,t6以二极管连接方式输入ckb,ckb成为h电平(这里,ck3为h电平,图13的(2)时刻)则vx被预充电。另外,t8的栅极与cka连接,源极与vss连接,cka成为h电平(这里,ck1为h电平,图13的(1)时刻)则将vx预充电到vss电平。t5的该节点vx与栅极连接,以50%占空比(duty),将vc节点下拉(ac下拉)到vss电平(图13的(3)时刻)。在选择时通过预充电动作对节点vc充电则t7导通,将节点vx下拉到vss电平附近(图13的(4)时刻)。此时的vx电位由t6和t7的比例确定,可通过相对于t6增大t7的能力来实现。

第4实施方式中,根据节点vx的电平进行下拉,因此在非选择时,能够以50%占空比下拉节点vc,使抗噪音性提高。另外,此时t5的栅极应力也成为50%占空比,因此与以100%下拉的情况相比,能够降低t5的栅极应力。

另外,本实施方式中,为了避免置位动作时的预充电电压电平的阈值电压导致的电压降,由于t7的栅极电压考虑了劣化后的电压降而不需要设为大尺寸,因此能够减小tft尺寸。相应地能够削减电路面积。

〔第5实施方式〕

接着,参照图14及图15,说明本发明的第5实施方式。图14是表示本发明的移位寄存器电路的结构例(第5实施方式)的框图。图14表示了5个单位移位寄存器电路122d及其输入输出信号线,但是其个数为例示。

图14所示的结构例中,移位寄存器电路121a由级联连接的多层(级)构成。构成各级的单位移位寄存器电路122d具有时钟端子cka、时钟端子ckb、时钟端子ckc、时钟端子ckd、端子s、与晶体管t2的栅极端子连接的端子vs、输出端子out、与节点vc连接的端子vc、与晶体管t3的栅极端子连接的端子vr及端子r。

第n级单位移位寄存器电路122d中,作为第n级的端子s的输入信号即信号s输入前一级的输出gln-1,作为第n级的端子vs的输入信号即信号vs输入再前级的输出vcn-2,作为第n级的端子r的输入信号即信号r输入后一级的输出gln+1,作为第n级的端子vr的输入信号即信号vr输入再后级的输出vcn+2。

向时钟端子cka输入的时钟信号cka、向时钟端子ckb输入的时钟信号ckb、向时钟端子ckc输入的时钟信号ckc、向时钟端子ckd输入的时钟信号ckd是4相时钟信号,如下述那样与单位移位寄存器电路122连接。即,单位移位寄存器电路122d的每4级按照cka=ck1、ckb=ck3、ckc=ck2及ckd=ck4;cka=ck2、ckb=ck4、ckc=ck3及ckd=ck1;cka=ck3、ckb=ck1、ckc=ck4及ckd=ck2;cka=ck4、ckb=ck2、ckc=ck1及ckd=ck3;cka=ck1、ckb=ck3、ckc=ck2及ckd=ck4;cka=ck2、ckb=ck4、ckc=ck3及ckd=ck1;…的顺序连接。这里,时钟信号cka和时钟信号ckb是互为相反相位的时钟信号。另外,在fwd动作中,按照时钟信号cka、时钟信号ckd、时钟信号ckb、时钟信号ckc的顺序使周期逐一向后偏移四分之一周期,在bwd动作中,按照时钟信号cka、时钟信号ckd、时钟信号ckb、时钟信号ckc的顺序使周期逐一向前偏移四分之一周期。

图15是表示图14所示的单位移位寄存器电路122d的结构例(第5实施方式)的框图。

如图15所示,单位移位寄存器电路122d由与驱动各扫描线的gl(out)连接的t1及t4、和与t1的栅极端子即节点vc连接的晶体管t2、t3、t5及t6构成。t2的栅极端子与信号vs连接,漏极端子与信号s连接。另外,t3的栅极端子与信号v连接,漏极端子与信号r连接。另外,t5的栅极端子与时钟信号ckd连接,漏极端子与信号s连接。另外,t6的栅极端子与时钟信号ckc连接,漏极端子与信号r连接。

t1是用于向输出端子out输出脉冲信号的输出晶体管。t1的漏极与时钟端子cka连接,栅极与节点vc连接,源极与输出端子out连接。

t2的栅极与端子vs连接,漏极与端子s连接,源极与节点vc连接。

t3的栅极与端子vr连接,漏极与端子r连接,源极与节点vc连接。

t4的栅极与时钟端子ckb连接,漏极与输出端子out连接,源极与端子vss连接。电源电压vss在单位移位寄存器电路122的动作中成为基准电压。

t5是在向端子ckd输入h电平期间用于将节点vc与端子s连接的晶体管。t5的栅极与时钟端子ckd连接,漏极与端子s连接,源极与节点vc连接。

t6是在向端子ckc输入h电平期间用于将节点vc与端子r连接的晶体管。t6的栅极与时钟端子ckc连接,漏极与端子r连接,源极与节点vc连接。

另外,图15所示的结构与权利要求的范围所记载的本发明的结构的关系如下。晶体管t5是与晶体管t2(第2晶体管)并联连接的晶体管,在正方向的移位动作中向栅极输入与时钟信号cka相比周期向后偏移1/4的时钟信号ckd,在反方向的移位动作中向栅极输入与时钟信号cka相比周期向前偏移1/4的时钟信号ckd。晶体管t6是与晶体管t3(第3晶体管)并联连接的晶体管,在正方向的移位动作中向栅极输入与时钟信号cka相比周期向前偏移1/4的时钟信号ckc,在反方向的移位动作中向栅极输入与时钟信号cka相比周期向后偏移1/4的时钟信号ckc。

接着,参照图16及图17,说明图15所示的单位移位寄存器电路122d的动作例。图16是图15所示的单位移位寄存器电路122d(第5实施方式)的fwd方向的动作时序图。第n(=n)级的单位移位寄存器电路122d的驱动如下进行。

在图16中(1)及关联的虚线的箭头所示的时刻,再前级的单位移位寄存器电路122d进行动作,使增益后的节点vcn-2(的电压)输入端子vs。

接着,在图16中(2)所示的时刻,前一级的单位移位寄存器电路122d进行动作,使gln-1的输出节点输入端子s。

这里,在图16中(3)所示的时刻,vs是增益后的电压,将来自s的输入信号直接对节点vc进行充电。

接着,在图16中(4)所示的时刻,在t1的栅极端子被充电的状态下,输入ck1的脉冲后通过自举动作使节点vc被增益达到高电位。此时,t5的ckd为h电平(ckd=h),端子s为h电平(s=h),没有从节点vc漏电。

这里,在图16中(5)所示的时刻,节点vc升压到足够高的电压,因此ck脉冲向端子out即gln输出。

同时,在图16中(6)所示的时刻,输出out向后一级的端子s输入,在ck2的上升沿,后一级的输出向gln+1输出。

在图16中(7)所示的时刻,还通过gln+1对再后级的节点vc预充电。此时,t6的ckc为h电平(ckc=h),端子r为h电平(r=h),没有从节点vc漏电。

在图16中(8)所示的时刻,在ck1的脉冲下降沿,输出out被下拉,另外节点vc的电压降低到升压前的值为止。

在图16中(9)所示的时刻,vr被增益后,由来自r的输出使节点vc固定。

在图16中(10)所示的时刻,节点r被下拉后节点vc也被下拉。

图17是图15所示的单位移位寄存器电路122d(第5实施方式)的bwd方向的动作时序图。第n(=n)级的单位移位寄存器电路122d的驱动如下进行。

在图17中(1)及关联的虚线的箭头所示的时刻,再后级的单位移位寄存器电路122d进行动作,使增益后的节点vcn+2(的电压)向端子vr输入。

接着,在图17中(2)所示的时刻,后一级的单位移位寄存器电路122d进行动作,使gln+1的输出节点向端子r输入。

这里,在图17中(3)所示的时刻,vr是增益后的电压,由来自r的输入信号直接对节点vc充电。

接着,在图17中(4)所示的时刻,在t1的栅极端子被充电的状态下,输入ck1的脉冲后通过自举动作使节点vc被增益达到高电位。此时,t6的ckc=h,r=h,没有从节点vc漏电。

这里,在图17中(5)所示的时刻,节点vc升压到足够高的电压,因此ck脉冲向端子out即gln输出。

同时,在图17中(6)所示的时刻,输出out向前一级的端子s输入,在ck4的上升沿,前一级的输出向gln-1输出。

在图17中(7)所示的时刻,还通过gln-1对再前级的节点vc预充电。此时,t5的ckd=h,s=h,没有从节点vc漏电。

在图17中(8)所示的时刻,在ck1的脉冲下降沿,输出out被下拉,另外节点vc的电压降低到升压前的值为止。

在图17中(9)所示的时刻,vs被增益后由来自s的输出使节点vc固定。

在图17中(10)所示的时刻,节点s被下拉后节点vc也被下拉。

接着,参照图18~图24,说明第5实施方式的效果。图18是用于说明本发明的单位移位寄存器电路122d(第5实施方式)的效果的fwd方向的动作时序图。另外,图18示出了期间(1)~(6)来取代图16所示的fwd方向的动作时序图中的时刻(1)~(10)。利用图19~图23说明这些各期间的单位移位寄存器电路122d的效果。图19~图23是示出了第n级的单位移位寄存器电路122d、其前一级的单位移位寄存器电路122d的一部分、以及后一级的单位移位寄存器电路122d的一部分的图。图19~图23是用于说明期间(1)~(6)中的第n级的单位移位寄存器电路122d和前后的第n级的单位移位寄存器电路122d的电压施加状态、及该电压施加状态下的电压的输入输出路径的图。另外,图19~图23中,截止的晶体管用×标记表示。

图19是表示图18所示的动作时序图中(1)期间的电压施加状态及其输入输出路径的图。图19示出了t1(输出out)的选择时的置位动作的电压施加状态及其输入输出路径。在图18所示的动作时序图中的(1)期间,来自前一级的gln-1的输出经由第n级的t2被置位为vcn。此时,向t2的栅极输入两级前的节点vc的电位,该电压是升压后的值(例如30v),因此vcn的电位被充电至与gln-1相同的电位(例如10v)。由此,即使t2的阈值电压由于应力而正向移位,置位电压(10v)也没有电压降。

此时,t5在vcn的电位为较低状态时有助于充电,而在vcn的电位高于14v-vth(t5的阈值电压)后成为截止状态。栅极-源极间为同电位,因此在vgs=0v的状态下成为截止。

图20是表示图18所示的动作时序图中的(2)期间的电压施加状态及其输入输出路径的图。图20示出了t1(输出out)选择时的增益动作的电压施加状态及其输入输出路径。在使vcn置位的状态(这里为10v)下,选择级(第n级)的ck1从l(低)上升到h(高)后通过自举动作使节点vcn上扬至高电压(这里为30v),gln上升(这里为10v)。此时vcn被升压至高电位,t2、t5的栅极成为10v,源极成为10v(与前一级的gln-1相等),不会从vcn经由t2、t5向gln-1发生漏电。另外,t3、t6的栅极也成为-10v,源极也成为-10v(与后一级的gln+1相等),不会从vcn经由t3、t6发生漏电。由此,自举动作时的vcn的电位能够维持增益后的高电压,从而能提高t1的驱动力。

图21是表示图18所示的动作时序图中的(3)期间的电压施加状态及其输入输出路径的图。图21示出了t1(输出out)选择时的gl下拉动作的电压施加状态及其输入输出路径。ck1从10v下降到-10v后gln也从10v被下拉到-10v。同时,利用自举被增益到30v的vcn的电位从30v降低到10v为止。

此时,vcn为浮置状态,t2、t5的栅极成为-10v,源极成为-10v(与前一级的gln-1相等),不会从vcn经由t2、t5向gln-1发生漏电。另外,t3、t6的栅极成为10v,源极成为10v(与后一级的gln+1相等),不会从vcn经由t3、t6发生漏电。因此,vcn始终能够维持10v以上,从而可靠地进行从gln的10v到-10v的下降。

图22是表示图18所示的动作时序图中的(4)期间的电压施加状态及其输入输出路径的图。图22示出了t1(输出out)选择时的节点vc复位动作的电压施加状态及其输入输出路径。从来自后一级的gln+1的输出(这里为10v)经由第n级的t3被置位为vcn的状态起,后一级的gln+1被复位,从10v下降到-10v后第n级的vcn也经由t3、t6被下拉到-10v。此时,再后级的节点vc的升压后的电位输入至t3的栅极,t3被较大的驱动力下拉,进一步地使后一级的gln+1也经由具有较大驱动力的t1而被下拉。从而,即使t3的阈值电压由于应力而正向移位,节点vcn的复位也能具有足够的余量来进行。

图23是表示图18所示的动作时序图中的(5)及(6)期间的电压施加状态及其输入输出路径的图。图23示出了t1(输出out)的非选择期间的节点vc的电压施加状态及其输入输出路径。在非选择期间,在ck4=h(高电平,这里高电平为10v)、ck2=l(低电平,这里低电平为-10v)的期间(图23所示的左侧的状态,图18所示的时序图的(5)期间)经由t5将前一级的gln-1和节点vcn连接。另外,在ck4=l(这里为-10v)、ck2=h(这里为10v)的期间(图23所示的右侧的状态,图18所示的时序图的(6)期间)经由t6将后一级的gln+1和节点vcn连接。从而,节点vcn以100%占空比被下拉,因此抗噪音性提高。

作为节点vcn的噪音,受到ck1的电压变化的影响最大,但是在ck1从l(低)向h上升的时刻和从h向l下降的时刻,节点vcn均与前一级或后一级连接,不仅节点vcn作为vcn的寄生电容,而且gl的电容也作为寄生电容发挥作用。即,若将ck1-vcn间的耦合电容设为c1,节点vcn的全电容设为c2,gl电容设为c3,则ck1变动时的节点vcn的电压变动成为vck×c1/(c1+c2+c3)。这里由于具有c1<<c3的关系,因此节点vcn的电压几乎不因ck而变动。本实施方式中,通过up-down的双向(fwd的移位动作和bwd的移位动作)来实现该功能。

在一般的ic驱动器等中,在驱动时钟等的高频信号时,以降低消耗功率等目的能输出均化的信号。图24是用于说明本发明的单位移位寄存器电路122d(第5实施方式)的效果的其他图。如图24所示,在通常波形中是使ck振幅的h电位(vgh)和l电位(vgl)转移的波形,而在均化的波形中,例如在具有vsp、vsn这样的电源(绝对值比ck电源小的电压源)作为ic驱动器的内部电源的情况下,从vgl向vgh转移的途中通过与vsn、vsp电源短路(或充电共用)能抑制驱动的消耗功率。但是在该情况下,ck波形的上升、下降的转移时间延长(波形失真)。

由以上那样被均化的时钟波形所驱动的情况下,本实施方式中,由4相时钟来驱动时钟,如利用图23所说明的那样,在非选择动作时,通过在相对于ck1使相位分别向前后偏移90度(四分之一周期)的ck2及ck4使n级的节点vcn分别与前一级及后一级的gl连接,因此即使ck1的信号因均化导致上升、下降转移时间变长(即使ck的h期间缩短至50%占空比以下),也必定能够在ck1的上升、下降时稳定地保持节点vcn。

〔第6实施方式〕

接着,参照图25,说明本发明的第6实施方式。如图25所示,第6实施方式的单位移位寄存器电路122e与图15所示的第5实施方式的单位移位寄存器电路122d比较,不同点在于用于下拉输出端子out及节点vc的电路(下拉电路)的结构。采用多个单位移位寄存器电路122e时的移位寄存器电路的结构、液晶显示装置的结构与第5实施方式相同。时钟信号cka与第5实施方式的时钟信号cka相同。另外,时钟信号ckb与第5实施方式的时钟信号ckb相同。

如图25所示,第6实施方式的单位移位寄存器电路122e除了第5实施方式的下拉电路之外,还追加clr信号(规定的清零信号),使向栅极输入的clr信号的t7及t8分别与节点vc及节点out连接。这里t7的漏极与节点vc连接,源极与节点out连接。

另外,t8的漏极与节点out连接,源极与vss电源连接。根据该结构,通过设有clr信号=h,能够下拉节点vc及输出节点out(gl)。该clr信号是从单位移位寄存器电路122e的外部输入的信号。

采用多个第6实施方式的单位移位寄存器电路122e构成移位寄存器电路的情况下,能够一次将移位寄存器电路的全级初始化。例如,通过在扫描期间的最初进行清零,由于从初始化后的状态开始可进行动作,能够抑制非预期的动作、输出。另外,通过在扫描期间的最后进行清零,使电路初始化,可进行各节点的电荷清除。由此能够防止动作休止时的电荷残留导致的tft的劣化。

〔第7实施方式〕

接着,参照图26,说明本发明的第7实施方式。如图26所示,第7实施方式的单位移位寄存器电路122f与图25所示的第6实施方式的单位移位寄存器电路122f比较,不同点在于t2、t3、t5、t6及t7的结构。采用多个单位移位寄存器电路122f时的移位寄存器电路的结构、液晶显示装置的结构与第5实施方式相同。

第7实施方式的单位移位寄存器电路122f中,其特征在于由级联连接了第6实施方式中的t2、t3、t5、t6及t7多个晶体管来构成的双重结构。即,第7实施方式的单位移位寄存器电路122f中,t2由级联连接的、即在该情况下将栅极相互连接并且将一方的晶体管的漏极与另一方的晶体管的源极连接的多个晶体管t21及t22构成。将信号vs输入t21及t22的栅极,将信号s输入t21的漏极,使t22的源极与节点vc连接。另外,t3由级联连接的、即在该情况下将栅极相互连接并且将一方的晶体管的漏极与另一方的晶体管的源极连接的多个晶体管t31及t32构成。将信号vr输入t31及t32的栅极,将信号r输入t32的漏极,使t31的源极与节点vc连接。另外,t5由级联连接的、即在该情况下将栅极相互连接并且将一方的晶体管的漏极与另一方的晶体管的源极连接的多个晶体管t51及t52构成。将时钟信号ckd输入t51及t52的栅极,将信号s输入t51的漏极,使t52的源极与节点vc连接。另外,t6由级联连接的、即在该情况下将栅极相互连接并且将一方的晶体管的漏极与另一方的晶体管的源极连接的多个晶体管t61及t62构成。将时钟信号ckc输入t61及t62的栅极,将信号r输入t62的漏极,使t61的源极与节点vc连接。另外,t7由级联连接的、即在该情况下将栅极相互连接并且将一方的晶体管的漏极与另一方的晶体管的源极连接的多个晶体管t71及t72构成。向其栅极输入clr信号的t71及t72分别与节点vc及节点out连接。这里t71的漏极与节点vc连接,t72的源极与节点out连接。

通过使tft(t2、t3、t5、t6及t7)双重化,在进行动作时,利用自举使节点vc被增益时,能够使tft的vds间施加的电位差(漏极-源极间电压)约为一半,可提高耐压。通过采用双重结构,虽然驱动力下降,但在本实施方式中,置位动作及复位动作中均向tft的栅极电压输入升压后的电压,因此可获得足够的驱动力,从而消除tft尺寸的影响。

〔第8实施方式〕

接着,参照图27及图28,说明本发明的第8实施方式。图27是表示本发明的单位移位寄存器电路122g的结构例(第8实施方式)的框图。另外,图28是图27所示的单位移位寄存器电路122g(第8实施方式)的动作时序图。如图27所示,第8实施方式的单位移位寄存器电路122g与图25所示的第6实施方式的单位移位寄存器电路122e比较,不同点在于用于下拉输出端子out的电路(下拉电路)的结构。采用了多个单位移位寄存器电路122g时的移位寄存器电路的结构、液晶显示装置的结构与第5实施方式相同。时钟信号cka与第5实施方式的时钟信号cka相同。另外,时钟信号ckb与第5实施方式的时钟信号ckb相同。

如图27所示,第8实施方式的单位移位寄存器电路122g的下拉电路由t4及t8构成。t4的栅极与ckb连接,源极与cka连接,漏极与节点out连接。t8的栅极与clr连接,源极与cka连接,漏极与节点out连接。第8实施方式的单位移位寄存器电路122g不相对于vss(恒压源)进行gl的下拉,而是相对于与ckb的相位相差180度的cka进行。从而t4能够进行与实施方式1~7的t4同样的动作。

连接有cka=ck1、ckb=ck3的情况下,在图28中虚线的箭头所示的时刻,在ckb=h的期间,out经由t4与cka连接。图28中示出了时钟的h期间的占空比为50%的情况,但是通过将cka和ckb设为相位偏移了180度且不重叠的信号(时钟的h期间的占空比为50%以下),即使没有vss也能够下拉。

第8实施方式中,能够削减布线区域及面板的端子数,并削减端子区域的尺寸,从而能够缩小端子边侧的边框尺寸、面板的设置有栅极驱动器的周边的边框尺寸。

〔第9实施方式〕

接着,参照图29及图30,说明本发明的第9实施方式。图29是表示本发明的移位寄存器电路的结构例(第9实施方式)的框图。图29示出了5个单位移位寄存器电路122h及其输入输出信号线。

图29所示的结构例中,移位寄存器电路121b由级联连接的多层(级)构成。构成各级的单位移位寄存器电路122h具有时钟端子cka、时钟端子ckb、时钟端子ckc、时钟端子ckd、与晶体管t2的栅极端子连接的端子vs、输出端子out、与节点vc连接的端子vc及与晶体管t3的栅极端子连接的端子vr。

第n级单位移位寄存器电路122h中,作为第n级的端子vs的输入信号即信号vs,输入再前级的输出vcn-2,作为第n级的端子vr的输入信号即信号vr,输入再后级的输出vcn+2。

向时钟端子cka输入的时钟信号cka、向时钟端子ckb输入的时钟信号ckb、向时钟端子ckc输入的时钟信号ckc、向时钟端子ckd输入的时钟信号ckd是4相时钟信号,如下文所述与单位移位寄存器电路122连接。即,单位移位寄存器电路122d的每4级按照cka=ck1、ckb=ck3、ckc=ck2及ckd=ck4;cka=ck2、ckb=ck4、ckc=ck3及ckd=ck1;cka=ck3、ckb=ck1、ckc=ck4及ckd=ck2;cka=ck4、ckb=ck2、ckc=ck1及ckd=ck3;cka=ck1、ckb=ck3、ckc=ck2及ckd=ck4;cka=ck2、ckb=ck4、ckc=ck3及ckd=ck1;…的顺序连接。这里时钟信号cka和时钟信号ckb是互为相反相位的时钟信号。另外,fwd动作中,按照时钟信号cka、时钟信号ckd、时钟信号ckb、时钟信号ckc的顺序使周期依次向后偏移四分之一周期,bwd动作中,按照时钟信号cka、时钟信号ckd、时钟信号ckb、时钟信号ckc的顺序,使周期依次向前偏移四分之一周期。

图30是表示图29所示的单位移位寄存器电路122h的结构例(第9实施方式)的框图。

如图30所示,单位移位寄存器电路122h由与驱动各扫描线的gl(out)连接的t1及t4、和与t1的栅极端子即节点vc连接的晶体管t2及t3构成。t2的栅极端子与信号vs连接,漏极端子与时钟信号ckd连接。另外,t3的栅极端子与信号vr连接,漏极端子与时钟信号ckc连接。

t1是用于向输出端子out输出脉冲信号的输出晶体管。t1的漏极与时钟端子cka连接,栅极与节点vc连接,源极与输出端子out连接。

t2的栅极与端子vs连接,漏极与时钟端子ckd连接,源极与节点vc连接。

t3的栅极与端子vr连接,漏极与时钟端子ckc连接,源极与节点vc连接。

t4的栅极与时钟端子ckb连接,漏极与输出端子out连接,源极与端子vss连接。电源电压vss在单位移位寄存器电路122的动作中成为基准电压。

接着,参照图31及图32,说明图30所示的单位移位寄存器电路122h的动作例。图31是图30所示的单位移位寄存器电路122h(第9实施方式)的fwd方向的动作时序图。第n(=n)级单位移位寄存器电路122h的驱动如下进行。

在图31中(1)及关联的虚线的箭头所示的时刻,再前级的单位移位寄存器电路122h进行动作,增益后的节点vcn-2(的电压)向端子vs输入。

接着,在图31中(2)所示的时刻,向ckd输入ck4。

这里,在图31中(3)所示的时刻,vs是增益后的电压,使来自ckd的输入信号直接对节点vc充电。

接着,在图31中(4)所示的时刻,t1的栅极端子被充电的状态下,输入ck1的脉冲后通过自举动作使节点vc被增益达到高电位。

这里,在图31中(5)所示的时刻,节点vc被升压至足够高的电压,因此,ck脉冲向端子out即gln输出。

同时,在图31中(6)所示的时刻,向ckc输入ck2,因ck2的上升使后一级的输出向gln+1输出。

在图31中(7)所示的时刻,由此ckc的上升使再后级的节点vc被预充电。

在图31中(8)所示的时刻,在ck1的脉冲下降沿,输出out被下拉,另外节点vc的电压降低到升压前的值为止。

在图31中(9)所示的时刻,vr被增益后利用ckc使节点vc固定。

在图31中(10)所示的时刻,节点ckc被下拉后节点vc也被下拉。

图32是图30所示的单位移位寄存器电路122h(第9实施方式)的bwd方向的动作时序图。第n(=n)级的单位移位寄存器电路122h的驱动如下进行。

在图32中(1)及关联的虚线的箭头所示的时刻,再后级的单位移位寄存器电路122h进行动作,使增益后的节点vcn+2(的电压)向端子vr输入。

接着,在图32中(2)所示的时刻,向ckc输入ck2。

这里,在图32中(3)所示的时刻,vr是增益后的电压,使来自ckc的输入信号直接对节点vc进行充电。

接着,在图32中(4)所示的时刻,在t1的栅极端子被充电的状态下,输入ck1的脉冲后通过自举动作使节点vc被增益达到高电位。

这里,在图32中(5)所示的时刻,节点vc被升压至足够高的电压,因此ck脉冲向端子out即gln输出。

同时,在图32中(6)所示的时刻,向ckd输入ck4,在ck4的上升沿,向gln-1输出前一级的输出。

在图32中(7)所示的时刻,还通过gln-1,对再前级的节点vc预充电。

在图32中(8)所示的时刻,在ck1的脉冲下降沿,输出out被下拉,另外节点vc的电压降低到升压前的值为止。

在图32中(9)所示的时刻,vs增益后由来自ckd的输出使节点vc固定。

在图32中(10)所示的时刻,节点ckd被下拉后节点vc也被下拉。

单位移位寄存器电路122h(图30所示的第9实施方式)中,与单位移位寄存器电路122(图3所示的第1实施方式)比较,将输入s变为ckd,输入r变为ckd来改变t2、t3的连接方法。在输入ckd、ckc的情况下,虽然对tft(t2,t3)的电压应力变大,但置位电压、复位电压不是gl电位而是成为时钟信号,因此具有不会受到由应力劣化导致的gl波形失真的影响的效果。另外,单位移位寄存器电路122a(图8所示的第2实施方式)、单位移位寄存器电路122b(图10所示的第3实施方式)、单位移位寄存器电路122c(图12所示的第4实施方式)、单位移位寄存器电路122d(图15所示的第5实施方式)、单位移位寄存器电路122e(图25所示的第6实施方式)、单位移位寄存器电路122f(图26所示的第7实施方式)、单位移位寄存器电路122g(图27所示的第8实施方式)也与单位移位寄存器电路122h同样地,可以将输入s变为ckd、将输入r变为ckc来改变t2、t3的连接方法。在任一情况下,基本的动作及效果都保持不变。

〔第10实施方式〕

接着,参照图33,说明本发明的第10实施方式。图33是表示在半导体层中包含氧化物半导体的tft的特性的一例的特性图(第10实施方式的说明图)。第10实施方式在所述单位移位寄存器电路122、122a、122b、122c、122d、122e、122f、122g、122h内的tft的半导体层的材料中具有特征。即,所述各实施方式中采用的tft构成为在半导体层利用了氧化铟镓锌(in-ga-zn-o类半导体;包含铟(in)、镓(ga)、锌(zn)及氧(o)的氧化物半导体)等氧化物半导体。

该情况下,氧化物半导体层例如是in-ga-zn-o类的半导体层。氧化物半导体层例如包含in-ga-zn-o类的半导体。这里,in-ga-zn-o类半导体是in(铟)、ga(镓)、zn(锌)的三元氧化物,in、ga及zn的比例(组成比)没有特别限定,例如包含in:ga:zn=2:2:1、in:ga:zn=1:1:1、in:ga:zn=1:1:2等。本实施方式中,例如在tft的半导体层中利用以1:1:1的比例包含in、ga及zn的in-ga-zn-o类半导体膜。

具有in-ga-zn-o类半导体层的tft由于具有高移动度(与a-sitft相比超过20倍)及低漏电流(与a-sitft相比不足千分之一),因此适于用作驱动tft及像素tft。若采用具有in-ga-zn-o类半导体层的tft,则能够显著削减显示装置的消耗功率。图33是表示栅极电压和漏极·源极电流的对应关系的特性图。图33中,横轴表示栅极电压vg,纵轴表示漏极·源极电流ids。图33作为对照还示出了具有in-ga-zn-o类半导体层作为半导体层的tft和采用非晶质硅a-si的tft的栅极电压对漏极·源极电流特性的对应关系。

in-ga-zn-o类半导体可以是非晶质,也可以包含结晶质部分,具有结晶性。作为结晶质in-ga-zn-o类半导体,优选采用c轴与层面大致垂直定向的结晶质in-ga-zn-o类半导体。这样的in-ga-zn-o类半导体的结晶构造例如公开于日本专利特开2012-134475号公报。为了参考,在本说明书中应用日本专利特开2012-134475号公报的全部公开内容。

上文所述的氧化物半导体层也可以包含其他氧化物半导体来取代in-ga-zn-o类半导体。例如,也可以包含zn-o类半导体(zno)、in-zn-o类半导体(izo(注册商标))、zn-ti-o类半导体(zto)、cd-ge-o类半导体、cd-pb-o类半导体、cdo(氧化镉)、mg-zn-o类半导体、in-sn-zn-o类半导体(例如in2o3-sno2-zno)、in-ga-sn-o类半导体等。

如上所述,根据本发明的各实施方式,在使单位移位寄存器电路进行正方向移位动作时,能够将第2晶体管设为置位用晶体管,将第3晶体管设为复位用晶体管,在反方向移位动作时,能够将第3晶体管设为置位用晶体管,将第2晶体管设为复位用晶体管。另外,在正方向移位动作时,通过向成为置位用晶体管的第2晶体管的第2源极端子和第2栅极端子输入不同的第1输入信号和第2输入信号(其中,第1输入信号的电压<第2输入信号的电压),能够对输出用晶体管即第1晶体管的第1栅极端子充电(即预充电)。另外,在反方向移位动作时,通过对成为置位用晶体管的第3晶体管的第3源极端子和第3栅极端子输入不同的第3输入信号和第4输入信号(其中,第3输入信号的电压<第4输入信号的电压),能够对输出用晶体管即第1晶体管的第1栅极端子充电。该情况下,第2输入信号或第4输入信号能够采用例如其他单位移位寄存器电路的输出用晶体管的第1栅极端子的信号,因此,输出用晶体管的预充电电压没有置位用晶体管的阈值电压部分的电压降,从而能够减小特性劣化导致的影响。

另外,不需要为了能够进行双向的移位动作中的切换动作而具有二组置位用tft和复位用tft,因此,能够减少电路元件数。由此,根据本发明的单位移位寄存器电路,容易以较少电路元件数来减小特性劣化的影响,能够提供可双向进行移位动作的单位移位寄存器电路。

另外,本发明的实施方式不限于上述内容。例如,能够通过组合所述各实施方式的结构或者省略所述各实施方式内的结构的一部分来适当进行变更。

标号说明

100液晶显示装置

110显示区域

120扫描线驱动电路

121、121a、121b移位寄存器电路

130信号线驱动电路

pix像素

gl1~gln扫描线

122、122a~122h单位移位寄存器电路

t1~t10tft

cbst、cb电容元件

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