限制翻转的动态逻辑电路及静态随机存取存储器的制作方法

本发明涉及电子技术领域，尤其是涉及一种限制翻转的动态逻辑电路及静态随机存取存储器。

背景技术：

随着电子信息技术的飞速发展，人们对电子产品的速度提出了更高的要求，同时，速度也已经成为电路中最重要的指标之一，这对电路设计人员提出了更高的挑战，电路设计人员需要对部分现有的功能电路进行优化，使之具有更快的速度。

sram(staticrandomaccessmemory，静态随机存取存储器)是最常用的存储器之一，采用静态存储方式，以双稳态数据锁存器电路作为存储单元。sram的特点是读写速度快，无需配合内存刷新电路可提高工作效率，但掉电后数据不能保存。sram一般包括：由所述存储单元组成的存储阵列、灵敏放大器、解码电路(或称为译码电路/译码器)、控制电路和时序控制电路五大部分，其中，sram中的所述解码电路可以是一种限制翻转的动态逻辑(lsdl，limitedswitchdynamiclogic)电路。

在现有技术中，所述lsdl电路一般包括：动态逻辑电路和锁存电路，所述动态逻辑电路输入有至少一个逻辑输入信号，所述动态逻辑电路响应于时钟信号，当所述时钟信号的有效沿到来时，所述动态逻辑电路针对所述逻辑输入信号进行解码，并将输出的逻辑电平传输至所述锁存电路进行锁存并输出。

但是，现有技术的lsdl电路的响应速度较慢，无法满足高速电路的需求。

技术实现要素：

本发明解决的技术问题为提高现有的lsdl电路的速度。

为解决上述技术问题，本发明实施例提供一种限制翻转的动态逻辑电路，输入时钟信号和至少一个逻辑输入信号，输出逻辑输出信号；包括：动态逻 辑电路，响应于所述时钟信号，对所述至少一个逻辑输入信号的逻辑电平进行解码并输出，将所述动态逻辑电路的输出端作为第一动态点；锁存电路，响应于所述时钟信号，对所述第一动态点的电压进行锁存，并作为所述逻辑输出信号输出；还包括：保持电路，适于保持所述第一动态点的电压。

可选地，所述保持电路包括：第一pmos晶体管，所述第一pmos晶体管的源极连接电源，所述第一pmos晶体管的漏极连接所述第一动态点；第一反相器，所述第一反相器的输入端连接所述第一动态点，所述第一反相器的输出端连接所述第一pmos晶体管的栅极。

可选地，所述动态逻辑电路包括：至少一个解码逻辑电路，每一个所述逻辑输入信号传输至一个所述解码逻辑电路的第一端，所述解码逻辑电路的第二端连接所述第一动态点，将所述解码逻辑电路的第三端作为第二动态点。

可选地，响应于所述时钟信号的上升沿，当所述逻辑输入信号均为逻辑低电平时，所述动态逻辑电路输出第一逻辑电平，当所述逻辑输入信号中有一个为逻辑高电平时，所述动态逻辑电路输出不同于第一逻辑电平的第二逻辑电平。

可选地，所述第一逻辑电平为逻辑高电平，所述第二逻辑电平为逻辑低电平。

可选地，所述动态逻辑电路还包括：第一时钟控制电路，所述第一时钟控制电路输入所述时钟信号，所述第一时钟控制电路的输入端连接电源，所述第一时钟控制电路的输出端连接所述第一动态点；当所述时钟信号为逻辑高电平时，所述第一时钟控制电路关断，当所述时钟信号为逻辑低电平时，所述第一时钟控制电路导通；

第二时钟控制电路，所述第二时钟控制电路输入所述时钟信号，所述第一时钟控制电路的输入端接地，所述第二时钟控制电路的输出端连接所述第二动态点；当所述时钟信号为逻辑高电平时，所述第二时钟控制电路导通，当所述时钟信号为逻辑低电平时，所述第二时钟控制电路关断。

可选地，所述第一时钟控制电路包括：第二pmos晶体管，所述第二pmos晶体管的栅极输入所述时钟信号，所述第二pmos晶体管的源极连接电源， 所述第二pmos晶体管的漏极连接所述第一动态点。

可选地，所述第二时钟控制电路包括：第一nmos晶体管，所述第一nmos晶体管的栅极输入所述时钟信号，所述第一nmos晶体管的源极接地，所述第一nmos晶体管的漏极连接所述第二动态点。

可选地，所述解码逻辑电路包括：第二nmos晶体管，所述第二nmos晶体管的栅极、漏极和源极分别为所述解码逻辑电路的第一端、第二端和第三端。

可选地，所述锁存电路包括：第三pmos晶体管、第三nmos晶体管、第四nmos晶体管、第五nmos晶体管、第四pmos晶体管和第二反相器；

其中，所述第三pmos晶体管的栅极连接所述第三nmos晶体管的栅极，并连接所述第一动态点，所述第三pmos晶体管的源极连接电源，所述第三pmos晶体管的漏极分别连接所述第三nmos晶体管的漏极、所述第四pmos晶体管的漏极以及所述第二反相器的输入端；所述第三nmos晶体管的源极连接所述第四nmos晶体管的漏极和所述第五nmos晶体管的漏极；所述第四nmos晶体管的栅极输入所述时钟信号，所述第四nmos晶体管的源极接地；所述第五nmos晶体管的栅极连接所述第二反相器的输出端，所述第五nmos晶体管的源极接地；所述第四pmos晶体管的栅极连接所述第二反相器的输出端，所述第四pmos晶体管的源极连接电源，所述第四pmos晶体管的漏极连接所述第二反相器的输入端。

为解决上述技术问题，本发明实施例还提供一种静态随机存取存储器，包括以上所述的限制翻转的动态逻辑电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供一种lsdl电路，输入时钟信号和至少一个逻辑输入信号，输出逻辑输出信号，包括：动态逻辑电路，响应于所述时钟信号，对所述至少一个逻辑输入信号的逻辑电平进行解码并输出，将所述动态逻辑电路的输出端作为第一动态点；锁存电路，响应于所述时钟信号，对所述第一动态点的电压进行锁存，并作为所述逻辑输出信号输出；本发明实施例还在所述第一动态点处设置了保持电路，以保持所述第一动态点的电压，当所述 第一动态点的电压为逻辑高电平时，所述动态逻辑电路在解码的过程中产生的耦合电容不能拉低所述第一动态点的电压(或将所述第一动态点a的电压拉低后迅速地恢复)，从而不对所述锁存电路的响应速度产生影响，与现有技术相比，减小了所述锁存电路的响应时间，提高了lsdl电路的速度。

附图说明

图1是现有的一种lsdl电路的电路图；

图2是本发明实施例lsdl电路的示意性结构框图；

图3是本发明实施例lsdl电路的电路图；

图4是现有的lsdl电路与本发明实施例lsdl电路中第一动态点的波形图；

图5是现有的lsdl电路与本发明实施例lsdl电路中时钟信号与逻辑输出信号的波形图。

具体实施方式

如背景技术部分所述，现有技术的lsdl电路的速度受到了制约。

本申请发明人对现有技术进行了分析。以如图1所示的一个四输入的lsdl电路为例，现有的lsdl电路100可以包括：动态逻辑电路10和锁存电路20，当时钟信号clk的有效沿到来时，所述动态逻辑电路10针对输入其输入端的逻辑输入信号进行解码，所述时钟信号clk每经一个时钟周期，所述动态逻辑电路10解码一次。

所述动态逻辑电路10包括四个解码逻辑电路(图中未示出)，所述解码逻辑电路包括nmos晶体管，在lsdl电路100中，所述动态逻辑电路10可以包括：nmos晶体管n21、nmos晶体管n22、nmos晶体管n23和nmos晶体管n24，并且，所述nmos晶体管n21、nmos晶体管n22、nmos晶体管n23和nmos晶体管n24的栅极分别输入有逻辑输入信号in<0>、in<1>、in<2>和in<3>，所述nmos晶体管n21、nmos晶体管n22、nmos晶体管n23和nmos晶体管n24的漏极相连，源极也相连；所述动态逻辑电路10还可以包括：pmos晶体管p2和nmos晶体管n1，所述pmos晶体 管p2和nmos晶体管n1受到其栅极输入的时钟信号clk的控制而导通或关断，所述pmos晶体管p2的漏极连接所述nmos晶体管n21、nmos晶体管n22、nmos晶体管n23和nmos晶体管n24的漏极，所述nmos晶体管n1的漏极连接所述nmos晶体管n21、nmos晶体管n22、nmos晶体管n23和nmos晶体管n24的源极；所述动态逻辑电路10的输出端为所述pmos晶体管p2的漏极，并将其设置为第一动态点a，再将所述nmos晶体管n1的漏极设置为第二动态点b；所述动态逻辑电路10的输出端连接所述锁存电路20的输入端，所述锁存电路20适于锁存所述第一动态点a的电压，所述锁存电路20的输出端作为所述lsdl电路100的输出端，并输出逻辑输出信号clk_out。

在所述lsdl电路100中，所述锁存电路20可以包括：pmos晶体管p3、nmos晶体管n3、nmos晶体管n4、nmos晶体管n5、pmos晶体管p4和第一反相器inv1；其中，所述pmos晶体管p3的栅极连接所述nmos晶体管n3的栅极，并连接所述第一动态点a，所述pmos晶体管p3的源极连接电源，所述pmos晶体管p3的漏极分别连接所述nmos晶体管n3的漏极、所述pmos晶体管p4的漏极以及所述第一反相器inv1的输入端；所述nmos晶体管p3的源极连接所述nmos晶体管n4的漏极和所述nmos晶体管n5的漏极；所述nmos晶体管n4的栅极输入所述时钟信号clk，所述nmos晶体管n4的源极接地vss；所述nmos晶体管n5的栅极连接所述第一反相器inv1的输出端，所述nmos晶体管n5的源极接地vss；所述pmos晶体管p4的栅极连接所述第一反相器inv1的输出端，所述pmos晶体管p4的源极连接电源vdd，所述pmos晶体管p4的漏极连接所述第一反相器inv1的输入端。

在时钟信号clk的作用下，根据所述逻辑输入信号in<3:0>的逻辑电平状态，所述逻辑输出信号clk_out的输出逻辑如下：

当所述时钟信号clk为逻辑低电平时，所述pmos晶体管p2导通，所述nmos晶体管n1关断，无论所述逻辑输入信号in<3:0>是何逻辑输入电平，所述第一动态点a均为逻辑高电平，在所述时钟信号clk为低电平的期间，所述lsdl电路100允许所述逻辑输入信号in<3:0>发生变化。

当所述时钟信号clk变化为逻辑低电平时，所述pmos晶体管p2关断，所述nmos晶体管n1导通，此时，若所述逻辑输入信号in<3:0>等于0(即所述逻辑输入信号in<0>、in<1>、in<2>和in<3>均为逻辑低电平)，所述第一动态点a保持上一个时钟周期中时钟信号clk为低电平时所述第一动态点a的电压，即保持逻辑高电平，若所述逻辑输入信号in<3:0>大于0(即所述逻辑输入信号in<0>、in<1>、in<2>和in<3>至少一个为逻辑高电平)，那么，所述nmos晶体管n21、nmos晶体管n22、nmos晶体管n23和nmos晶体管n24至少有一个导通，那么所述第一动态点a的电压为逻辑低电平，以上过程即为所述动态逻辑电路10对所述逻辑输入信号in<3:0>的解码过程。在所述时钟信号clk为低电平的期间，所述lsdl电路100需要所述逻辑输入信号in<3:0>的逻辑电平状态维持不变。

在所述动态逻辑电路10的解码过程中，所述第二动态点b可能是逻辑高电平或逻辑低电平。若所述第二动态点b为逻辑高电平，那么，当所述输入逻辑信号in<3:0>全部为逻辑低电平时，所述时钟信号clk从低电平变化到高电平时，所述第二动态点b会从逻辑高电平迅速跳变到逻辑低电平，此时，由于所述第一动态点a为高电平，那么，a、b两点之间将存在耦合电容，耦合电容效应会使第一动态点a的电位下降，这将影响与之连接的nmos晶体管n3的放电速度(请参见图4中现有的lsdl电路中的第一动态点a的波形图)，对所述逻辑输出信号clk_out有一定的延迟作用；若所述第二动态点b点为逻辑低电平，则a、b两点之间不存在耦合电容，电路速度不会受到影响。

综上所述，由于耦合电容的影响，现有技术的lsdl电路的速度受到了制约。

本发明实施例提出一种lsdl电路，在以上所述的lsdl电路100的基础上，在所述第一动态点a处增加了保持电路，适于保持所述第一动态点a的电压，使得在所述第一动态点a的电压切换为逻辑高电平时，所述第一动态点a的电压不会因为耦合电容的原因而被拉低(或将所述第一动态点a的电压拉低后迅速地恢复)，从而不对所述锁存电路20的响应速度产生影响，与现有技术的lsdl电路100相比，减小了所述锁存电路20的响应时间，提 高了lsdl电路的速度，并且较易实施。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例lsdl电路的示意性结构框图。

如图2所示，本发明实施例提出的lsdl电路200，所述lsdl电路200可以输入有时钟信号clk和至少一个逻辑输入信号in<3:0>(以所述lsdl电路200输入有四个逻辑输入信号为例)，输出逻辑输出信号clk_out，所述lsdl电路200可以包括：

动态逻辑电路10，响应于所述时钟信号clk，对所述至少一个逻辑输入信号in<3:0>的逻辑电平进行解码并输出，将所述动态逻辑电路10的输出端作为第一动态点a。

锁存电路20，响应于所述时钟信号clk，对所述第一动态点a的电压进行锁存，并作为所述逻辑输出信号clk_out输出。

所述lsdl电路200还可以包括：保持电路30，适于保持所述第一动态点a的电压。

图3是本发明实施例lsdl电路的电路图。

如图3所示，在具体实施中，所述保持电路30可以包括：

第一pmos晶体管p1，所述第一pmos晶体管p1的源极连接电源vdd，所述第一pmos晶体管p1的漏极连接所述第一动态点a。

第一反相器inv1，所述第一反相器inv1的输入端连接所述第一动态点a，所述第一反相器inv1的输出端连接所述第一pmos晶体管p1的栅极。

当所述第一动态点a为逻辑高电平时，所述第一反相器inv1输出为逻辑高电平，使所述第一pmos晶体管p1导通，使得与所述第一pmos晶体管p1的漏极相连的所述第一动态点a为逻辑高电平，即使此时由于耦合电容的作用，所述第一动态点a的电压被下拉，所述保持电路30中的第一pmos晶体管p1与第一反相器inv1也会迅速地将第一动态点a的电压恢复至逻辑高电平。

为了使本发明实施例更易实施，可以将所述第一pmos晶体管p1设置为小尺寸晶体管，即所述第一pmos晶体管p1具有较小的宽长比。

需要说明的是，保持电路30可以包括以上所述的第一pmos晶体管p1与第一反相器inv1，在所述第一动态点a为逻辑高电平时对其电压进行保持；但是，本发明实施例的保持电路30并不以此作为限制，保持电路30可以采用任何可以实现保持所述第一动态点a的逻辑高电平功能的电路。本文中的“保持”指的是能够消除耦合电容对于第一动态点的电平影响，或者将该电平影响控制在可以接受的误差范围内。

在本发明实施例中，所述动态逻辑电路10适于对所述逻辑输入信号in<3:0>解码，其中，所述动态逻辑电路10可以包括：至少一个解码逻辑电路103，每一个所述逻辑输入信号in<3:0>传输至一个所述解码逻辑电路103的第一端，所述解码逻辑电路103的第二端连接所述第一动态点a，将所述解码逻辑电路103的第三端作为第二动态点b。

所述动态逻辑电路10的解码逻辑可以为多种方式，例如：响应于所述时钟信号clk的上升沿，当所述逻辑输入信号in<3:0>均为逻辑低电平时，所述动态逻辑电路10输出第一逻辑电平，当所述逻辑输入信号in<3:0>中有一个为逻辑高电平时，所述动态逻辑电路10输出不同于第一逻辑电平的第二逻辑电平。

在具体实施中，所述解码逻辑电路103可以包括：第二nmos晶体管n2，所述第二nmos晶体管n2的栅极、漏极和源极分别为所述解码逻辑电路103的第一端、第二端和第三端。那么，以上所述的第一逻辑电平为逻辑高电平，第二逻辑电平为逻辑低电平。当然，所述第一逻辑电平和所述第二逻辑电平的配置也可以相反，可以由具体的电路结构决定。

在本发明实施例中，所述动态逻辑电路10还可以包括：

第一时钟控制电路101，所述第一时钟控制电路101输入所述时钟信号clk，所述第一时钟控制电路101的输入端连接电源vdd，所述第一时钟控制电路101的输出端连接所述第一动态点a；当所述时钟信号clk为逻辑高电平时，所述第一时钟控制电路101关断，当所述时钟信号clk为逻辑低电 平时，所述第一时钟控制电路101导通。

第二时钟控制电路102，所述第二时钟控制电路102输入所述时钟信号clk，所述第一时钟控制电路102的输入端接地vss，所述第二时钟控制电路102的输出端连接所述第二动态点b；当所述时钟信号clk为逻辑高电平时，所述第二时钟控制电路102导通，当所述时钟信号clk为逻辑低电平时，所述第二时钟控制电路102关断。

在具体实施中，所述第一时钟控制电路101可以包括：第二pmos晶体管p2，所述第二pmos晶体管p2的栅极输入所述时钟信号clk，所述第二pmos晶体管p2的源极连接电源vdd，所述第二pmos晶体管p2的漏极连接所述第一动态点a。

在具体实施中，所述第二时钟控制电路102可以包括：第一nmos晶体管n1，所述第一nmos晶体管n1的栅极输入所述时钟信号clk，所述第一nmos晶体管n1的源极接地vss，所述第一nmos晶体管n1的漏极连接所述第二动态点b。

在如图3所示的lsdl电路200中，所述动态逻辑电路10的运行机制的更多信息可以参照以上所述的图1中现有的lsdl电路100的相关描述，此处不再赘述。

在本发明实施例中，所述锁存电路20可以包括：第三pmos晶体管p3、第三nmos晶体管n3、第四nmos晶体管n4、第五nmos晶体管n5、第四pmos晶体管p4和第二反相器inv2。

其中，所述第三pmos晶体管p3的栅极连接所述第三nmos晶体管n3的栅极，并连接所述第一动态点a，所述第三pmos晶体管p3的源极连接电源vdd，所述第三pmos晶体管p3的漏极分别连接所述第三nmos晶体管n3的漏极、所述第四pmos晶体管p4的漏极以及所述第二反相器inv2的输入端；所述第三nmos晶体管n3的源极连接所述第四nmos晶体管n4的漏极和所述第五nmos晶体管n5的漏极；所述第四nmos晶体管n4的栅极输入所述时钟信号clk，所述第四nmos晶体管n4的源极接地；所述第五nmos晶体管n5的栅极连接所述第二反相器inv2的输出端，所述第五 nmos晶体管n5的源极接地；所述第四pmos晶体管p4的栅极连接所述第二反相器inv2的输出端，所述第四pmos晶体管p4的源极连接电源vdd，所述第四pmos晶体管p4的漏极连接所述第二反相器inv2的输入端。

参照图3，以所述第一动态点a为逻辑高电平为例阐述所述锁存电路20的运行机制：当所述时钟信号clk为高电平时，第三pmos晶体管p3关断，第三nmos晶体管n3导通，第四nmos晶体管n4导通，则第三pmos晶体管p3的漏极为逻辑低电平，那么，第二反相器inv2输出为逻辑高电平，使得第五nmos晶体管n5导通，以及第四pmos晶体管p4关断，此时，所述逻辑输出信号clk_out为逻辑高电平，所述锁存电路20完成对所述第一动态点a的电压的锁存；当所述时钟信号clk为低电平时，第三pmos晶体管p3关断，第三nmos晶体管n3导通，第四nmos晶体管n4则为关断状态，此时，第三pmos晶体管p3的漏极的逻辑电平则保持不变，应由上一个时钟周期中时钟信号clk为高电平时第三pmos晶体管p3的漏极的逻辑电平决定。

图4是现有的lsdl电路与本发明实施例lsdl电路中第一动态点的波形图。如图4所示，在现有技术中，当所述第一动态点a为逻辑高电平，而所述第二动态点b迅速变为逻辑低电平时，a、b两点间的耦合电容效应导致了所述第一动态点a的电平被拉低，而采用了保持电路30的本发明实施例lsdl电路200，即使所述第二动态点b与所述第一动态点a间存在耦合电容，所述第一动态点a的电压在短暂地被拉低后恢复至逻辑高电平，所述保持电路30对所述第一动态点a的作用效果显著。

此外，本实施例提供了现有的lsdl电路与本发明实施例lsdl电路中时钟信号clk与逻辑输出信号clk_out的波形图，如图5所示，当所述第二动态点b与所述第一动态点a间存在耦合电容时，本发明实施例的lsdl电路200中的时钟信号clk与所述逻辑输出信号clk_out之间的延迟时间，相比于现有技术的lsdl电路100中的时钟信号clk与所述逻辑输出信号clk_out之间的延迟时间，降低了约18％，因此，本发明实施例lsdl电路200具有更快的电路速度。

本发明实施例还提供一种静态随机存取存储器，包括以上所述的限制翻 转的动态逻辑电路200。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。