技术领域本发明涉及电子电路技术领域，尤其涉及一种行译码器及存储器。
背景技术：
译码是编码的逆过程，在编码时，每一种二进制代码都赋予了特定的含义，表示了一个确定的信号或者对象。把二进制代码状态的特定含义翻译出来的过程叫做译码，实现译码操作的电路称为行译码器。也就是说，行译码器(decoder)是一类可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。在现有技术中，行译码器的工作状态通常包括编程状态、读状态以及擦除状态，不同工作状态存在不同的工作电压。在不同的工作状态下，行译码器中的晶体管的工作电压范围波动较大，这就要求行译码器中的晶体管都必须能够耐受高电压，因此需要选用厚栅氧晶体管。然而，厚栅氧晶体管的成本较高，面积较大，导致行译码器的电路面积较大，成本较高。
技术实现要素：
本发明解决的技术问题是减少行译码器的电路面积，降低行译码器的成本。为解决上述技术问题，本发明实施例提供一种行译码器，包括：第一级译码电路以及第二级译码电路，其中：所述第一级译码电路，与所述第二级译码电路耦接，适于将生成的选择信号以及反相选择信号分别输入至所述第二级译码电路；所述第二级译码电路，包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管以及第四NMOS管，其中：所述第一PMOS管，源极与第二级译码电路的供电电源耦接，栅极与所述第二PMOS管的漏极耦接，漏极与所述第三PMOS管的源极耦接；所述第二PMOS管，源极与第二级译码电路的供电电源耦接，栅极与所述第一PMOS管的漏极耦接，漏极与所述第四PMOS管的源极耦接；所述第三PMOS管，栅极与第一偏置电压源耦接，漏极与所述第一NMOS管的漏接耦接；所述第四PMOS管，栅极与所述第一偏置电压源耦接，漏极与所述第二NMOS管的漏极以及第二级译码电路的字线输出信号端耦接；所述第一NMOS管，栅极与第二偏置电压源耦接，源极与所述第四NMOS管的栅极耦接；所述第二NMOS管，栅极与所述第二偏置电压源耦接，源极与所述第三NMOS管的栅极耦接，漏极与所述第二级译码电路的字线输出信号端耦接；所述第三NMOS管，源极与负电压源耦接，漏极与所述第一NMOS管的源极耦接；所述第四NMOS管，源极与所述负电压源耦接，漏极与所述第二NMOS管的源极耦接；所述第五PMOS管，源极输入地址驱动信号，栅极输入所述反相选择信号，漏极与所述第二PMOS管的漏极以及所述第四PMOS管的源极耦接；所述第六PMOS管，源极输入预设电压值，栅极输入所述选择信号，漏极与所述第五PMOS管的漏极耦接；所述第一偏置电压源的输出电压VbiasP以及所述第二偏置电压源的输出电压VbiasN满足以下条件：0≤|VbiasP|≤1/2×(VCGB-VNEG)±Vt，Vt≤|VbiasN|≤1/2×(VCGB-VNEG)±Vt，且VCGB与VbiasP之差小于预设值，VbiasN与VNEG之差均小于预设值，VCGB为所述第二级译码电路的供电电源的最大输出电压值，Vt为MOS管阈值电压。可选的，所述第一级译码电路包括：第一与非门电路、第二与非门电路、第七PMOS管、第八PMOS管、第五NMOS管、第六NMOS管、第七NMOS管以及第八NMOS管，其中：所述第七PMOS管，源极与第一级译码电路的供电电源耦接，栅极与所述第六NMOS管的栅极耦接，漏极与所述第六NMOS管的漏极耦接；所述第八PMOS管，源极与第一级译码电路的供电电源耦接，栅极与所述第七NMOS管的栅极耦接，漏极与所述第七NMOS管的漏极耦接；所述第五NMOS管，源极与第三偏置电压源耦接，栅极与所述第一与非门电路的输出端耦接，漏极输出所述反相选择信号；所述第六NMOS管，源极与所述第三偏置电压源耦接，栅极与所述第八PMOS管的漏极耦接，漏极与所述第五NMOS管的漏极耦接；所述第七NMOS管，源极与所述第三偏置电压源耦接，栅极与所述第六NMOS管的漏极耦接，漏极与所述第八NMOS管的漏极耦接；所述第八NMOS管，源极与所述第三偏置电压源耦接，栅极与所述第二与非门电路的输出端耦接，漏极输出所述选择信号；所述第一与非门电路，包括三个信号输入端、一个控制端以及一个输出端；所述第二与非门电路，包括一个信号输入端以及一个控制端，所述信号输入端与所述第一与非门电路的输出端耦接，所述控制端适于输入控制信号。可选的，所述第一级译码电路的供电电源的输出电压与所述第一与非门电路的输出信号的电压值之差小于5V。可选的，所述第六PMOS管的源极输入的预设电压值由所述第一级译码电路的供电电源提供。可选的，当所述行译码器切换至读状态时，所述第二级译码电路的供电电源的输出电压在第一时长到来时从第一电压值跳变至第二电压值；所述第一级译码电路的供电电源的输出电压在第一时长到来时从所述第一电压值跳变至所述第二电压值；所述第一偏置电压源的输出电压在所述第一时长到来时从0跳变至所述第一电压值；所述地址驱动信号的电平对应的电压值在所述第一时长到来时从所述第一电压值跳变至所述第二电压值；所述第三偏置电压源的输出电压在所述第一时长到来时从0跳变至所述第一电压值；所述第一电压值为所述第一与非门的输出端电压，且所述第一电压值小于所述第二电压值。可选的，所述预设值为5V。可选的，当所述行译码器处于编程状态以及读状态时，所述负电压源输出电压为0；当所述行译码器处于擦除状态时，所述负电压源输出电压为负值。本发明实施例还提供了一种存储器，包括上述任一种行译码器。与现有技术相比，本发明实施例的技术方案具有以下有益效果：通过增加第一偏置电压源以及第二偏置电压源，控制第一偏置电压源的输出电压VbiasP以及第二偏置电压源的输出电压VbiasN在不同工作模式下的值，使得在不同工作状态下，任意处于导通状态的MOS管的VGS以及VDS均不大于VCGB与VbiasP之差或者VbiasN与VNEG之差，因此可以采用薄栅氧晶体管，从而可以减少行译码器的电路面积，降低行译码器的成本。附图说明图1(a)是现有的行译码器的第一级译码电路的第一级电平移位电路的电路结构图；图1(b)是现有的行译码器的第一级译码电路的第二级电平移位电路的电路结构图；图2是现有的行译码器的第二级译码电路的电路结构图；图3是本发明实施例中的行译码器的第二级译码电路的电路结构图；图4是本发明实施例中的行译码器的第一级译码电路的电路结构图。具体实施方式参照图1(a)、图1(b)以及图2，给出了现有的一种行译码器的电路结构图。行译码器包括第一级译码电路以及第二级译码电路，第一级译码电路的电路结构图参照图1(a)、图1(b)，第二级译码电路的结构图参照图2。在图1(a)中，第一级译码电路包括与非门电路、非门电路、第一级电平移位电路。与非门电路的输出信号的电平为Vdd，Vdd通常为1.5V。在与非门电路的输出发生变化时，供电电源VCGB经过第一级电平移位电路，生成选择信号Sel以及对应的反相选择信号Selb。第一级电平移位电路包括：PMOS管MP9、PMOS管MP10、NMOS管MN9以及NMOS管MN10，其中：PMOS管MP9的源极与第一级译码电路的供电电源VCGB耦接，栅极与PMOS管MP10的漏极耦接，漏极与NMOS管MN9的漏极耦接；PMOS管MP10的源极与VCGB耦接，栅极与PMOS管MP9的漏极以及NMOS管MN9的漏极耦接，漏极与NMOS管MN10的漏极耦接；NMOS管MN9的栅极与与非门电路的输出端耦接，源极与地线耦接；NMOS管MN10的栅极和非门电路的输出端耦接，源极与地线耦接。PMOS管MP9的漏极输出反相选择信号，PMOS管MP10的漏极输出选择信号。与非门电路包括三个输入端以及一个控制端。三个输入端依次为X、Y以及Z，控制端为PD。与非门电路的输出端与NMOS管MN9的栅极以及非门电路的第一输入端耦接。非门电路的第二输入端为控制端PD，输出端与NMOS管MN10的栅极耦接。图1(b)为第一级译码电路的第二级电平移位电路。图1(a)生成的选择信号Sel以及反相选择信号Selb输入到第二级电平移位电路中。第二级电平移位电路包括：PMOS管MP11、PMOS管MP12、PMOS管MP13、PMOS管MP14、NMOS管MN11以及NMOS管MN12，其中：PMOS管MP11的源极与VCGB耦接，漏极输出信号Selh；PMOS管MP12的源极与VCGB耦接，栅极与NMOS管MN11的栅极以及NMOS管MN12的漏极耦接，漏极与PMOS管MP11的漏极耦接；PMOS管MP13的源极与VCGB耦接，栅极与NMOS管MN12的栅极以及NMOS管MN11的漏极耦接，漏极与NMOS管MN12的漏极耦接；PMOS管MP14的源极与VCGB耦接，漏极输出信号Selbh；NMOS管MN11的源极输出与NMOS管MN12的源极连接，输入负压VNEG，漏极与PMOS管MP12的漏极耦接；NMOS管MN12的漏极与PMOS管MP13的漏极耦接。参照图2，给出了现有的行译码器的第二级译码电路的结构图。第二级译码电路包括NMOS管MN13、NMOS管MN14以及PMOS管MP15，其中：NMOS管MN13的漏极输入XPCG(m:0)，栅极输入图1(b)中生成的信号Selh，源极与PMOS管MP15的漏极耦接；PMOS管MP15的源极输入XPCG(m:0)，栅极输入图1(b)中生成的信号Selbh，漏极输出控制栅信号CG(m:0)；NMOS管MN14的漏极与NMOS管MN13的源极耦接，栅极输入图1(b)中生成的信号Selbh，源极与地线耦接。当行译码器处于编程状态时，VCGB的电压值为8V；当行译码器处于读状态时，VCGB的电压值为4V；当行译码器处于擦除状态时，VCGB的电压值从1.5V降低至0V。在三种状态下，VCGB、VNEG、XPCG(m:0)以及CG(m:0)各自对应的电压值可以参照下表1。信号端编程状态读状态擦除状态VCGB8V4V1.5V→0VNEG000→-7VXPCG(m:0)8V/04V/0-7V/0CG(m:0)8V/04V/0-7V/0V表1当行译码器工作时，由于VCGB以及XPCG(m:0)的电压值较高，导致第一级译码电路以及第二极译码电路中的MOS管各自对应的VGS以及VDS较大。例如，当行译码器处于编程状态时，VCGB为8V，NMOS管MN9导通时，若NMOS管的栅极电压为0，则NMOS管MN9对应的VDS以及VDS均为8V。也就是说，在行译码器的工作过程中，各MOS管上的VGS以及VDS会经常大于5V，这就需要行译码器中的MOS管能够承受较大的电压，因此需要采用厚栅氧晶体管。在本发明实施例中，当行译码器的第二级译码电路的供电电源的电压值较高时，任意MOS管的VGS以及VDS均不会超过预设电压值，因此可以采用薄栅氧晶体管，从而可以减少行译码器的电路面积，降低行译码器的成本。为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。本发明实施例提供了一种行译码器，所述行译码器包括第一级译码电路以及第二级译码电路。第一级译码电路可以产生选择信号Sel以及反相选择信号Selb，并分别输入至第二级译码电路中的相应端口。在同一时刻，选择信号Sel的电平与反相选择信号Selb的电平为反相的，即当选择信号Sel的电平为高电平时，反相选择信号Selb的电平为低电平；相反地，当选择信号Sel的电平为低电平时，反相选择信号Selb的电平为高电平。参照图3，给出了本发明实施例中的行译码器的第二级译码电路的电路结构图。在本发明实施例中，第二级译码电路包括：第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3以及第四NMOS管MN4。第一PMOS管MP1以及第二PMOS管MP2组成上拉锁存电路，且二者的导通速度存在时间差。第一PMOS管MP1的源极与第二级译码电路的供电电源VCGB耦接，栅极与第二PMOS管MP2的漏极耦接，漏极与第三PMOS管MP3的源极耦接。第二PMOS管MP2的源极与供电电源VCGB耦接，栅极与第一PMOS管MP1的漏极耦接，漏极与第四PMOS管MP4的源极耦接。第三PMOS管MP3与第四PMOS管MP4组成第一偏压电路。第三PMOS管MP3的栅极与第一偏置电压源耦接，漏极与第一NMOS管MN1的漏极耦接，源极与第一PMOS管MP1的漏极耦接，第一偏置电压源的输出电压值为VbiasP。第四PMOS管MP4的栅极与第一偏置电压源耦接，漏极与第二NMOS管MN2的漏极耦接，源极与第二PMOS管MP2的漏极耦接。第一NMOS管MN1与第二NMOS管MN2组成第二偏压电路。第一NMOS管MN1的栅极与第二偏置电压源耦接，源极与第四NMOS管MN4的栅极耦接，漏极与第三PMOS管MP3的漏极耦接，第二偏置电压源的输出电压值为VbiasN。第二NMOS管MN2的栅极与第二偏置电压源耦接，源极与第三NMOS管MN3的栅极耦接，漏极与第四PMOS管MP4的漏接耦接。在本发明实施例中，第一偏置电压源的输出电压值VbiasP满足以下条件：0≤|VbiasP|≤1/2×(VCGB-VNEG)±Vt，且VCGB与VbiasP之差小于预设值；第二偏置电压源的输出电压值VbiasN满足以下条件：Vt≤|VbiasN|≤1/2×(VCGB-VNEG)±Vt，且VbiasN与VNEG之差小于预设值。在本发明一实施例中，预设值为5V。由于在导通状态下，第一偏压电路中的第三PMOS管MP3与第四PMOS管MP4的VGS以及VDS均近似为VCGB与VbiasP之差，因此，第三PMOS管MP3与第四PMOS管MP4的VGS以及VDS均不会大于5V。同理，第一NMOS管MN1与第二NMOS管MN2的VGS以及VDS均不会大于5V。第三NMOS管MN3以及第四NMOS管MN4组成下拉锁存电路。第三NMOS管MN3的源极与负电压源VNEG耦接，漏极与第一NMOS管MN1的源极耦接，栅极与第二NMOS管MN2的源极耦接。第四NMOS管MN4的源极与负电压源耦接，漏极与第二NMOS管MN2的源极耦接，栅极与第一NMOS管MN1的源极耦接。在本发明实施例中，当行译码器工作在不同的工作状态时，负电压源VNEG的输出电压不同。当行译码器工作在编程状态时，负电压源VNEG的输出电压为0；当行译码器工作在读状态时，负电压源VNEG的输出电压为0；当行译码器工作在擦除状态时，负电压源VNEG的输出电压为负值。第五PMOS管MP5以及第六PMOS管MP6组成输入电路。第五PMOS管MP5的源极输入地址驱动信号XPCG(m:0)，栅极输入反相选择信号Selb，漏极与第二PMOS管MP2的漏极以及第四PMOS管MP4的源极耦接。第六PMOS管MP6的源极输入预设电压值VP2，栅极输入选择信号Sel，漏极与第五PMOS管MP5的漏极耦接。参照图4，给出了本发明实施例中的一种行译码器的第一级译码电路的电路结构图。在本发明实施例中，第一级译码电路包括：第一与非门电路、第二与非门电路、第七PMOS管MP7、第八PMOS管MP8、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7以及第八NMOS管MN8，其中：第七PMOS管MP7的源极与供电电源VP1耦接，栅极与第六NMOS管MN6的栅极、第七NMOS管MN7的漏极以及第八NMOS管MN8的漏极耦接，漏极与第六NMOS管MN6的漏极耦接。第八PMOS管MP8的源极与供电电源VP1耦接，栅极与第七NMOS管MN7的栅极、第五NMOS管MN5的漏极以及第六NMOS管MN6的漏极耦接，漏极与第七NMOS管MN7的漏接耦接。第五NMOS管MN5的栅极与第一与非门电路的输出端耦接；源极与第三偏置电压源耦接，第三偏置电压源的输出电压值为Xdbias；漏极为反相选择信号Selb的输出端。第六NMOS管MN6的源极与Xdbias耦接；第七NMOS管MN7的源极与Xdbias耦接；第八NMOS管MN8的栅极与第二与非门电路的输出端耦接，源极与Xdbias耦接，漏极为选择信号Sel的输出端。第一与非门电路包括三个输入端以及一个控制端，三个输入端依次为X、Y以及Z，控制端为PD。第二与非门电路包括一个输入端以及一个控制端，第二与非门电路的输入端与第一与非门电路的输出端耦接，控制端为PD。在实际应用中，行译码器的工作状态包括编程状态、读状态以及擦除状态。在不同的工作状态，可以预先设置好对应的工作状态参数。当获知行译码器的工作状态时，即可调取相应的工作状态参数。参照表2，给出了本发明一实施例中的行译码器工作在编程状态、读状态以及擦除状态时，各信号输入端电压对应的工作状态参数。表2下面对不同状态下，第二级译码电路的工作流程进行说明。1)行译码器处于编程状态。在起始状态下，VCGB＝8V。当选择信号Sel的电平为低电平时，选择信号Sel的电平对应的电压值为4V。第六PMOS管的源极电压为4V，栅极电压为4V，漏极电压为4V+Vt，也即漏极电压为4.5V，因此第六PMOS管MP6截止。由于第一PMOS管MP1的栅极与第二PMOS管MP2的漏极耦接，第二PMOS管MP2的漏极与第六PMOS管的漏极耦接，因此在第六PMOS管MP6导通时，第一PMOS管MP1的栅极电压为4.5V，故第一PMOS管MP1处于导通状态。第二PMOS管MP2的栅极电压与第一PMOS管MP1的漏极电压相等，当第一PMOS管MP1导通时，第二PMOS管MP2的栅极电压为8V，因此第二PMOS管MP2处于截止状态，第三PMOS管M34的栅极电压VbiasP＝4V，因此第三PMOS管MP3导通，故控制栅信号CG(m:0)的电压值维持在0V。也即：在起始状态下，CG(m:0)的电压值为0V。当反相选择信号的电平为低电平，且XPCG(m:0)为8V时，第五PMOS管MP5导通。此时，第五PMOS管MP5的源极电压为8V，栅极电压为反相选择信号Selb的电平对应的电压值，漏极电压为8V。相应地，第一PMOS管MP1的栅极电压为8V，第一PMOS管MP1截止。第二PMOS管MP4导通，其漏极电压为8V。第四PMOS管MP4导通，其漏极电压为8V，也即CG(m:0)的电压值为8V。当反相选择信号的电平为低电平，且XPCG(m:0)为4V时，第五PMOS管MP5导通。第二PMOS管MP2截止，且第二PMOS管的漏极电压为4V。也即第四PMOS管的源极电压为4V，第四PMOS管截止，CG(m:0)的电位被迅速下拉至0。也即：当XPCG(m:0)为4V时，CG(m:0)的电压值为0V。2)行译码器处于读状态。当行译码器切换至读状态时，并不是立即将各输入端的电压调整至预设值，而是经过一段时间的缓冲之后，再将各输入端的电压调整为预设值。参照表2，当行译码器切换至读状态时，在第一时长之后，才将第一级译码电路的供电电源的输出电压、第二级译码电路的供电电源的输出电压、地址驱动信号XPCG(m:0)的电平对应的电压值从Vdd跳变至4V，将第一偏置电压源的输出电压以及第三偏置电压源的输出电压从0跳变至Vdd。当各输入端的电压调整完成后，第一级译码电路的供电电源的输出电压、第二级译码电路的供电电源的输出电压以及地址驱动信号XPCG(m:0)的电平对应的电压值均为4V，第一偏置电压源的输出电压以及第三偏置电压源的输出电压均为Vdd。在本发明一实施例中，Vdd＝1.5V，因此，在各输入端的电压调整完成后，第一偏置电压源的输出电压与第三偏置电压源的输出电压均为1.5V。行译码器切换至读状态后，其工作流程可以参照行译码器切换至编程状态后的流程，此处不做赘述。3)行译码器处于擦除状态。同行译码器切换至读状态类似，当行译码器切换至擦除状态时，并不是将各输入端的电压调整至预设值。而是经过一段时间的缓冲之后，再将各输入端的电压调整为预设值。参照表2，当行译码器切换至擦除状态时，在第二时长后，将第一级译码电路的供电电源的输出电压从3V调整为0，将第二级译码电路的供电电源的输出电压从3V调整为0，将第一偏置电压源的输出电压从0调整为-4V，将第二偏置电压源的输出电压从3V调整为-4V，将XPCG(m:0)调整为0V。在起始状态下，VCGB＝0V。当选择信号Sel的电平为低电平时，由于第六PMOS管MP6的源极电压VP2＝0，因此第六PMOS管MP6截止。由于第一NMOS管MN1的栅极电压为-4V，因此第一NMOS管MN1的源极电压为-4.5V，也即第四NMOS管MN4的栅极电压为-4.5V。第四NMOS管MN4的源极电压为-7V，因此第四NMOS管MN4导通。相应地，第二NMOS管MN2导通，此时，CG(m:0)为-7V。也就是说，在起始状态，第四NMOS管MN4的源极电压为-7V，栅极电压为-4.5V，漏极电压为-7V。第二NMOS管MN2的源极电压为-7V，栅极电压为-4V，漏极电压为-7V。第四PMOS管MP4的漏极电压为-7V，栅极电压为-4V，源极电压为-3.5V。第一PMOS管MP1的栅极电压为-3.5V，因此导通，源极电压为0V，漏极电压为0V。第二PMOS管MP2的栅极电压为0V，源极电压为0V，漏极电压为-3.5V。第三PMOS管MP3的源极电压为0V，栅极电压为-4V，漏极电压为0V。第一NMOS管MN1的栅极电压为-4V，漏极电压为0V，源极电压为-4.5V。第三NMOS管MN3的漏极电压为-4.5V，栅极电压为-7V，源极电压为-7V。从各个MOS管的源极、栅极以及漏极电压来看，第二级译码电路中的任意MOS管的VGS以及VDS均未超过5V。当反相选择信号Selb的电平为低电平，且XPCG(m:0)为0V时，其各个MOS管的状态可以参照起始状态下的各MOS管状态。当反相选择信号Selb的电平为低电平，且XPCG(m:0)为3V时，第一PMOS管MP1截止，第二PMOS管MP2导通，第二PMOS管MP2的漏极电压为0V。相应地，第四PMOS管导通，第四PMOS管的漏极电压为0V，也即CG(m:0)为0V。也就是说，在本发明实施例中，增加第一偏置电压源以及第二偏置电压源，通过控制第一偏置电压源的输出电压VbiasP以及第二偏置电压源的输出电压VbiasN在不同工作模式下的值，使得任意处于导通状态的MOS管的VGS以及VDS为VCGB与VbiasP之差或者VNEG与VbiasN之差。通过调整VbiasP以及VbiasN的值，可以使得VCGB与VbiasP之差小于5V，VNEG与VbiasN之差小于5V，因此可以采用薄栅氧晶体管替代厚栅氧晶体管，从而可以降低行译码器的面积，减少行译码器的成本。从表2中可知，当行译码器处于编程状态时，第一级译码电路的供电电源输出的电压值VP1＝8V。若第一与非门电路的输出电压Vdd＝1.5V，则第一级译码电路中的第七PMOS管MP7、第八PMOS管MP8、第五NMOS管MP5、第六NMOS管MN6、第七NMOS管MN7以及第八NMOS管MN8在导通时，其上的VGS以及VDS在6.5V左右。在本发明实施例中，当行译码器处于编程状态时，可以通过外部控制电路控制第一与非门电路的输出电压Vdd＝4V；第五NMOS管MN4、第六NMOS管MN6、第七NMOS管MN7以及第八NMOS管MN8等四个NMOS管的源极的电压Xdbias从0V上升至4V。此时，第一级译码电路中的所有MOS管的VGS以及VDS均不会超过5V，因此第一级译码电路中的所有MOS管均可以采用薄栅氧晶体管。当第一级译码电路中的所有MOS管均采用薄栅氧晶体管时，第一级译码电路的面积可以减少，成本可以降低。本发明实施例还提供了一种存储器，所述存储器可以包括上述实施例中提供的行译码器，采用所述行译码器对地址信号进行译码。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。