追踪电路及静态随机存取存储器的制作方法

本发明涉及电子技术领域，尤其是涉及一种追踪电路及静态随机存取存储器。

背景技术：

随着电子信息技术的飞速发展，人们对电子产品的速度提出了更高的要求，同时，速度也已经成为电路中最重要的指标之一，这对电路设计人员提出了更高的挑战，电路设计人员需要对部分现有的功能电路进行优化，使之具有更快的速度。

静态随机存取存储器(staticrandomaccessmemory，sram)是最常用的存储器之一，采用静态存储方式，以静态随机存取位单元电路作为存储单元。sram的特点是读写速度快，并且需要较小的供电电压，功耗较低，并且无需配合内存刷新电路可提高工作效率，但掉电后数据不能保存。sram一般包括：由所述存储单元组成的存储阵列、灵敏放大器(sensitiveamplifier，sa)、译码电路、控制电路和时序控制电路等，其中，所述灵敏放大器适于读取所述存储阵列所存储的数据，并进行放大。在sram电路中还包括追踪(tracking)电路，常被用于产生灵敏放大器的使能信号，一般包括：使能时间模拟电路和驱动电路。由于所述追踪电路是模拟sram存储阵列中静态随机存取位单元电路的漏电，以得到合适的灵敏放大器使能时间t，那么，为保证sram运行的稳定，需要在设计中保证所述灵敏放大器使能时间t的变化区间(variation)尽量小，此变化区间越小，就可以通过外部电路的匹配设计使得sram的工作速度越快。

但是，现有技术的sram中，追踪电路追踪得到的灵敏放大器的使能时间的变动区间较大，限制了sram的工作速度。

技术实现要素：

本发明解决的技术问题是减小模拟得到的灵敏放大器使能时间的变动区 间，从而提高sram的工作速度。

为解决上述技术问题，本发明实施例提供一种追踪电路，用于静态随机存取存储器，所述静态随机存取存储器包括：灵敏放大器和至少一个静态随机存取位单元电路，所述静态随机存取位单元电路在字线信号控制下漏电；包括：

互相并联的多个使能时间模拟电路，所述多个使能时间模拟电路的输入端接收所述静态随机存取存储器的字线信号的镜像信号，所述多个使能时间模拟电路适于模拟所述静态随机存取位单元电路的漏电，以得到漏电时间追踪信号；

驱动电路，所述驱动电路的输入端连接所述使能时间模拟电路的输出端，并根据所述漏电时间追踪信号产生所述灵敏放大器的使能信号。

可选地，所述使能时间模拟电路包括：

追踪位单元电路，所述追踪位单元电路的输入端连接所述使能时间模拟电路的输入端，所述追踪位单元电路输出第一逻辑信号；

负载位单元电路，所述负载位单元电路的输入端连接所述追踪位单元电路的输出端，所述负载位单元电路适于为所述追踪位单元电路提供相当于所述静态随机存取位单元电路的负载，所述追踪位单元电路在所述字线信号的镜像信号控制下驱动所述负载位单元电路，以模拟所述静态随机存取位单元电路的漏电。

可选地，所述使能时间模拟电路还包括：反相电路，所述反相电路的输入端连接所述追踪位单元电路的输出端，所述反相电路的输出端输出所述漏电时间追踪信号。

可选地，所述静态随机存取位单元电路具有第一锁存点和第二锁存点，包括：第一nmos晶体管、第二nmos晶体管、第一pmos晶体管、第二pmos晶体管、第三nmos晶体管以及第四nmos晶体管；其中，

所述第一nmos晶体管的栅极连接所述第一pmos晶体管的栅极，并连接所述第二nmos晶体管的漏极以及所述第二pmos晶体管的漏极，所述第 一nmos晶体管的源极接地，所述第一nmos晶体管的漏极连接所述第一pmos晶体管的漏极，并连接所述第二nmos晶体管的栅极以及所述第二pmos晶体管的栅极；

所述第二nmos晶体管的源极接地；所述第一pmos晶体管的源极连接电源；所述第二pmos晶体管的源极连接电源；所述第一nmos晶体管的漏极连接所述第一锁存点；所述第二nmos晶体管的漏极连接所述第二锁存点；所述第三nmos晶体管的漏极连接所述第一锁存点；所述第四nmos晶体管的漏极连接所述第二锁存点。

可选地，所述追踪位单元电路包括至少一个所述静态随机存取位单元电路，其中，所述静态随机存取位单元电路中的第一锁存点连接电源或地；或者，所述静态随机存取位单元电路中的第二锁存点连接电源或地；

所述第三nmos晶体管的栅极连接所述字线信号的镜像信号，所述第三nmos晶体管的漏极输出所述第一逻辑信号；或者，所述第四nmos晶体管的栅极连接所述字线信号的镜像信号，所述第四nmos晶体管的漏极输出所述第一逻辑信号。

可选地，所述负载位单元电路包括至少一个所述静态随机存取位单元电路，其中，所述第三nmos晶体管的栅极接地，所述第三nmos晶体管的漏极输入所述第一逻辑信号；或者，所述第四nmos晶体管的栅极接地，所述第四nmos晶体管的漏极输入所述第一逻辑信号。

可选地，所述反相电路包括：第三pmos晶体管和第五nmos晶体管，其中，所述第三pmos晶体管的源极接电源，所述第三pmos晶体管的栅极连接所述第五nmos晶体管的栅极并连接所述反相电路的输入端，所述第三pmos晶体管的漏极连接所述第五nmos晶体管的漏极并连接所述反相电路的输出端；所述第五nmos晶体管的源极接地。

可选地，所述驱动电路包括：

逻辑电路，所述逻辑电路的输入端连接所述驱动电路的输入端，用于对所述漏电时间追踪信号进行逻辑运算，得到第二逻辑信号；

驱动增强电路，用于增强所述第二逻辑信号的驱动能力，所述驱动增强 电路的输出端输出所述灵敏放大器的使能信号。

为解决上述技术问题，本发明实施例还提供一种静态随机存取存储器，包括以上所述的追踪电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例提供的追踪电路包括：互相并联的多个使能时间模拟电路，所述多个使能时间模拟电路的输入端接收sram的字线信号的镜像信号，所述多个使能时间模拟电路适于模拟所述静态随机存取位单元电路的漏电，以得到漏电时间追踪信号；所述追踪电路还包括：驱动电路，适于根据所述漏电时间追踪信号产生所述灵敏放大器的使能信号。本发明实施例追踪电路通过模拟静态随机存取位单元电路的漏电，可得所述灵敏放大器的使能信号相对于所述字线信号的镜像信号的延时t，并将所述延时t作为灵敏放大器使能时间，但是，由于追踪电路中各器件的制造工艺存在误差，使得所述灵敏放大器的使能信号相对于所述字线信号的镜像信号的延时t具有一定的不确定性，表现为延时t具有变化区间δt，在sram中，灵敏放大器的使能时间需以t+δt为准，变化区间δt越小，sram的工作速度越快。相比于现有技术的追踪电路，本发明实施例采用了互相并联的多个使能时间模拟电路以共同模拟静态随机存取位单元电路的漏电，使得所述延时t的变化区间δt被有效降低，从而提高sram的速度。

进一步而言，本实施例中的所述追踪位单元电路可以包括至少一个所述静态随机存取位单元电路，所述负载位单元电路亦可以包括至少一个所述静态随机存取位单元电路，使本实施例更易实施。

附图说明

图1是现有的一种追踪电路的示意性结构框图；

图2是本发明实施例追踪电路的示意性结构框图；

图3是本发明实施例使能时间模拟电路的示意性结构框图；

图4是本发明实施例追踪位单元电路的电路图；

图5是本发明实施例负载位单元电路的电路图；

图6是本发明实施例反相电路的电路图；

图7是本发明实施例驱动电路的示意性结构框图；

图8是现有的与本发明实施例的追踪电路中灵敏放大器的使能信号的蒙特卡罗仿真对比图；

图9是现有的与本发明实施例的追踪电路中灵敏放大器的使能信号相对于字线信号的镜像信号的延时分布对比图。

具体实施方式

如背景技术部分所述，在现有技术中，sram中的追踪电路模拟得到的灵敏放大器的使能时间的变动区间较大，限制了sram的工作速度。

本申请发明人对现有技术进行了分析。如图1所示，现有的追踪电路100一般包括：使能时间模拟电路10和驱动电路20，其中，所述使能时间模拟电路10接收sram(图中未示出)的字线信号的镜像信号dmwl，适于模拟所述静态随机存取位单元电路的漏电，以得到漏电时间追踪信号tracking_signal，所述驱动电路20适于对所述漏电时间追踪信号tracking_signal进行逻辑运算以及驱动能力增强，并产生灵敏放大器(图中未示出)的使能信号sae。所述追踪电路100通过模拟静态随机存取位单元电路的漏电，可得所述灵敏放大器的使能信号sae相对于所述字线信号的镜像信号dmwl的延时t，延时t具有变化区间δt，以t+δt作为灵敏放大器的使能时间，在现有技术的追踪电路100中，所述变化区间δt主要取决于所述使能时间模拟电路10，使得所述变化区间δt较大，使sram的工作速度较慢。

针对以上技术问题，本发明实施例提供了一种追踪电路，包括：互相并联的多个使能时间模拟电路，所述多个使能时间模拟电路的输入端接收所述静态随机存取存储器的字线信号的镜像信号，所述多个使能时间模拟电路适于模拟所述静态随机存取位单元电路的漏电，降低了所模拟的灵敏放大器使能时间的标准差，也就是降低所模拟的灵敏放大器使能时间的变化区间的值，从而提高了sram的工作速度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2是本发明实施例追踪电路的示意性结构框图。

如图2所示，本发明实施例追踪电路200用于sram中，所述sram可以包括：灵敏放大器(图中未示出)和至少一个静态随机存取位单元电路(图中未示出)，所述静态随机存取位单元电路在字线信号控制下漏电；追踪电路200可以包括：互相并联的多个使能时间模拟电路10，图4以四个所述使能时间模拟电路10并联为例，所述四个使能时间模拟电路10的输入端和输出端均相连，所述四个使能时间模拟电路10的输入端接收sram的字线信号的镜像信号dmwl，所述四个使能时间模拟电路10适于模拟所述静态随机存取位单元电路的漏电，以得到漏电时间追踪信号tracking_signal。

追踪电路200还可以包括：驱动电路20，所述驱动电路20的输入端连接所述使能时间模拟电路10的输出端，并根据所述漏电时间追踪信号tracking_signal产生所述灵敏放大器的使能信号sae。

图3是本发明实施例使能时间模拟电路的示意性结构框图；如图3所示，本发明实施例中的使能时间模拟电路10可以包括：

追踪位单元电路101，所述追踪位单元电路101的输入端连接所述使能时间模拟电路10的输入端，所述追踪位单元电路101输出第一逻辑信号dbl。

负载位单元电路102，所述负载位单元电路102的输入端连接追踪位单元电路101的输出端，所述追踪位单元电路101在字线信号的镜像信号dmwl控制下驱动负载位单元电路102，以模拟静态随机存取位单元电路的漏电，即等同于去模拟对静态随机存取位单元电路所存储数据的读取操作过程，在sram中，灵敏放大器读取静态随机存取位单元电路所存储的数据时，在字线信号的驱动下，部分静态随机存取位单元电路将作为漏电负载，在本实施例中，所述负载位单元电路102即适于为追踪位单元电路101提供相当于静态随机存取位单元电路的负载，以达到与现有的sram中对静态随机存取位单元电路所存储的数据进行读取的所等同的过程，其中，所述追踪位单元电路101适于提供以上所述漏电过程的漏电通路。实际上，所述追踪位单元电路101与所述负载位单元电路102模拟静态随机存取位单元电路的漏电时，一般不能保证与实际的静态随机存取位单元电路的漏电所花费的时间完全相 同，但是，为了保证sram工作的稳定性，应保证在其可接受的误差范围内为宜。

在本发明实施例中，所述使能时间模拟电路10还可以包括：反相电路103，所述反相电路103的输入端连接所述追踪位单元电路101的输出端，所述反相电路103的输出端输出所述漏电时间追踪信号tracking_signal。

图4是本发明实施例追踪位单元电路的电路图；如图4所示，在具体实施中，所述静态随机存取位单元电路可以具有第一锁存点p1和第二锁存点p2，并且可以包括：第一nmos晶体管mn1、第二nmos晶体管mn2、第一pmos晶体管mp1、第二pmos晶体管mp2、第三nmos晶体管mn3以及第四nmos晶体管mn4。

其中，所述第一nmos晶体管mn1的栅极连接所述第一pmos晶体管mp1的栅极，并连接所述第二nmos晶体管mn2的漏极以及所述第二pmos晶体管mp2的漏极，所述第一nmos晶体管mn1的源极接地vss，所述第一nmos晶体管mn1的漏极连接所述第一pmos晶体管mp1的漏极，并连接所述第二nmos晶体管mn2的栅极以及所述第二pmos晶体管mp2的栅极，所述第二nmos晶体管mn2的源极接地vss，所述第一pmos晶体管mp1的源极连接电源vdd，所述第二pmos晶体管mp2的源极连接电源vdd，所述第一nmos晶体管mn1的漏极连接所述第一锁存点p1，所述第二nmos晶体管mn2的漏极连接所述第二锁存点p2，所述第三nmos晶体管mn3的漏极连接所述第一锁存点p1，所述第四nmos晶体管n4的漏极连接所述第二锁存点p2。

在具体实施中，所述追踪位单元电路101适于在所述字线信号的镜像信号dmwl的驱动下，与作为负载的负载位单元电路102一起形成漏电通路，在实际的电路设计中，只要所述追踪位单元电路101与负载位单元电路102可以配合模拟实际中sram的静态随机存取位单元电路的漏电所花费的时间，可以有多种实施方式，至于负载位单元电路102所提供的负载大小，以及追踪位单元电路101提供的漏电通道数量，可以在电路设计中，视实际情况而定，本实施例不做特殊限制。

而为了使本实施例更易实施，所述追踪位单元电路101可以包括至少一个以上所述静态随机存取位单元电路。

继续参照图4，在所述追踪位单元电路101中，可以将所述静态随机存取位单元电路中的第一锁存点p1连接电源vdd或地vss，或者，可以将所述静态随机存取位单元电路中的第二锁存点p2连接电源vdd或地vss；可以令所述第三nmos晶体管mn3的栅极连接所述字线信号的镜像信号dmwl，所述第三nmos晶体管mn3的漏极输出所述第一逻辑信号dbl，或者，可以令所述第四nmos晶体管mn4的栅极连接所述字线信号的镜像信号dmwl，所述第四nmos晶体管mn4的漏极输出所述第一逻辑信号dbl。

图5是本发明实施例负载位单元电路的电路图；如图5所示，同样为了使本实施例更易实施，所述负载位单元电路102可以包括至少一个所述静态随机存取位单元电路。

其中，可以令所述第三nmos晶体管mn3的栅极接地vss，所述第三nmos晶体管mn3的漏极输入所述第一逻辑信号dbl；或者，可以令所述第四nmos晶体管mn4的栅极接地vss，所述第四nmos晶体管mn4的漏极输入所述第一逻辑信号dbl。

图6是本发明实施例反相电路的电路图；在具体实施中，所述反相电路103可以采用本领域技术人员所熟知的电路结构，即所述反相电路103可以包括：第三pmos晶体管mp3和第五nmos晶体管mn5，其中，所述第三pmos晶体管mp3的源极接电源vdd，所述第三pmos晶体管mp3的栅极连接所述第五nmos晶体管mn5的栅极并连接所述反相电路103的输入端，所述第三pmos晶体管mp3的漏极连接所述第五nmos晶体管mn5的漏极并连接所述反相电路103的输出端；所述第五nmos晶体管mn5的源极接地vss。

图7是本发明实施例驱动电路的示意性结构框图；在具体实施中，所述驱动电路20可以包括：

逻辑电路201，所述逻辑电路201的输入端连接所述驱动电路20的输入端，用于对所述漏电时间追踪信号tracking_signal进行逻辑运算，得到第二逻辑信号tracking_signal_logic；在具体实施中，所述逻辑电路201可以根据 使灵敏放大器使能有效的逻辑需求进行设计。

驱动增强电路202，用于增强所述第二逻辑信号tracking_signal_logic的驱动能力，所述驱动增强电路202的输出端输出所述灵敏放大器的使能信号sae。

图8是现有的与本发明实施例的追踪电路中灵敏放大器的使能信号的蒙特卡罗仿真对比图，从图8可以得出，经过对现有的与本发明实施例的追踪电路中灵敏放大器的使能信号sae的多次仿真，可以发现，本发明实施例的追踪电路中所模拟的灵敏放大器的使能时间的变化区间较小，从而可以提高sram的工作速度。进一步而言，本实施例采用多路并联的使能时间模拟电路来模拟sram位单元的漏电，其整体表现更接近于使能时间模拟电路的统计表现，而不像单个使能时间模拟电路一样由于内部器件的误差而导致表现的偏差较大，因此，可以有效减小灵敏放大器使能时间的变化区间。图9是现有的与本发明实施例的追踪电路中灵敏放大器的使能信号相对于字线信号的镜像信号的延时分布对比图，如图9所示，可得出现有的与本发明实施例的追踪电路中灵敏放大器的使能信号相对于字线信号的镜像信号的延时的标准差分别为2.70和1.56，可说明本发明实施例的追踪电路所模拟的灵敏放大器的使能时间的变化区间较小。

为了解决以上所述的技术问题，本发明实施例还提供一种sram，包括以上所述的追踪电路200。

需要说明的是，本发明实施例提供的追踪电路200应不限于某工艺节点，亦不限于应用于sram中，同样可以适用于sram以外的电路。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。