本发明涉及一种半导体集成电路，特别是涉及一种静态随机存储器位线预充电路。
背景技术：
如图1所示，是现有带有位线预充电路的静态随机存储器的电路图；静态随机存储器的存储单元(cell)1排列成阵列结构，每一个存储单元1的字线端连接对应的字线WLx，连接到同一直线的存储单元1排成一行，字线WLx中的x表示任意一行；第一行字线为WL0，即此处x为0。由于静态随机存储器的存储单元1会同时存储互相锁存的互为反相的信号，故存储单元1包括两个互补的位线端，存储单元1的两个互补的位线端分别连接到逻辑互补的第一位线BLy和第二位线BL_y，第一位线BLy和第二位线BL_y中的y表示任意一列；第一列的第一位线为BL0和第二位线为BL_0，即此处y为0。输入信号Din通过一个缓冲器2和一个开关CSy连接到第一位线Bly，反相的输入信号Din_通过一个缓冲器2和一个开关CSy连接到第二位线BL_y，和输入信号相连的缓冲器2的控制端都连接写使能信号WENB，开关CS0表示和第一列的位线相连的开关。各列的第一位线Bly分别通过一个开关CSy连接到位线灵敏放大器(SA)3的一个输入端，各列的第二位线BL_y分别通过一个开关CSy连接到位线灵敏放大器(SA)3的另一个输入端，信号读出时，被选择的存储单元1的第一位线BLy和第二位线BL_y的信号通过位线灵敏放大器3放大后通过一个缓冲器后将输出信号Dout输出。
每一列的第一位线BLy和第二位线BL_y之间都连接有一个位线预充电路101。图1中所示的现有位线预充电路101由PMOS管PM101、PM102和PM103组成，PMOS管PM103的源漏极连接在第一位线BLy和第二位线BL_y之间，PMOS管PM101和PM102的源极都连接所述静态随机存储器的工作电源电压VCC，PMOS管PM101、PM102和PM103的栅极连接在一起且都连接预充电使能信号Precharge_enb。
如图2所示，是图1所示的现有静态随机存储器的信号波形图；包括写周期(Writecycle)、预充电周期(pre-chargecycle)和读周期(Readcycle)：
写周期中以对第一行第一列的存储单元1进行写“1”为例进行了显示，可以看出写周期中，第一位线为BL0保持为工作电源电压VCC，第二位线为BL_0被拉低到地GND；写周期结束后进入预充电周期。
预充电周期中预充电使能信号Precharge_enb为低电平使能，所有列的第一位线BLy和第二位线BL_y都被充电到工作电源电压VCC；其中被拉低到地GND的第二位线为BL_0的充电幅度较大，即从地GND到工作电源电压VCC。
读周期中，被读取的列的第一位线BLy和第二位线BL_y中有一个位线会被存储单元1所存储的信息拉低，如果存储单元1存储的信息为“1”时，第二位线BL_y会被拉低一定的值，第一位线Bly保持为工作电源电压VCC，第一位线BLy和第二位线BL_y的电压差通过位线灵敏放大器3放大后输出；如果存储单元1存储的信息为“0”时，第一位线Bly会被拉低一定的值，第二位线BL_y保持为工作电源电压VCC，第一位线BLy和第二位线BL_y的电压差通过位线灵敏放大器3放大后输出；读周期结束之后又会进入到预充电周期。
由上可知，现有电路中，每次读写操作之后，都需要将Cell两端的第一位线BLy和第二位线BL_y_预充至工作电源电压VCC。写操作结束后，Cell中的一端位线如图2中的第二位线为BL_0需要从地GND预充至工作电源电压VCC，位线负载大的情况下，预充功耗大。
技术实现要素：
本发明所要解决的技术问题是提供一种静态随机存储器位线预充电路，能降低位线预充功耗。
为解决上述技术问题，本发明提供的静态随机存储器位线预充电路连接在静态随机存储器的存储单元的逻辑互补的第一位线和第二位线之间，所述位线预充电路在预充电使能信号使能时工作，所述预充电使能信号在读写操作完成后使能、在读写操作期间不使能，所述位线预充电路包括：
位线平衡电路，其控制端连接位线平衡使能信号，用于对所述第一位线和所述第二位线的电压进行平衡并使平衡后所述第一位线和所述第二位线的电压都为平衡电压。
电压判断电路，用于对所述平衡电压和预充电阈值电压进行比较且根据比较结果信号以及所述预充电使能信号形成预充电判断信号。
开关电路，其控制端连接所述预充电判断信号，所述开关电路连接在预充电压源和所述第一位线以及所述第二位线之间。
在所述预充电使能信号使能时：当所述平衡电压大于等于所述预充电阈值电压时，所述开关电路使所述第一位线和所述预充电压源的连接以及所述第二位线和所述预充电压源的连接都断开，从而使所述第一位线和所述第二位线的电压都保持为所述平衡电压；当所述平衡电压小于所述预充电阈值电压时，所述开关电路使所述第一位线和所述预充电压源的连接以及所述第二位线和所述预充电压源的连接都导通，从而使所述第一位线和所述第二位线的电压充电到所述预充电压源提供的预充电压；
在所述预充电使能信号不使能时，所述开关电路使所述第一位线和所述预充电压源的连接以及所述第二位线和所述预充电压源的连接都断开。
进一步的改进是，所述位线平衡电路包括第一MOS晶体管，所述第一MOS晶体管的栅极连接位线平衡使能信号，所述第一MOS晶体管的源极和漏极连接在所述第一位线和所述第二位线之间，所述第一MOS晶体管作为所述第一位线和所述第二位线连接的开关，通过所述位线平衡使能信号控制所述第一MOS晶体管的导通和断开。
进一步的改进是，所述第一MOS晶体管由PMOS管组成；所述位线平衡使能信号为低电平时所述第一MOS晶体管导通，所述位线平衡使能信号为高电平时所述第一MOS晶体管断开。
进一步的改进是，所述预充电使能信号为高电平时使能、在低电平时不使能，所述位线平衡使能信号为所述预充电使能信号的反相信号。
进一步的改进是，所述电压判断电路包括比较器，所述比较器的正相输入端连接所述预充电阈值电压、反相输入端连接所述平衡电压。
进一步的改进是，所述比较器的反相输入端通过连接所述第一位线或所述第二位线来连接所述平衡电压。
进一步的改进是，所述电压判断电路还包括双输入与非门，所述比较器的输出端连接到所述双输入与非门的第一输入端，所述预充电使能信号连接到所述双输入与非门的第二输入端，所述预充电使能信号为高电平时使能、在低电平时不使能；所述双输入与非门的输出端输出所述预充电判断信号。
进一步的改进是，所述开关电路包括第二PMOS管和第三PMOS管，所述第二PMOS管的栅极和所述第三PMOS管的栅极都连接所述预充电判断信号，所述第二PMOS管的源极和所述第三PMOS管的源极都连接所述预充电压源，所述第二PMOS管的漏极连接所述第一位线，所述第三PMOS管的漏极连接所述第二位线。
进一步的改进是，所述开关电路包括第二NMOS管和第三NMOS管，所述第二NMOS管的栅极和所述第三NMOS管的栅极都连接所述预充电判断信号的反相信号，所述第二NMOS管的漏极和所述第三NMOS管的漏极都连接所述预充电压源，所述第二NMOS管的源极连接所述第一位线，所述第三NMOS管的源极连接所述第二位线。
进一步的改进是，所述第一MOS晶体管由NMOS管组成；所述位线平衡使能信号为低电平时所述第一MOS晶体管断开，所述位线平衡使能信号为高电平时所述第一MOS晶体管导通。
进一步的改进是，所述预充电使能信号为高电平时使能、在低电平时不使能，所述位线平衡使能信号采用所述预充电使能信号。
进一步的改进是，所述预充电阈值电压大于等于所述预充电压源提供的预充电压，所述预充电阈值电压小于所述静态随机存储器的工作电源电压。
进一步的改进是，所述预充电压源提供的预充电压小于等于所述静态随机存储器的工作电源电压的一半。
进一步的改进是，所述静态随机存储器的存储单元包括多个且各所述存储单元排列成阵列结构，同一列的各所述存储单元的第一输出端连接所述第一位线、第二输出端连接所述第二位线之间，各所述存储单元的第一输出端和第二输出端输出的信号为互为反相的互补信号。
本发明位线预充电路设置有位线平衡电路和电压判断电路，通过位线平衡电路对互补的位线进行电压平衡后，再采用电压判断电路确定是否需要对位线进行预充电，需要充电时开关电路打开使位线连接到预充电压源进行预充电；其中电压判断电路中的预充电阈值电压和预充电压源是不同于工作电源电压的值，和现有技术相比，本发明并不需要将位线预充到工作电源电压的值，而是预充到单独设置的预充电压源的电压即可，而当位线平衡后如果平衡电压大于等于预充电阈值电压，则不再需要对位线进行额外的预充电，也即本发明能实现通过位线之间的平衡就能实现所需的预充电电平、不需要额外预充电，所以本发明能够大大降低位线预充功耗。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有带有位线预充电路的静态随机存储器的电路图；
图2是图1所示的现有静态随机存储器的信号波形图；
图3是本发明实施例带有位线预充电路的静态随机存储器的电路图；
图4是图3中的位线预充电路的电路图；
图5是本发明较佳实施例的位线预充电路的电路图；
图6是采用本发明较佳实施例位线预充电路的静态随机存储器的信号波形图。
具体实施方式
如图3所示，是本发明实施例带有位线预充电路的静态随机存储器的电路图；静态随机存储器的存储单元1排列成阵列结构，每一个存储单元1的字线端连接对应的字线WLx，连接到同一直线的存储单元1排成一行，字线WLx中的x表示任意一行；第一行字线为WL0，即此处x为0。由于静态随机存储器的存储单元1会同时存储互相锁存的互为反相的信号，故存储单元1包括两个互补的位线端，存储单元1的两个互补的位线端分别连接到逻辑互补的第一位线BLy和第二位线BL_y，第一位线BLy和第二位线BL_y中的y表示任意一列；第一列的第一位线为BL0和第二位线为BL_0，即此处y为0。输入信号Din通过一个缓冲器2和一个开关CSy连接到第一位线Bly，反相的输入信号Din_通过一个缓冲器2和一个开关CSy连接到第二位线BL_y，和输入信号相连的缓冲器2的控制端都连接写使能信号WENB，开关CS0表示和第一列的位线相连的开关。各列的第一位线Bly分别通过一个开关CSy连接到位线灵敏放大器3的一个输入端，各列的第二位线BL_y分别通过一个开关CSy连接到位线灵敏放大器(SA)3的另一个输入端，信号读出时，被选择的存储单元1的第一位线BLy和第二位线BL_y的信号通过位线灵敏放大器3放大后通过一个缓冲器后将输出信号Dout输出。
上述结构是静态随机存储器的本身的电路结构，和图1所示的现有电路结构相同。
上述结构是静态随机存储器的本身的电路结构，和图1所示的现有电路结构相同。本发明实施例静态随机存储器位线预充电路201连接在静态随机存储器的存储单元的逻辑互补的第一位线BLy和第二位线BL_y之间，即每一列的第一位线BLy和第二位线BL_y之间都连接有一个位线预充电路201。如图4所示，是图3中的位线预充电路201的电路图；
所述位线预充电路201在预充电使能信号Precharge_en使能时工作，所述预充电使能信号Precharge_en在读写操作完成后使能、在读写操作期间不使能，所述位线预充电路201包括：
位线平衡电路202，其控制端连接位线平衡使能信号BALENB，用于对第一位线BLy和第二位线BL_y的电压进行平衡并使平衡后所述第一位线BLy和第二位线BL_y的电压都为平衡电压。
电压判断电路203，用于对所述平衡电压和预充电阈值电压VCC_pcg_com进行比较且根据比较结果信号Comp_out以及所述预充电使能信号Precharge_en形成预充电判断信号Pcg_out。
开关电路204，其控制端连接所述预充电判断信号Pcg_out，所述开关电路204连接在预充电压源VCC_pcg和所述第一位线BLy和第二位线BL_y之间。
在所述预充电使能信号Precharge_en使能时：当所述平衡电压大于等于所述预充电阈值电压VCC_pcg_com时，所述开关电路204使所述第一位线BLy和所述预充电压源VCC_pcg的连接以及所述第二位线BL_y和所述预充电压源VCC_pcg的连接都断开，从而使所述第一位线BLy和第二位线BL_y的电压都保持为所述平衡电压；当所述平衡电压小于所述预充电阈值电压VCC_pcg_com时，所述开关电路204使所述第一位线BLy和所述预充电压源VCC_pcg的连接以及所述第二位线BL_y和所述预充电压源VCC_pcg的连接都导通，从而使所述第一位线BLy和第二位线BL_y的电压充电到所述预充电压源VCC_pcg提供的预充电压。
在所述预充电使能信号Precharge_en不使能时，所述开关电路204使所述第一位线BLy和所述预充电压源VCC_pcg的连接以及所述第二位线BL_y和所述预充电压源VCC_pcg的连接都断开。
如图5所示，是本发明较佳实施例的位线预充电路的电路图；在本发明较佳实施例的位线预充电路201a中：
所述位线平衡电路202a包括第一MOS晶体管M1，所述第一MOS晶体管M1的栅极连接位线平衡使能信号BALENB，所述第一MOS晶体管M1的源极和漏极连接在所述第一位线和所述第二位线之间，所述第一MOS晶体管M1作为所述第一位线和所述第二位线连接的开关，通过所述位线平衡使能信号BALENB控制所述第一MOS晶体管M1的导通和断开。
本发明较佳实施例中，所述第一MOS晶体管M1由PMOS管组成；所述位线平衡使能信号BALENB为低电平时所述第一MOS晶体管M1导通，所述位线平衡使能信号BALENB为高电平时所述第一MOS晶体管M1断开。所述预充电使能信号Precharge_en为高电平时使能、在低电平时不使能，所述位线平衡使能信号BALENB为所述预充电使能信号Precharge_en的反相信号。再其它较佳实施例中，也能为：所述第一MOS晶体管M1由NMOS管组成；所述位线平衡使能信号BALENB为低电平时所述第一MOS晶体管M1断开，所述位线平衡使能信号BALENB为高电平时所述第一MOS晶体管M1导通；所述位线平衡使能信号BALENB采用所述预充电使能信号Precharge_en。
在本发明较佳实施例中，所述电压判断电路203包括比较器205，所述比较器205的正相输入端连接所述预充电阈值电压VCC_pcg_com、反相输入端连接所述平衡电压；所述比较器205的反相输入端通过连接所述第一位线或所述第二位线来连接所述平衡电压。所述比较器205的输出端输出比较结果信号Comp_out。
所述电压判断电路203还包括双输入与非门206，所述比较器205的输出端连接到所述双输入与非门206的第一输入端，所述预充电使能信号Precharge_en连接到所述双输入与非门206的第二输入端；所述双输入与非门206的输出端输出所述预充电判断信号Pcg_out。
所述开关电路204包括第二PMOS管M2和第三PMOS管M3，所述第二PMOS管M2的栅极和所述第三PMOS管M3的栅极都连接所述预充电判断信号Pcg_out，所述第二PMOS管M2的源极和所述第三PMOS管M3的源极都连接所述预充电压源VCC_pcg，所述第二PMOS管M2的漏极连接所述第一位线BLy，所述第三PMOS管M3的漏极连接所述第二位线BL_y。在其它较佳实施例中，也能将第二PMOS管M2和第三PMOS管M3分别用NMOS管替换，具体为：所述开关电路204包括第二NMOS管和第三NMOS管，所述第二NMOS管的栅极和所述第三NMOS管的栅极都连接所述预充电判断信号Pcg_out的反相信号，所述第二NMOS管的漏极和所述第三NMOS管的漏极都连接所述预充电压源VCC_pcg，所述第二NMOS管的源极连接所述第一位线BLy，所述第三NMOS管的源极连接所述第二位线BL_y。
本发明较佳实施例中，所述预充电阈值电压VCC_pcg_com大于等于所述预充电压源VCC_pcg提供的预充电压，所述预充电阈值电压VCC_pcg_com小于所述静态随机存储器的工作电源电压；更优选择为，所述预充电压源VCC_pcg提供的预充电压小于等于所述静态随机存储器的工作电源电压的一半。
如图6所示，是采用本发明较佳实施例位线预充电路的静态随机存储器的信号波形图；包括写周期、预充电周期和读周期：
写周期：以对第一行第一列的存储单元1进行写“1”为例进行了显示，可以看出写周期中，第一位线为BL0从写操作前的预充电周期中形成的电压上升到工作电源电压VCC，第二位线为BL_0从写操作前的预充电周期中形成的电压拉低到地GND；写周期结束后进入预充电周期。该处，写操作前的预充电周期中形成的电压为VCC_pcg，在其它情形也能为大于等于VCC_pcg_comp的平衡电压。
预充电周期：以第一行第一列的存储单元1为例进行说明，预充电使能信号Precharge_enb为高电平使能，第一位线BL0和第二位线BL_0互相平衡，在图6显示的写周期之后的预充电周期中，平衡后的平衡电压要大于预充电阈值电压VCC_pcg_comp，故此时开关电路204a不用打开从而不用进行额外的预充电，也即仅采用第一位线BL0和第二位线BL_0之间的互相平衡就能得到足够的预充电电压。
读周期：以第一行第一列的存储单元1为例进行说明，被读取的第一位线BL0和第二位线BL_0根据存储单元1所存储的信息进行相应的提升或拉低，如果存储单元1存储的信息为“1”时，第二位线BL_0会被拉低一定的值，第一位线Bl0会提升一定的值，即图6中所显示的情形，第一位线BL0和第二位线BL_0的电压差通过位线灵敏放大器3放大后输出；如果存储单元1存储的信息为“0”时，则第一位线Bl0会被拉低一定的值，第二位线BL_0会提升一定的值，第一位线BL0和第二位线BL_0的电压差通过位线灵敏放大器3放大后输出。
比较图2和图6所示可知，本发明较佳实施例在写周期结束后并不需要进行额外的预充电，而图2所示现有电路中则出现了从地GND预充至工作电源电压VCC，所以本发明较佳实施例能大大降低预充电功耗。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。